JP2014049460A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】ワードゲートとコントロールゲートにそれぞれシリサイド層を形成する工程に起因して、ワードゲートとコントロールゲートとがショートする不良を抑制する
【解決手段】不揮発性半導体記憶装置が、ワードゲート4とコントロールゲート6とを備えている。ワードゲート4の上端にはシリサイド層4cが形成され、コントロールゲート6の上端にはシリサイド層6aが形成されている。ワードゲート4は、長さL1を有する第1電極部分4aと、長さL2を有する第2電極部分4bとを有する。サイドウォール8が、第2電極部分4bの側面に形成されている。コントロールゲート6は、第2ゲート絶縁膜5を介して、サイドウォール8及第1電極部分4aに対向するように形成されている。
【選択図】図2
【解決手段】不揮発性半導体記憶装置が、ワードゲート4とコントロールゲート6とを備えている。ワードゲート4の上端にはシリサイド層4cが形成され、コントロールゲート6の上端にはシリサイド層6aが形成されている。ワードゲート4は、長さL1を有する第1電極部分4aと、長さL2を有する第2電極部分4bとを有する。サイドウォール8が、第2電極部分4bの側面に形成されている。コントロールゲート6は、第2ゲート絶縁膜5を介して、サイドウォール8及第1電極部分4aに対向するように形成されている。
【選択図】図2
Description
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、シリサイドの形成によるショートを防ぐために適した構造の不揮発性半導体記憶装置及びその製造方法に関する。
いわゆるスプリットゲート構造を採用する不揮発性半導体記憶装置のメモリセルには、2種類のゲート:ワードゲートとコントロールゲートとが設けられる。ワードゲートとコントロールゲートとがポリシリコンで形成される場合、ポリシリコンの抵抗が高いことから、一般に、ワードゲートとコントロールゲートの一部分にシリサイドを形成することで抵抗を低減する技術が採用されている。
一つの問題は、ワードゲートとコントロールゲートとが近接しているために、シリサイドを形成する工程において、ワードゲートとコントロールゲートとがショートする不良が発生し得ることである。例えば、形成されたシリサイドによって、ワードゲートとコントロールゲートとの間でブリッジングが発生することがあり、これは、ワードゲートとコントロールゲートとがショートする不良の原因となる。
特許文献1(特開2011−60997号公報)は、シリサイドを形成する工程におけるワードゲートとコントロールゲートの間のブリッジングを抑制するための技術を開示している。図1は、特許文献1に開示されている不揮発性半導体記憶装置の構成を示す断面図である。半導体基板101にゲート絶縁膜102を介して対向するようにワードゲート103が形成されている。加えて、ワードゲート103の側面にONO膜104を介して対向するようにコントロールゲート105が形成されている。ここで、コントロールゲート105の下面は、ONO膜104を介して半導体基板101に対向している。コントロールゲート105の側面には絶縁性のサイドウォール107が形成されている。半導体基板101のソース/ドレイン領域の表面、ワードゲート103の上端、及び、コントロールゲート105の上端には、シリサイド層109が形成されている。
図1の不揮発性半導体記憶装置では、ワードゲート103の上端の角部に面取り部103aが形成され、その面取り部103aを覆うようにサイドウォール108が形成されている。面取り部103aは、ワードゲート103を形成するためのポリシリコン膜のエッチングの初期段階で、該ポリシリコン膜に対して等方性エッチングを行うことで形成される。特許文献1には、このような構造によれば、ワードゲート103のシリサイド層109とコントロールゲート105のシリサイド層109の間の分離幅を広くし、ショートを防止することができると記載されている。
しかしながら、発明者の検討によれば、上記の構造によるショートの防止効果は、十分なものではない。特許文献1に開示された構造及び製造方法で形成される絶縁性のサイドウォール108の大きさは小さく、後のエッチング工程で消失してしまう可能性がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施形態では、不揮発性半導体記憶装置が、半導体基板と、半導体基板の上に形成された第1ゲート絶縁膜と、半導体基板に第1ゲート絶縁膜を介して対向するように形成された第1ゲート電極と、絶縁性のサイドウォールと、第2ゲート絶縁膜と、第2ゲート電極とを備えている。第2ゲート絶縁膜は、半導体基板の上に形成された第1絶縁膜部分と第1絶縁膜部分から上方に延伸するように形成された第2絶縁膜部分とを有する。第2ゲート電極は、半導体基板に第1絶縁膜部分を介して対向するように形成されている。第1ゲート電極は、半導体基板に対向する第1電極部分と、第1電極部分から上方に突出する第2電極部分とを含んでいる。第2ゲート電極は、半導体基板に第1絶縁膜部分を介して対向するように形成されている。第1ゲート電極の第2電極部分の上端には、第1シリサイド層が形成され、第2ゲート電極の上端には第2シリサイド層が形成されている。サイドウォールは、第1ゲート電極の第2電極部分の側面に形成されている。第2ゲート電極は、第2ゲート絶縁膜の第2絶縁膜部分を介して、サイドウォール及び第1ゲート電極の第1電極部分に対向するように形成されている。
上記実施形態によれば、第1及び第2ゲート電極にそれぞれ第1及び第2シリサイド層を形成する工程に起因して第1及び第2ゲート電極がショートする不良を抑制することができる。
図2は、一実施形態における不揮発性半導体記憶装置1の構造を示す断面図である。本実施形態では、不揮発性半導体記憶装置1が、スプリットゲート構造を有するように構成されており、概略的には、半導体基板2と、第1ゲート絶縁膜3と、ワードゲート4と、第2ゲート絶縁膜5と、コントロールゲート6と、サイドウォール8、9とを備えている。
半導体基板2には、ソース又はドレインとして機能する拡散層7と、拡散層7に隣接するLDD(lightly-doped
drain)領域10とが形成されている。半導体基板2のLDD領域10の間の部分が、チャネル領域として使用される。読み出し電流は、一方の拡散層7及びLDD領域10から他方の拡散層7及びLDD領域10に向けて流される。本実施形態では、半導体基板2としてシリコン基板が使用されており、拡散層7の表面にはシリサイド層7aが形成されている。
drain)領域10とが形成されている。半導体基板2のLDD領域10の間の部分が、チャネル領域として使用される。読み出し電流は、一方の拡散層7及びLDD領域10から他方の拡散層7及びLDD領域10に向けて流される。本実施形態では、半導体基板2としてシリコン基板が使用されており、拡散層7の表面にはシリサイド層7aが形成されている。
第1ゲート絶縁膜3は、半導体基板2の表側主面11の上に形成されている。第1ゲート絶縁膜3としては、例えば、半導体基板2の表面を酸化して得られる熱酸化膜が使用される。
ワードゲート4は、第1ゲート絶縁膜3の上面12の上に形成されている。ワードゲート4は、その一部分がシリサイド化されたポリシリコン電極として形成されている。本実施形態では、ワードゲート4とコントロールゲート6との間のショートを抑制するために、ワードゲート4が特別な形状を有している。より具体的には、ワードゲート4は、第1ゲート絶縁膜3を介して半導体基板2に対向している第1電極部分4aと、第1電極部分4aから上方に(即ち、半導体基板2から離れる方向)に延伸するように設けられた第2電極部分4bとを備えている。ここで、第2電極部分4bのチャネル長方向の長さL2(即ち、一方の拡散層7から他方の拡散層7に向かう方向の長さ)は、第1電極部分4aのチャネル長方向の長さL1よりも短い。この第2電極部分4bの上端に、シリサイド層4cが形成されている。なお、図2において、記号“H1”は、ワードゲート4の第1電極部分4aの高さを示しており、記号“H2”は、ワードゲート4の全体の高さを示している。
サイドウォール8は、ワードゲート4の第1電極部分4aの上面13と第2電極部分4bの側面14とに接するように形成されている。サイドウォール8は、例えば、酸化シリコンのような絶縁体で形成されている。
第2ゲート絶縁膜5は、電荷蓄積層を含む3層の絶縁性積層体として構成されている。より具体的には、本実施形態では、第2ゲート絶縁膜5が、トンネル絶縁膜5aと、電荷蓄積層5bと、ブロック絶縁膜5cとを備えている。電荷蓄積層5bは、トンネル絶縁膜5a及びブロック絶縁膜5cに挟まれており、電荷を蓄積することでデータを不揮発的に記憶する。トンネル絶縁膜5a及びブロック絶縁膜5cは、例えば、酸化シリコンで形成される。電荷蓄積層5bは、例えば、窒化シリコンのような絶縁体で形成しても良く、また、ポリシリコンのような導電体で形成してもよい。
第2ゲート絶縁膜5は、断面がL字型であるように形成されている。より具体的には、第2ゲート絶縁膜5は、半導体基板2の表側主面11の上に形成される部分である第1絶縁膜部分と、第1絶縁膜部分の端から上方に(即ち、半導体基板2から離れる方向に)延伸する部分である第2絶縁膜部分とを含んでいる。
コントロールゲート6は、第2ゲート絶縁膜5の上に形成されている。コントロールゲート6は、その一部分がシリサイド化されたポリシリコン電極として形成されている。コントロールゲート6の上端には、シリサイド層6aが形成されている。コントロールゲート6は、第2ゲート絶縁膜5の第1絶縁膜部分を介して半導体基板2に対向している。加えて、コントロールゲート6は、第2絶縁膜部分を介してワードゲート4の第1電極部分4aに対向しており、更に、第2絶縁膜部分とサイドウォール8を介してワードゲート4の第2電極部分4bに対向している。言い換えれば、コントロールゲート6は、第2ゲート絶縁膜5の第2絶縁膜部分を介してサイドウォール8に対向している。
サイドウォール9は、コントロールゲート6の側面に形成されている。サイドウォール9は、例えば、酸化シリコンのような絶縁体で形成されている。
上記の構造の本実施形態の不揮発性半導体記憶装置1の利点は、ワードゲート4とコントロールゲート6とのショートを抑制できることである。本実施形態の不揮発性半導体記憶装置1では、コントロールゲート6の上端に形成されたシリサイド層6aと、ワードゲート4の上端に形成されたシリサイド層4cとの間に、第2ゲート絶縁膜5(の第2絶縁膜部分)とサイドウォール8とが介在している。よって、本実施形態の不揮発性半導体記憶装置1の構造では、コントロールゲート6の上端に形成されたシリサイド層6aと、ワードゲート4の上端に形成されたシリサイド層4cとの距離を大きくとることができる。これは、ワードゲート4とコントロールゲート6とのショートを抑制するために有効である。図1に図示された公知の不揮発性半導体記憶装置の構造では、ワードゲート103とコントロールゲート105のシリサイド層109の間にサイドウォール8のみが介在していることに留意されたい。
図3乃至図18は、本実施形態の不揮発性半導体記憶装置1の製造方法の例を示す図である。まず、図3に図示されているように、半導体基板2の表側主面11の上に、熱酸化膜21が形成され、その熱酸化膜21の上にポリシリコン膜22が形成される。ポリシリコン膜22は、上述のワードゲート4全体の高さH2の膜厚で形成される。
続いて、図4に図示されているように、ポリシリコン膜22の上に、ハードマスク23が形成され、更に、そのハードマスク23を覆うようにレジストマスク24が形成される。ハードマスク23は、例えば、酸化シリコンや窒化シリコンのような無機材料の膜で形成される。ここで、ハードマスク23の幅は、上述のワードゲート4の第2電極部分4bのチャネル長方向の長さL2に調節され、レジストマスク24の幅は、上述のワードゲート4の第1電極部分4aのチャネル長方向の長さL1に調節される。
続いて、図5に図示されているように、ポリシリコン膜22のレジストマスク24によって被覆されていない部分がエッチングされてワードゲート4が形成され、更に、図6に図示されているように、レジストマスク24が除去される。
続いて、図7に図示されているように、ワードゲート4のうちハードマスク23で被覆されていない部分がエッチングされる。このエッチングは、ワードゲート4の中間の位置まで行われ、第1電極部分4aと第2電極部分4bとを備えたワードゲート4の構造が形成される。上述のように、第1電極部分4aのチャネル長方向の長さはL1であり、第2電極部分4bのチャネル長方向の長さはL2である。更に、図8に示されているように、ハードマスク23が除去される。ハードマスク23が除去される工程において、熱酸化膜21のワードゲート4に被覆されていない部分が除去され、第1ゲート絶縁膜3が形成される。
続いて、図9に図示されているように、全体がシリコン酸化膜25によって被覆される。更に、図10に図示されているように、シリコン酸化膜25がエッチバックされ、ワードゲート4の第1電極部分4aの上面13及び第2電極部分4bの側面14に接するようにサイドウォール8が形成される。
エッチバックによるサイドウォール8の形成を適正に行うためには、上述のワードゲート4のエッチングの工程において、第1電極部分4aの高さH1とワードゲート4の全体の高さH2との比H1/H2が0.5よりも小さくなるようにエッチングが行われることが好ましい。図11Aを参照して、エッチバックにおいては、ウェハ全体について、元のシリコン酸化膜25の表面25aから半導体基板2の垂直方向において一定の厚さの部分が除去されることになる。よって、第1電極部分4aの高さH1とワードゲート4の全体の高さH2との比H1/H2が過剰に大きくなると、エッチバックによるサイドウォール8の形成が完了した時点において、第1電極部分4aの側面に酸化シリコンの残渣30が残存してしまう。一方、図11Bに示されているように、比H1/H2を適度に小さくすることで、第1電極部分4aの側面に酸化シリコンの残渣30が形成されることを防ぐことができる。発明者の検討によれば、原理的には、比H1/H2を、0.5よりも小さくすることでワードゲート4の側面に酸化シリコンの残渣30が形成されることを防止することができる。十分な大きさのサイドウォール8を形成するためには、比H1/H2は0.3以下であることが更に好ましい。
サイドウォール8の形成が完了した後、図12に図示されているように、第2ゲート絶縁膜5を形成するための積層絶縁膜26が半導体基板2の全体を被覆するように形成され、更に、その積層絶縁膜26を被覆するように、ポリシリコン膜27が形成される。積層絶縁膜26は、シリコン酸化膜26aとシリコン窒化膜26bとシリコン酸化膜26cとを備えており、シリコン窒化膜26bがシリコン酸化膜26a、26cに挟まれている。
続いて、図13に図示されているように、ポリシリコン膜27がエッチバックされて積層絶縁膜26の上にコントロールゲート6が形成される。更に、図14に図示されているように、積層絶縁膜26の露出されている部分がエッチングされて第2ゲート絶縁膜5が形成される。詳細には、積層絶縁膜26のシリコン酸化膜26aがエッチングされることで第2ゲート絶縁膜5のトンネル絶縁膜5aが形成され、シリコン窒化膜26bがエッチングされることで電荷蓄積層5bが形成され、シリコン酸化膜26cがエッチングされることでブロック絶縁膜5cが形成される。なお、電荷蓄積層5bの材料としてポリシリコンが使用される場合には、シリコン窒化膜26bの代わりにポリシリコン膜が使用される。
続いてイオン注入が行われ、これにより、図15に図示されているように、半導体基板2の表面部にLDD領域10が形成される。更に、図16に図示されているように、コントロールゲート6の側壁にサイドウォール9が形成される。サイドウォール9の形成は、例えば、シリコン酸化膜を半導体基板2の全体を被覆するように形成した後、該シリコン酸化膜をエッチバックすることで行われる。
続いてイオン注入が再度行われ、これにより、図17に図示されているように、半導体基板2の表面部に拡散層7が形成される。
続いて、図18に図示されているように、シリサイドを形成するための金属膜28が半導体基板2の全体を覆うように形成される。金属膜28は、例えば、タングステン、チタン、コバルト、ニッケル、モリブデンのように、シリコンとシリサイドを形成する金属材料で形成される。更に、シリサイドを形成する熱処理が行われ、未反応の金属膜28を除去することで、図2に図示された不揮発性半導体記憶装置1の形成(製造)が完了する。この熱処理により、ワードゲート4、コントロールゲート6、及び、拡散層7に、それぞれ、シリサイド層4c、6a、7aが形成される。
以上に説明されているように、本実施形態の不揮発性半導体記憶装置1では、ワードゲート4が、チャネル長方向の長さL1が相対的に長い第1電極部分4aと、その上に設けられたチャネル長方向の長さL2が相対的に短い第2電極部分4bとを備えた構造を有している。そして、サイドウォール8が、第2電極部分4bの側面に形成されている。コントロールゲート6は、第2ゲート絶縁膜5とサイドウォール8とを介してワードゲート4の第2電極部分4bに対向している。このような構造により、本実施形態の不揮発性半導体記憶装置1は、ワードゲート4の上端に形成されたシリサイド層4cとコントロールゲート6の上端に形成されたシリサイド層6aとの距離を確保し、ワードゲート4とコントロールゲート6との間のショートを抑制することができる。
上述の製造方法の例では、例えば図4に図示されているように、ワードゲート4に加工されるポリシリコン膜22のエッチングに使用されるハードマスク23とレジストマスク24の寸法が相違している。これは、ハードマスク23を形成するためのフォトマスク(レチクル)と、レジストマスク24を形成するためのフォトマスクとを別個に用意しなければならないことを意味している。ハードマスク23を形成するためのフォトマスク(レチクル)と、レジストマスク24を形成するためのフォトマスクとを別個に用意することは、フォトマスクの枚数を増大させるため好ましくない。
以下では、よりフォトマスクの枚数を低減するための製造方法の変形例について説明する。図19〜図22は、該変形例の変形例を示す断面図である。
まず、図19に図示されているように、半導体基板2の表側主面11の上に、熱酸化膜21が形成され、その熱酸化膜21の上にポリシリコン膜22が形成される。ポリシリコン膜22は、上述のワードゲート4全体の高さH2の膜厚で形成される。更に、ポリシリコン膜22の上面の全体を被覆するようにシリコン酸化膜31が形成される。
続いて、図20に図示されているように、レジストマスク32がシリコン酸化膜31の上に形成され、シリコン酸化膜31のレジストマスク32に被覆されていない部分がエッチングされることで、ハードマスク23が形成される。ハードマスク23の幅、即ち、レジストマスク32の幅は、ワードゲート4の第2電極部分4bのチャネル長方向の長さL2に調節される。
続いて、図21に図示されているように、ポリシリコン膜22のハードマスク23及びレジストマスク32で被覆されていない部分がエッチングされる。このポリシリコン膜22のエッチングは、ポリシリコン膜22の厚さ方向の途中の位置まで行われる。詳細には、ポリシリコン膜22のエッチングは、ポリシリコン膜22のハードマスク23及びレジストマスク32で被覆されていない部分の厚さがワードゲート4の第1電極部分4aの高さH1となるように行われる。
続いて、レジストマスク32が除去された後、全体がシリコン酸化膜によって被覆される。該シリコン酸化膜がエッチバックされ、ワードゲート4の側壁にサイドウォール8が形成される。その後、図22に図示されているように、該サイドウォール8とハードマスク23をマスクとしてポリシリコン膜22がエッチングされ、ワードゲート4の第1電極部分4aが形成される。先述のシリコン酸化膜の膜厚をL1とすることにより、第1電極部分4aのチャネル長方向の長さがL1であり、第2電極部分4bのチャネル長方向の長さがL2である構造のワードゲート4が形成される。ハードマスク23を除去することで、図10と同じ構造が得られる。
以後、図12乃至図18を参照しながら説明したプロセスにより、不揮発性半導体記憶装置1が形成(製造)される。このような製造方法によれば、よりフォトマスクの枚数を低減することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記では、コントロールゲート6がワードゲート4の両側に設けられている構造の不揮発性半導体記憶装置1が記述されているが、図23に図示されているように、コントロールゲート6が、ワードゲート4の片側に設けられていてもよい。このような構造は、例えば、次の手順で形成可能である。図14に図示されているように第2ゲート絶縁膜5及びコントロールゲート6が形成された後、ワードゲート4、片方のコントロールゲート6、及び、それらの間にある第2ゲート絶縁膜5及びサイドウォール8を被覆するレジストマスクがリソグラフィにより形成される。続いて、レジストマスクで被覆されていない第2ゲート絶縁膜5及びコントロールゲート6が除去される。他のプロセスは、上記に説明された製造方法と同一である。
その他、実施の形態に記載された内容の一部を以下に記載する。
(1)不揮発性半導体記憶装置が、半導体基板と、半導体基板の上に形成された第1ゲート絶縁膜と、半導体基板に第1ゲート絶縁膜を介して対向するように形成された第1ゲート電極と、絶縁性のサイドウォールと、第2ゲート絶縁膜と、第2ゲート電極とを備えている。第2ゲート絶縁膜は、半導体基板の上に形成された第1絶縁膜部分と第1絶縁膜部分から上方に延伸するように形成された第2絶縁膜部分とを有する。第2ゲート電極は、半導体基板に第1絶縁膜部分を介して対向するように形成されている。第1ゲート電極は、半導体基板に対向する第1電極部分と、第1電極部分から上方に突出する第2電極部分とを含んでいる。第2ゲート電極は、半導体基板に第1絶縁膜部分を介して対向するように形成されている。第1ゲート電極の第2電極部分の上端には、第1シリサイド層が形成され、第2ゲート電極の上端には第2シリサイド層が形成されている。サイドウォールは、第1ゲート電極の第2電極部分の側面に形成されている。第2ゲート電極は、第2ゲート絶縁膜の第2絶縁膜部分を介して、サイドウォール及び第1ゲート電極の第1電極部分に対向するように形成されている。
(1)不揮発性半導体記憶装置が、半導体基板と、半導体基板の上に形成された第1ゲート絶縁膜と、半導体基板に第1ゲート絶縁膜を介して対向するように形成された第1ゲート電極と、絶縁性のサイドウォールと、第2ゲート絶縁膜と、第2ゲート電極とを備えている。第2ゲート絶縁膜は、半導体基板の上に形成された第1絶縁膜部分と第1絶縁膜部分から上方に延伸するように形成された第2絶縁膜部分とを有する。第2ゲート電極は、半導体基板に第1絶縁膜部分を介して対向するように形成されている。第1ゲート電極は、半導体基板に対向する第1電極部分と、第1電極部分から上方に突出する第2電極部分とを含んでいる。第2ゲート電極は、半導体基板に第1絶縁膜部分を介して対向するように形成されている。第1ゲート電極の第2電極部分の上端には、第1シリサイド層が形成され、第2ゲート電極の上端には第2シリサイド層が形成されている。サイドウォールは、第1ゲート電極の第2電極部分の側面に形成されている。第2ゲート電極は、第2ゲート絶縁膜の第2絶縁膜部分を介して、サイドウォール及び第1ゲート電極の第1電極部分に対向するように形成されている。
(2)(1)の不揮発性半導体記憶装置において、半導体基板に垂直な方向である垂直方向における第1電極部分の高さH1の、垂直方向における第1ゲート電極の高さH2に対する比H1/H2が、0.5より小さい。
(3)(2)の不揮発性半導体記憶装置において、より好ましくは、比H1/H2が、0.3以下である。
(4)(1)乃至(3)のいずれか不揮発性半導体記憶装置において、第2ゲート絶縁膜は、第1及び第2絶縁膜と、第1及び第2絶縁膜の間に挟まれた電荷蓄積層とを備えている。
(5)不揮発性半導体記憶装置の製造方法が、
半導体基板の上に第1ゲート絶縁膜を形成する工程と、
半導体基板に第1ゲート絶縁膜を介して対向するように第1ゲート電極を形成する工程と、
絶縁性のサイドウォールを形成する工程と、
半導体基板の上に形成された第1絶縁膜部分と第1絶縁膜部分から上方に延伸するように形成された第2絶縁膜部分とを有する第2ゲート絶縁膜を形成する工程と、
半導体基板に第1絶縁膜部分を介して対向するように第2ゲート電極を形成する工程
とを備えている。第1ゲート電極は、半導体基板に対向する第1電極部分と、第1電極部分から上方に突出する第2電極部分とを含む。第2電極部分の上端には、第1シリサイド層が形成されている。サイドウォールは、第2電極部分の側面に形成されている。第2ゲート電極の上端には第2シリサイド層が形成されている。第2ゲート電極は、第2ゲート絶縁膜の第2絶縁膜部分を介して、サイドウォール及び第1ゲート電極の第1電極部分に対向するように形成されている。
半導体基板の上に第1ゲート絶縁膜を形成する工程と、
半導体基板に第1ゲート絶縁膜を介して対向するように第1ゲート電極を形成する工程と、
絶縁性のサイドウォールを形成する工程と、
半導体基板の上に形成された第1絶縁膜部分と第1絶縁膜部分から上方に延伸するように形成された第2絶縁膜部分とを有する第2ゲート絶縁膜を形成する工程と、
半導体基板に第1絶縁膜部分を介して対向するように第2ゲート電極を形成する工程
とを備えている。第1ゲート電極は、半導体基板に対向する第1電極部分と、第1電極部分から上方に突出する第2電極部分とを含む。第2電極部分の上端には、第1シリサイド層が形成されている。サイドウォールは、第2電極部分の側面に形成されている。第2ゲート電極の上端には第2シリサイド層が形成されている。第2ゲート電極は、第2ゲート絶縁膜の第2絶縁膜部分を介して、サイドウォール及び第1ゲート電極の第1電極部分に対向するように形成されている。
(6)(5)の製造方法において、
第1ゲート電極を形成する工程は、
ポリシリコン膜を形成する工程と、
第2電極部分に対応する幅を有するハードマスクをポリシリコン膜の上に形成する工程と、
ポリシリコン膜のハードマスクに被覆されていない第1部分をエッチングする工程
とを備えている。
第1ゲート電極を形成する工程は、
ポリシリコン膜を形成する工程と、
第2電極部分に対応する幅を有するハードマスクをポリシリコン膜の上に形成する工程と、
ポリシリコン膜のハードマスクに被覆されていない第1部分をエッチングする工程
とを備えている。
(7)(6)の製造方法において、
第1ゲート電極を形成する工程は、更に、ハードマスクを被覆し、且つ、第1電極部分に対応する幅を有するレジストマスクをポリシリコン膜の上に形成する工程と、
ポリシリコン膜のレジストマスクに被覆されていない第2部分をエッチングする工程と、
第2部分をエッチングする工程の後、レジストマスクを除去する工程
とを備えている。ここで、ポリシリコン膜の第1部分をエッチングする工程は、第2部分をエッチングする工程、及び、レジストマスクを除去する工程の後で行われる。
第1ゲート電極を形成する工程は、更に、ハードマスクを被覆し、且つ、第1電極部分に対応する幅を有するレジストマスクをポリシリコン膜の上に形成する工程と、
ポリシリコン膜のレジストマスクに被覆されていない第2部分をエッチングする工程と、
第2部分をエッチングする工程の後、レジストマスクを除去する工程
とを備えている。ここで、ポリシリコン膜の第1部分をエッチングする工程は、第2部分をエッチングする工程、及び、レジストマスクを除去する工程の後で行われる。
(8)(6)の製造方法において、
ハードマスクをポリシリコン膜の上に形成する工程は、
ポリシリコン膜の上に無機材料膜を形成する工程と、
第2電極部分に対応する幅を有するレジストマスクを無機材料膜の上に形成する工程と、
無機材料膜のレジストマスクで被覆されていない部分をエッチングしてハードマスクを形成する工程
とを含む。第1部分をエッチングする工程では、ポリシリコン膜が、その厚さ方向の途中の位置までエッチングされることで、第1電極部分と第2電極部分とが形成される。
ハードマスクをポリシリコン膜の上に形成する工程は、
ポリシリコン膜の上に無機材料膜を形成する工程と、
第2電極部分に対応する幅を有するレジストマスクを無機材料膜の上に形成する工程と、
無機材料膜のレジストマスクで被覆されていない部分をエッチングしてハードマスクを形成する工程
とを含む。第1部分をエッチングする工程では、ポリシリコン膜が、その厚さ方向の途中の位置までエッチングされることで、第1電極部分と第2電極部分とが形成される。
1 :不揮発性半導体記憶装置
2 :半導体基板
3 :第1ゲート絶縁膜
4 :ワードゲート
4a :第1電極部分
4b :第2電極部分
4c :シリサイド層
5 :第2ゲート絶縁膜
5a :トンネル絶縁膜
5b :電荷蓄積層
5c :ブロック絶縁膜
6 :コントロールゲート
6a :シリサイド層
7 :拡散層
7a :シリサイド層
8 :サイドウォール
9 :サイドウォール
10 :LDD領域
11 :表側主面
12 :上面
13 :上面
14 :側面
21 :熱酸化膜
22 :ポリシリコン膜
23 :ハードマスク
24 :レジストマスク
25 :シリコン酸化膜
25a :表面
26 :積層絶縁膜
26a :シリコン酸化膜
26b :シリコン窒化膜
26c :シリコン酸化膜
27 :ポリシリコン膜
28 :金属膜
30 :残渣
31 :シリコン酸化膜
32 :レジストマスク
101 :半導体基板
102 :ゲート絶縁膜
103 :ワードゲート
103a :面取り部
104 :ONO膜
105 :コントロールゲート
107 :サイドウォール
108 :サイドウォール
109 :シリサイド層
2 :半導体基板
3 :第1ゲート絶縁膜
4 :ワードゲート
4a :第1電極部分
4b :第2電極部分
4c :シリサイド層
5 :第2ゲート絶縁膜
5a :トンネル絶縁膜
5b :電荷蓄積層
5c :ブロック絶縁膜
6 :コントロールゲート
6a :シリサイド層
7 :拡散層
7a :シリサイド層
8 :サイドウォール
9 :サイドウォール
10 :LDD領域
11 :表側主面
12 :上面
13 :上面
14 :側面
21 :熱酸化膜
22 :ポリシリコン膜
23 :ハードマスク
24 :レジストマスク
25 :シリコン酸化膜
25a :表面
26 :積層絶縁膜
26a :シリコン酸化膜
26b :シリコン窒化膜
26c :シリコン酸化膜
27 :ポリシリコン膜
28 :金属膜
30 :残渣
31 :シリコン酸化膜
32 :レジストマスク
101 :半導体基板
102 :ゲート絶縁膜
103 :ワードゲート
103a :面取り部
104 :ONO膜
105 :コントロールゲート
107 :サイドウォール
108 :サイドウォール
109 :シリサイド層
Claims (5)
- 半導体基板と、
前記半導体基板の上に形成された第1ゲート絶縁膜と、
前記半導体基板に前記第1ゲート絶縁膜を介して対向するように形成された第1ゲート電極と、
絶縁性のサイドウォールと、
前記半導体基板の上に形成された第1絶縁膜部分と前記第1絶縁膜部分から上方に延伸するように形成された第2絶縁膜部分とを有する第2ゲート絶縁膜と、
前記半導体基板に前記第1絶縁膜部分を介して対向するように形成された第2ゲート電極
とを備え、
前記第1ゲート電極は、
前記半導体基板に対向する第1電極部分と、
前記第1電極部分から上方に突出する第2電極部分
とを含み、
前記第2電極部分の上端には、第1シリサイド層が形成され、
前記サイドウォールは、前記第2電極部分の側面に形成され、
前記第2ゲート電極の上端には第2シリサイド層が形成され、
前記第2ゲート電極は、前記第2ゲート絶縁膜の前記第2絶縁膜部分を介して、前記サイドウォール及び前記第1ゲート電極の前記第1電極部分に対向するように形成されている
不揮発性半導体記憶装置。 - 請求項1に記載の不揮発性半導体記憶装置であって、
前記半導体基板に垂直な方向である垂直方向における前記第1電極部分の高さH1の、前記垂直方向における前記第1ゲート電極の高さH2に対する比H1/H2が、0.5より小さい
不揮発性半導体記憶装置。 - 請求項1又は2に記載の不揮発性半導体記憶装置であって、
前記第2ゲート絶縁膜は、
第1及び第2絶縁膜と、
前記第1及び第2絶縁膜の間に挟まれた電荷蓄積層
とを備えている
不揮発性半導体記憶装置。 - 半導体基板の上に第1ゲート絶縁膜を形成する工程と、
前記半導体基板に前記第1ゲート絶縁膜を介して対向するように第1ゲート電極を形成する工程と、
絶縁性のサイドウォールを形成する工程と、
前記半導体基板の上に形成された第1絶縁膜部分と前記第1絶縁膜部分から上方に延伸するように形成された第2絶縁膜部分とを有する第2ゲート絶縁膜を形成する工程と、
前記半導体基板に前記第1絶縁膜部分を介して対向するように第2ゲート電極を形成する工程
とを備え、
前記第1ゲート電極は、
前記半導体基板に対向する第1電極部分と、
前記第1電極部分から上方に突出する第2電極部分
とを含み、
前記第2電極部分の上端には、第1シリサイド層が形成され、
前記サイドウォールは、前記第2電極部分の側面に形成され、
前記第2ゲート電極の上端には第2シリサイド層が形成され、
前記第2ゲート電極は、前記第2ゲート絶縁膜の前記第2絶縁膜部分を介して、前記サイドウォール及び前記第1ゲート電極の前記第1電極部分に対向するように形成されている
不揮発性半導体記憶装置の製造方法。 - 請求項4に記載の製造方法であって、
前記第1ゲート電極を形成する工程は、
ポリシリコン膜を形成する工程と、
前記第2電極部分に対応する幅を有するハードマスクを前記ポリシリコン膜の上に形成する工程と、
前記ポリシリコン膜の前記ハードマスクに被覆されていない部分をエッチングする工程
とを備えている
不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012188451A JP2014049460A (ja) | 2012-08-29 | 2012-08-29 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012188451A JP2014049460A (ja) | 2012-08-29 | 2012-08-29 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014049460A true JP2014049460A (ja) | 2014-03-17 |
Family
ID=50608874
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012188451A Pending JP2014049460A (ja) | 2012-08-29 | 2012-08-29 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2014049460A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015175834A1 (en) * | 2014-05-16 | 2015-11-19 | Qualcomm Incorporated | Advanced metal-nitride-oxide-silicon multiple-time programmable memory |
CN113659073A (zh) * | 2020-05-12 | 2021-11-16 | 中芯国际集成电路制造(上海)有限公司 | 非易失性存储装置及其形成方法 |
-
2012
- 2012-08-29 JP JP2012188451A patent/JP2014049460A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015175834A1 (en) * | 2014-05-16 | 2015-11-19 | Qualcomm Incorporated | Advanced metal-nitride-oxide-silicon multiple-time programmable memory |
US9461055B2 (en) | 2014-05-16 | 2016-10-04 | Qualcomm Incorporated | Advanced metal-nitride-oxide-silicon multiple-time programmable memory |
CN106256022A (zh) * | 2014-05-16 | 2016-12-21 | 高通股份有限公司 | 高级金属‑氮化物‑氧化物‑硅多次可编程存储器 |
CN106256022B (zh) * | 2014-05-16 | 2019-10-18 | 高通股份有限公司 | 高级金属-氮化物-氧化物-硅多次可编程存储器 |
CN113659073A (zh) * | 2020-05-12 | 2021-11-16 | 中芯国际集成电路制造(上海)有限公司 | 非易失性存储装置及其形成方法 |
CN113659073B (zh) * | 2020-05-12 | 2024-04-30 | 中芯国际集成电路制造(上海)有限公司 | 非易失性存储装置及其形成方法 |
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