JP2013175581A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】電界効果トランジスタ間のしきい値を互いに異ならせるとともに、電界効果トランジスタのゲート長の増大を抑制しつつ、バンド間リークの増大を抑制する。
【解決手段】ゲート電極４ａ、４ｂおよびサイドウォール５ａ、６ａ、５ｂをマスクとして不純物の斜めイオン注入Ｐ２を半導体基板１に行うことにより、ゲート電極４ａ下に配置されたチャネル不純物層８ａを半導体基板１に形成するとともに、ゲート電極４ｂ下に配置されたチャネル不純物層８ｂを半導体基板１に形成する。
【選択図】 図２

Description

本発明の実施形態は半導体装置および半導体装置の製造方法に関する。
複数の電界効果トランジスタが集積された半導体装置において、電界効果トランジスタ間のしきい値を互いに異ならせるために、チャネルイオン注入が用いられることがある。このチャネルイオン注入では、チャネルの不純物濃度を上げると、バンド間リークが増大する。このため、電界効果トランジスタのゲート長を短くすることができず、電界効果トランジスタの集積化に支障をきたしていた。
特開２０１１−１２９８１１号公報
本発明の一つの実施形態の目的は、電界効果トランジスタ間のしきい値を互いに異ならせるとともに、電界効果トランジスタのゲート長の増大を抑制しつつ、バンド間リークの増大を抑制することが可能な半導体装置および半導体装置の製造方法を提供することである。
実施形態の半導体装置によれば、第１のゲート電極と、第２のゲート電極と、第１のサイドウォールと、第２のサイドウォールと、第３のサイドウォールと、第１のチャネル不純物層と、第２のチャネル不純物層とが設けられている。第１のゲート電極は、第１のゲート絶縁膜を介して半導体基板上に形成されている。第２のゲート電極は、第２のゲート絶縁膜を介して前記半導体基板上に形成されている。第１のサイドウォールは、前記第１のゲート電極の側壁に形成されている。第２のサイドウォールは、前記第１のサイドウォールの側壁に形成されている。第３のサイドウォールは、前記第２のゲート電極の側壁に形成されている。第１のチャネル不純物層は、前記第２のサイドウォールに対して自己整合的に前記第１のゲート電極下に形成されている。第２のチャネル不純物層は、前記第３のサイドウォールに対して自己整合的に前記第２のゲート電極下に形成されている。前記第１のサイドウォールと前記第３のサイドウォールとはその膜厚が等しく、それぞれ半導体基板上に形成されている。
図１（ａ）〜図１（ｅ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。 図２（ａ）〜図２（ｄ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。 図３（ａ）〜図３（ｆ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。 図４（ａ）〜図４（ｅ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。 図５（ａ）〜図５（ｅ）は、第３実施形態に係る半導体装置の製造方法を示す断面図である。 図６（ａ）〜図６（ｄ）は、第３実施形態に係る半導体装置の製造方法を示す断面図である。
以下、実施形態に係る半導体装置および半導体装置の製造方法について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１実施形態）
図１（ａ）〜図１（ｅ）および図２（ａ）〜図２（ｄ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、半導体基板１に素子分離層２を形成する。なお、半導体基板１の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＧａＡｌＡｓ、ＧａＩｎＡｓＰまたはＺｎＳｅなどの中から選択することができる。また、素子分離層２の材料は、例えば、シリコン酸化膜を用いることができる。この素子分離層２は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を用いることができる。
次に、熱酸化などの方法にてゲート絶縁膜３ａ、３ｂを半導体基板１上に形成する。なお、ゲート絶縁膜３ａ、３ｂの実効膜厚は互いに等しくすることができる。また、ゲート絶縁膜３ａ、３ｂの材料は、例えば、シリコン酸化膜を用いるようにしてもよいし、Ｈｆなどの高誘電体膜を用いるようにしてもよい。
次に、ＣＶＤなどの方法にてゲート電極材を半導体基板１に形成した後、フォトリソグラフィ技術およびエッチング技術にてゲート電極材をパターニングすることにより、ゲート絶縁膜３ａ、３ｂをそれぞれ介してゲート電極４ａ、４ｂを半導体基板１上に形成する。なお、ゲート電極４ａ、４ｂのゲート長は互いに等しくすることができる。また、ゲート電極４ａ、４ｂの材料は、例えば、多結晶シリコン膜を用いるようにしてもよいし、Ｗなどの金属やシリサイドなどの合金を用いるようにしてもよい。
次に、図１（ｂ）に示すように、ＣＶＤなどの方法にてゲート電極４ａ、４ｂが覆われるように絶縁膜５を半導体基板１上に形成する。さらに、ＣＶＤなどの方法にて絶縁膜６を絶縁膜５上に形成する。なお、絶縁膜５、６の材料は互いにエッチングレートが異なるように選択することができる。例えば、絶縁膜５としてシリコン酸化膜を用いた場合、絶縁膜６としてシリコン窒化膜を用いることができる。
次に、図１（ｃ）に示すように、絶縁膜５、６の異方性エッチングを行うことにより、ゲート電極４ａの側壁にサイドウォール５ａを形成し、サイドウォール５ａの側壁にサイドウォール６ａを形成し、ゲート電極４ｂの側壁にサイドウォール５ｂを形成し、サイドウォール５ｂの側壁にサイドウォール６ｂを形成する。
次に、図１（ｄ）に示すように、ゲート電極４ａ、４ｂおよびサイドウォール５ａ、５ｂ、６ａ、６ｂをマスクとして不純物のイオン注入Ｐ１を半導体基板１に行うことにより、サイドウォール５ａ、６ａを隔ててゲート電極４ａの横に配置されたＬＤＤ層７ａを半導体基板１上に形成するとともに、サイドウォール５ｂ、６ｂを隔ててゲート電極４ｂの横に配置されたＬＤＤ層７ｂを半導体基板１上に形成する。なお、不純物としては、Ｂ、Ｐ、Ａｓなどを用いることができる。また、サイドウォール５ａ、６ａ、５ｂ、６ｂを形成した後にＬＤＤ層７ａ、７ｂを形成してもよいが、サイドウォール５ａ、６ａ、５ｂ、６ｂを形成する前の図１（ａ）の段階でＬＤＤ層７ａ、７ｂを形成するようにしてもよい。
次に、図１（ｅ）に示すように、フォトリソグラフィ技術を用いることにより、ゲート電極４ａおよびサイドウォール５ａ、６ａを覆うとともに、ゲート電極４ｂおよびサイドウォール５ｂ、６ｂを露出させるレジストパターンＲ１を半導体基板１上に形成する。
そして、サイドウォール６ｂを選択的にエッチングすることにより、サイドウォール５ｂの側壁からサイドウォール６ｂを除去する。
次に、図２（ａ）に示すように、レジストパターンＲ１を除去する。そして、ゲート電極４ａ、４ｂおよびサイドウォール５ａ、６ａ、５ｂをマスクとして不純物の斜めイオン注入Ｐ２を半導体基板１に行うことにより、ゲート電極４ａ下に配置されたチャネル不純物層８ａを半導体基板１に形成するとともに、ゲート電極４ｂ下に配置されたチャネル不純物層８ｂを半導体基板１に形成する。なお、斜めイオン注入Ｐ２の角度は、例えば、３０°〜４５°の範囲内に設定することができる。
この時、チャネル不純物層８ａはサイドウォール６ａに対して自己整合的に半導体基板１に形成され、チャネル不純物層８ｂはサイドウォール５ｂに対して自己整合的に半導体基板１に形成される。
ここで、ゲート電極４ｂの側壁ではサイドウォール６ｂが除去されているため、ゲート電極４ｂの側壁のサイドウォール５ｂの膜厚は、ゲート電極４ａの側壁のサイドウォール５ａ、６ａ全体の膜厚よりも薄くなる。このため、ゲート電極４ａ下のチャネル不純物層８ａの不純物濃度をゲート電極４ｂ下のチャネル不純物層８ｂの不純物濃度よりも薄くすることができ、ゲート電極４ａが用いられる電界効果トランジスタのしきい値電圧をゲート電極４ｂが用いられる電界効果トランジスタのしきい値電圧よりも低くすることができる。
また、斜めイオン注入Ｐ２にてチャネル不純物層８ａ、８ｂを半導体基板１に形成することにより、ゲート電極４ａ、４ｂ下に形成されるチャネル領域とソース／ドレイン層１０ａ、１０ｂとの境界部分のチャネル不純物層８ａ、８ｂの不純物濃度をチャネル領域の中央部分よりも薄くすることができ、バンド間リークを抑制することができる。
また、チャネル不純物層８ａ、８ｂ間の不純物濃度を互いに異ならせるために、斜めイオン注入Ｐ２を打ち分ける必要がなくなる。このため、ゲート電極４ａ下にチャネル不純物層８ａを形成する際に、ゲート電極４ｂの周囲をレジストにて覆う必要がなくなることから、斜めイオン注入される不純物がレジストにて遮断されるのを防止することができる。このため、斜めイオン注入Ｐ２時にレジストによるシャドウイングがない分だけゲート電極４ａ、４ｂ間の間隔を狭くすることができ、電界効果トランジスタの高集積化を図ることができる。
次に、図２（ｂ）に示すように、ＣＶＤなどの方法にてゲート電極４ａ、４ｂが覆われるように絶縁膜９を半導体基板１上に形成する。なお、絶縁膜９の材料は、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。
次に、図２（ｃ）に示すように、絶縁膜９の異方性エッチングを行うことにより、サイドウォール６ａの側壁にサイドウォール９ａを形成するとともに、サイドウォール５ｂの側壁にサイドウォール９ｂを形成する。
次に、図２（ｄ）に示すように、ゲート電極４ａ、４ｂおよびサイドウォール５ａ、５ｂ、６ａ、９ａ、９ｂをマスクとして不純物のイオン注入Ｐ３を半導体基板１に行うことにより、サイドウォール５ａ、６ａ、９ａを隔ててゲート電極４ａの横に配置されたソース／ドレイン層１０ａを半導体基板１上に形成するとともに、サイドウォール５ｂ、９ｂを隔ててゲート電極４ｂの横に配置されたソース／ドレイン層１０ｂを半導体基板１上に形成する。なお、不純物としては、Ｂ、Ｐ、Ａｓなどを用いることができる。
（第２実施形態）
図３（ａ）〜図３（ｆ）および図４（ａ）〜図４（ｅ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、半導体基板１１に素子分離層１２を形成する。次に、ゲート絶縁膜１３ａ、１３ｂを半導体基板１１上に形成した後、ゲート電極１４ａ、１４ｂを半導体基板１１上に形成する。
次に、図３（ｂ）に示すように、ＣＶＤなどの方法にてゲート電極１４ａ、１４ｂが覆われるように絶縁膜１５を半導体基板１１上に形成する。
次に、図３（ｃ）に示すように、絶縁膜１５の異方性エッチングを行うことにより、ゲート電極１４ａの側壁にサイドウォール１５ａを形成するとともに、ゲート電極１４ｂの側壁にサイドウォール１５ｂを形成する。
次に、図３（ｄ）に示すように、ゲート電極１４ａ、１４ｂおよびサイドウォール１５ａ、１５ｂをマスクとして不純物のイオン注入Ｐ１を半導体基板１１に行うことにより、サイドウォール１５ａを隔ててゲート電極１４ａの横に配置されたＬＤＤ層１７ａを半導体基板１１上に形成するとともに、サイドウォール１５ｂを隔ててゲート電極１４ｂの横に配置されたＬＤＤ層１７ｂを半導体基板１１上に形成する。
次に、図３（ｅ）に示すように、フォトリソグラフィ技術を用いることにより、ゲート電極１４ａおよびサイドウォール１５ａを覆うとともに、ゲート電極１４ｂおよびサイドウォール１５ｂを露出させるレジストパターンＲ２を半導体基板１１上に形成する。
そして、サイドウォール１５ｂを選択的にエッチングすることにより、ゲート電極１４ｂの側壁からサイドウォール１５ｂを除去する。
次に、図３（ｆ）に示すように、レジストパターンＲ２を除去する。そして、ＣＶＤなどの方法にてゲート電極１４ａ、１４ｂが覆われるように絶縁膜１６を半導体基板１１上に形成する。
次に、図４（ａ）に示すように、絶縁膜１６の異方性エッチングを行うことにより、サイドウォール１５ａの側壁にサイドウォール１６ａを形成するとともに、ゲート電極１４ｂの側壁にサイドウォール１６ｂを形成する。なお、サイドウォール１５ａ、１５ｂとサイドウォール１６ａ、１６ｂの材料は互いに同一であってもよいし、互いに異なっていてもよい。
次に、図４（ｂ）に示すように、ゲート電極１４ａ、１４ｂおよびサイドウォール１５ａ、１６ａ、１６ｂをマスクとして不純物の斜めイオン注入Ｐ２を半導体基板１１に行うことにより、ゲート電極１４ａ下に配置されたチャネル不純物層１８ａを半導体基板１１に形成するとともに、ゲート電極１４ｂ下に配置されたチャネル不純物層１８ｂを半導体基板１１に形成する。
この時、チャネル不純物層１８ａはサイドウォール１６ａに対して自己整合的に半導体基板１１に形成され、チャネル不純物層１８ｂはサイドウォール１６ｂに対して自己整合的に半導体基板１１に形成される。
次に、図４（ｃ）に示すように、ＣＶＤなどの方法にてゲート電極１４ａ、１４ｂが覆われるように絶縁膜１９を半導体基板１１上に形成する。
次に、図４（ｄ）に示すように、絶縁膜１９の異方性エッチングを行うことにより、サイドウォール１６ａの側壁にサイドウォール１９ａを形成するとともに、サイドウォール１６ｂの側壁にサイドウォール１９ｂを形成する。
次に、図４（ｅ）に示すように、ゲート電極１４ａ、１４ｂおよびサイドウォール１５ａ、１６ａ、１６ｂ、１９ａ、１９ｂをマスクとして不純物のイオン注入Ｐ３を半導体基板１１に行うことにより、サイドウォール１５ａ、１６ａ、１９ａを隔ててゲート電極１４ａの横に配置されたソース／ドレイン層２０ａを半導体基板１１上に形成するとともに、サイドウォール１６ｂ、１９ｂを隔ててゲート電極１４ｂの横に配置されたソース／ドレイン層２０ｂを半導体基板１１上に形成する。
ここで、サイドウォール１５ａ、１５ｂに対してＬＤＤ層１７ａ、１７ｂをそれぞれ自己整合的に形成するとともに、サイドウォール１６ａ、１６ｂに対してチャネル不純物層１８ａ、１８ｂをそれぞれ自己整合的に形成することにより、ＬＤＤ層１７ａ、１７ｂの位置とチャネル不純物層１８ａ、１８ｂの位置とを独立に設定することができる。
（第３実施形態）
図５（ａ）〜図５（ｅ）および図６（ａ）〜図６（ｄ）は、第３実施形態に係る半導体装置の製造方法を示す断面図である。
図５（ａ）において、半導体基板２１に素子分離層２２を形成する。次に、ゲート絶縁膜２３ａ、２３ｂを半導体基板２１上に形成した後、ゲート電極２４ａ、２４ｂを半導体基板２１上に形成する。
次に、図５（ｂ）に示すように、ＣＶＤなどの方法にてゲート電極２４ａ、２４ｂが覆われるように絶縁膜２５を半導体基板２１上に形成する。
次に、図５（ｃ）に示すように、絶縁膜２５の異方性エッチングを行うことにより、ゲート電極２４ａの側壁にサイドウォール２５ａを形成するとともに、ゲート電極２４ｂの側壁にサイドウォール２５ｂを形成する。
次に、図５（ｄ）に示すように、ゲート電極２４ａ、２４ｂおよびサイドウォール２５ａ、２５ｂをマスクとして不純物のイオン注入Ｐ１を半導体基板２１に行うことにより、サイドウォール２５ａを隔ててゲート電極２４ａの横に配置されたＬＤＤ層２７ａを半導体基板２１上に形成するとともに、サイドウォール２５ｂを隔ててゲート電極２４ｂの横に配置されたＬＤＤ層２７ｂを半導体基板２１上に形成する。なお、サイドウォール２５ａ、２５ｂを形成した後にＬＤＤ層２７ａ、２７ｂを形成してもよいが、サイドウォール２５ａ、２５ｂを形成する前の図５（ａ）の段階でＬＤＤ層２７ａ、２７ｂを形成するようにしてもよい。
次に、図５（ｅ）に示すように、フォトリソグラフィ技術を用いることにより、ゲート電極２４ａおよびサイドウォール２５ａを覆うとともに、ゲート電極２４ｂおよびサイドウォール２５ｂを露出させるレジストパターンＲ３を半導体基板２１上に形成する。
そして、サイドウォール２５ｂを選択的にエッチングすることにより、ゲート電極２４ｂの側壁からサイドウォール２５ｂを除去する。
次に、図６（ａ）に示すように、レジストパターンＲ３を除去する。そして、ゲート電極２４ａ、２４ｂおよびサイドウォール２５ａをマスクとして不純物の斜めイオン注入Ｐ２を半導体基板２１に行うことにより、ゲート電極２４ａ下に配置されたチャネル不純物層２８ａを半導体基板２１に形成するとともに、ゲート電極２４ｂ下に配置されたチャネル不純物層２８ｂを半導体基板２１に形成する。
この時、チャネル不純物層２８ａはサイドウォール２５ａに対して自己整合的に半導体基板２１に形成され、チャネル不純物層２８ｂはゲート電極２４ｂに対して自己整合的に半導体基板２１に形成される。なお、斜めイオン注入Ｐ２によるゲート電極２４ａ、２４ｂのダメージを抑制するため、斜めイオン注入Ｐ２を行う前にゲート電極２４ａ、２４ｂ全体を覆う保護膜を形成するようにしてもよい。この保護膜としては、例えば、シリコン酸化膜を用いることができる。
次に、図６（ｂ）に示すように、ＣＶＤなどの方法にてゲート電極２４ａ、２４ｂが覆われるように絶縁膜２９を半導体基板２１上に形成する。
次に、図６（ｃ）に示すように、絶縁膜２９の異方性エッチングを行うことにより、サイドウォール２５ａの側壁にサイドウォール２９ａを形成するとともに、ゲート電極２４ｂの側壁にサイドウォール２９ｂを形成する。
次に、図６（ｄ）に示すように、ゲート電極２４ａ、２４ｂおよびサイドウォール２５ａ、２９ａ、２９ｂをマスクとして不純物のイオン注入Ｐ３を半導体基板２１に行うことにより、サイドウォール２５ａ、２９ａを隔ててゲート電極２４ａの横に配置されたソース／ドレイン層３０ａを半導体基板２１上に形成するとともに、サイドウォール２９ｂを隔ててゲート電極２４ｂの横に配置されたソース／ドレイン層３０ｂを半導体基板２１上に形成する。なお、サイドウォール２５ａ、２９ａ、２９ｂの材料は互いに同一であってもよいし、互いに異なっていてもよい。
ここで、ゲート電極２４ｂにサイドウォール２５ｂを設けることなく、チャネル不純物層２８ａ、２８ｂを形成することにより、エッチングレートが互いに異なる材料の積層構造にてサイドウォール２５ａを構成する必要がなくなり、サイドウォール２５ａ、２９ａ、２９を同一の材料で構成することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、１１、２１ 半導体基板、２、１２、２２ 素子分離層、３ａ、３ｂ、１３ａ、１３ｂ、２３ａ、２３ｂ ゲート絶縁膜、４ａ、４ｂ、１４ａ、１４ｂ、２４ａ、２４ｂ ゲート電極、５、６、９、１５、１６、１９、２５、２９ 絶縁膜、５ａ、５ｂ、６ａ、６ｂ、９ａ、９ｂ、１５ａ、１５ｂ、１６ａ、１６ｂ、１９ａ、１９ｂ、２５ａ、２５ｂ、２９ａ、２９ｂ サイドウォール、７ａ、７ｂ、１７ａ、１７ｂ、２７ａ、２７ｂ ＬＤＤ層、Ｒ１、Ｒ２、Ｒ３ レジストパターン、８ａ、８ｂ、１８ａ、１８ｂ、２８ａ、２８ｂ チャネル不純物層、１０ａ、１０ｂ、２０ａ、２０ｂ、３０ａ、３０ｂ ソース／ドレイン層

Claims (7)

  1. 第１のゲート絶縁膜を介して半導体基板上に形成された第１のゲート電極と、
    前記第１のゲート絶縁膜と実効膜厚が等しい第２のゲート絶縁膜を介して前記半導体基板上に形成され、前記第１のゲート電極とゲート長が等しい第２のゲート電極と、
    前記第１のゲート電極の側壁に形成された第１のサイドウォールと、
    前記第１のサイドウォールの側壁に形成された第２のサイドウォールと、
    前記第２のゲート電極の側壁に形成された第３のサイドウォールと、
    前記第２のサイドウォールの側壁に形成された第４のサイドウォールと、
    前記第３のサイドウォールの側壁に形成された第５のサイドウォールと、
    前記第２のサイドウォールに対して自己整合的に前記第１のゲート電極下に形成された第１のチャネル不純物層と、
    前記第３のサイドウォールに対して自己整合的に前記第２のゲート電極下に形成された第２のチャネル不純物層と、
    前記第４のサイドウォールに対して自己整合的に前記半導体基板に形成された第１のソース／ドレイン層と、
    前記第５のサイドウォールに対して自己整合的に前記半導体基板に形成された第２のソース／ドレイン層とを備え、
    前記第１のサイドウォールと前記第３のサイドウォールとはその膜厚が等しく、それぞれ半導体基板上に形成され、
    前記第２のサイドウォールと前記第５のサイドウォールとはその膜厚が等しく、それぞれ半導体基板上に形成されていることを特徴とする半導体装置。
  2. 第１のゲート絶縁膜を介して半導体基板上に形成された第１のゲート電極と、
    第２のゲート絶縁膜を介して前記半導体基板上に形成された第２のゲート電極と、
    前記第１のゲート電極の側壁に形成された第１のサイドウォールと、
    前記第１のサイドウォールの側壁に形成された第２のサイドウォールと、
    前記第２のゲート電極の側壁に形成された第３のサイドウォールと、
    前記第２のサイドウォールに対して自己整合的に前記第１のゲート電極下に形成された第１のチャネル不純物層と、
    前記第３のサイドウォールに対して自己整合的に前記第２のゲート電極下に形成された第２のチャネル不純物層とを備え、
    前記第１のサイドウォールと前記第３のサイドウォールとはその膜厚が等しく、それぞれ半導体基板上に形成されていることを特徴とする半導体装置。
  3. 前記第１のゲート絶縁膜と前記第２のゲート絶縁膜は互いに実効膜厚が等しく、前記第１のゲート電極と前記第２のゲート電極は互いにゲート長が等しく、前記第１のゲート電極が設けられた第１の電界効果トランジスタと前記第２のゲート電極が設けられた第２の電界効果トランジスタとは互いにしきい値が異なることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１および第２のチャネル不純物層は前記半導体基板の表面に対して斜めに形成されていることを特徴とする請求項２または３に記載の半導体装置。
  5. 第１のゲート絶縁膜を介して半導体基板上に形成された第１のゲート電極と、
    第２のゲート絶縁膜を介して前記半導体基板上に形成された第２のゲート電極と、
    前記第１のゲート電極の側壁に形成されたサイドウォールと、
    前記サイドウォールに対して自己整合的に前記第１のゲート電極下に形成された第１のチャネル不純物層と、
    前記第２のゲート電極に対して自己整合的に前記第２のゲート電極下に形成された第２のチャネル不純物層とを備え、
    前記サイドウォールは半導体基板上に形成されていることを特徴とする半導体装置。
  6. 第１および第２のゲート電極を半導体基板上に形成する工程と、
    第１および第２のゲート電極が覆われるように第１の絶縁膜を前記半導体基板上に形成する工程と、
    前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
    前記第１および第２の絶縁膜の異方性エッチングを行うことにより、前記第１の絶縁膜にて構成された第１のサイドウォールを前記第１のゲート電極の側壁に形成し、前記第２の絶縁膜にて構成された第２のサイドウォールを前記第１のサイドウォール側壁に形成し、前記第１の絶縁膜にて構成された第３のサイドウォールを前記第２のゲート電極の側壁に形成し、前記第２の絶縁膜にて構成された第４のサイドウォールを前記第３のサイドウォール側壁に形成する工程と、
    前記第３のサイドウォールの側壁から前記第４のサイドウォールを選択的に除去する工程と、
    前記第１、第２および第３のサイドウォールならびに前記第１および第２のゲート電極をマスクとして前記半導体基板に斜めイオン注入を行うことにより、前記第１のゲート電極下に配置された第１のチャネル不純物層を形成するとともに、前記第２のゲート電極下に配置された第２のチャネル不純物層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
  7. 第１および第２のゲート電極を半導体基板上に形成する工程と、
    第１および第２のゲート電極が覆われるように第１の絶縁膜を前記半導体基板上に形成する工程と、
    前記第１の絶縁膜の異方性エッチングを行うことにより、前記第１の絶縁膜にて構成された第１のサイドウォールを前記第１のゲート電極の側壁に形成するとともに、前記第１の絶縁膜にて構成された第２のサイドウォールを前記第２のゲート電極の側壁に形成する工程と、
    前記第２のゲート電極の側壁から前記第２のサイドウォールを選択的に除去する工程と、
    前記第１および第２のゲート電極ならびに前記第１のサイドウォールが覆われるように第２の絶縁膜を前記半導体基板上に形成する工程と、
    前記第２の絶縁膜の異方性エッチングを行うことにより、前記第２の絶縁膜にて構成された第３のサイドウォールを前記第１のサイドウォールの側壁に形成するとともに、前記第２の絶縁膜にて構成された第４のサイドウォールを前記第２のゲート電極の側壁に形成する工程と、
    前記第１、第３および第４のサイドウォールならびに前記第１および第２のゲート電極をマスクとして前記半導体基板に斜めイオン注入を行うことにより、前記第１のゲート電極下に配置された第１のチャネル不純物層を形成するとともに、前記第２のゲート電極下に配置された第２のチャネル不純物層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
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