JP2010114234A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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Abstract

【課題】不揮発性メモリを備える半導体装置の歩留まりを向上させることの可能な半導体装置の製造方法および方法により得られた半導体装置を提供する。
【解決手段】半導体装置の製造方法は、不揮発性メモリ形成領域のドレイン形成領域側において、ダミーゲート１６に対向しない第２ゲート電極１４の側壁に形成された第２サイドウォール４３のゲート長方向の幅が、ソース形成領域側において、第２ゲート電極１４の側壁に形成された第２サイドウォール４３のゲート長方向の幅Ｘよりも長い第２サイドウォール４３を得る工程を含む。
【選択図】図５

Description

本発明は、ＦＥＴおよび不揮発性メモリを備える半導体装置の製造方法および半導体装置に関する。
特許文献１には、櫛形形状を有するゲート電極を備える半導体素子が記載されている。
特許文献２、３には、通常のロジックＣＭＯＳ形成プロセスに追加工程を加えることなく、不揮発性メモリを形成する方法として、ホットキャリア劣化を積極的に起こし、サイドウォール下に電荷をトラップさせる方法が記載されている。
特開２００６−２６９５８６号公報 特開２００５−３５３１０６号公報 特開２００７−１５７１８３号公報
以下に、本発明の課題を図面を参照しながら説明する。
図７（ａ）（ｂ）に示すように、基板１１０の素子分離領域１１１に囲まれた第１拡散層１１８上に第１ゲート絶縁膜１２２および第１ゲート電極１１２を備えるＦＥＴ形成領域と、素子分離領域１１１に囲まれた第２拡散層１２０上に第２ゲート絶縁膜１２４および第２ゲート電極１１４を備える不揮発性メモリ形成領域を設ける。なお、図７（ａ）は半導体装置のＦＥＴ形成領域と不揮発性メモリ形成領域とを示す概略上面図であり、図７（ｂ）はＡ−Ａ'断面図、Ｄ−Ｄ'線断面図である。
そして、第１ゲート電極１１２と、不揮発性メモリ形成領域を覆うように形成されたレジスト膜をマスクとして、ＦＥＴ形成領域の基板に一対のエクステンション領域１３２およびポケット領域１３３を形成する。そして、不揮発性メモリ形成領域を覆うように形成されたレジスト膜を除去する。
さらに、図８（ａ）（ｂ）に示すように、第１ゲート電極１１２の側壁に第１サイドウォール１４０を形成するとともに、第２ゲート電極１１４の側壁に第２サイドウォール１４３を形成する。第１サイドウォール１４０は第１絶縁膜１３６と第２絶縁膜１３８とから構成されている。第２サイドウォール１４３は第１絶縁膜１４１と第２絶縁膜１４２とから構成されている。なお、図８（ａ）は半導体装置のＦＥＴ形成領域と不揮発性メモリ形成領域とを示す概略上面図であり、図８（ｂ）はＡ−Ａ'断面図、Ｄ−Ｄ'線断面図である。
そして、第１ゲート電極１１２と第１サイドウォール１４０、および第２ゲート電極１１４と第２サイドウォール１４３をマスクとして不純物を注入する。これにより、第１サイドウォール１４０の両脇の基板表面近傍に一対の第１ソース／ドレイン領域１４４、１４４を形成するとともに、第２サイドウォール１４３の両脇の前記基板表面近傍に一対の第２ソース／ドレイン領域１４６，１４６を形成する。
そして、第１ソース／ドレイン領域１４４，１４４および第２ソース／ドレイン領域１４６，１４６中の不純物をアニールにより活性化する（図９）。
この方法によれば、レジスト膜で不揮発性メモリ形成領域を覆うことにより、当該領域にエクステンション領域及びポケット領域が形成されない。そのため、不揮発性メモリ形成領域において、横方向の電界強度の向上によりホットキャリア発生しやすくなり、第２サイドウォール１４３下に電荷をトラップさせることができる。
しかしながら、図９に示すように、不揮発性メモリ形成領域においてエクステンション領域を形成しない場合、第２ソース／ドレイン領域１４６，１４６の端部は、第２サイドウォール１４３の直下には形成されず、第２ゲート電極１１４の直下に形成されることがあった。
第２ソース／ドレイン領域１４６の端部は、電界が最も強い箇所であり、ホットキャリアが最も発生する。そのため、第２ソース／ドレイン領域１４６，１４６の端部が第２ゲート電極１１４の直下に形成されると、ホットエレクトロンの多くはゲート酸化膜にトラップされてしまい、第２サイドウォール１４３下に効率的に電子をトラップさせることができない。
近年、半導体装置の微細化に伴い、サイドウォールのサイズも微細化されてきており、その傾向はより顕著となってきている。
本発明は上記事情に鑑みてなされたものであり、従来のトランジスタ形成プロセスに工程を追加することなく、第２サイドウォール１４３で確実に電子をトラップ可能な不揮発性メモリを備える半導体装置の製造方法および該方法により得られた半導体装置を提供することにある。
本発明によれば、基板上に、第１ゲート電極を備えるＦＥＴ形成領域と、第２ゲート電極および該第２ゲート電極のドレイン形成領域側において複数のダミーゲートを櫛歯状に備える不揮発性メモリ形成領域とを形成する工程と、前記不揮発性メモリ形成領域を覆うレジスト膜を形成する工程と、前記レジスト膜および前記第１ゲート電極をマスクとして、前記ＦＥＴ形成領域の前記基板に不純物を注入し、前記第１ゲート電極の両脇の前記基板表面近傍に一対のエクステンション領域を形成する工程と、前記レジスト膜を除去するとともに、前記ＦＥＴ形成領域および前記不揮発性メモリ形成領域を覆うように絶縁膜を形成する工程と、前記絶縁膜をエッチングすることにより、前記第１ゲート電極の側壁に形成された第１サイドウォールを得るとともに、前記第２ゲート電極および前記ダミーゲートの側壁に形成された第２サイドウォールを得る工程と、を含み、前記第２サイドウォールを得る前記工程は、前記ドレイン形成領域側において、前記ダミーゲートに対向しない前記第２ゲート電極の側壁に形成された前記第２サイドウォールのゲート長方向の幅が、ソース形成領域側において、前記第２ゲート電極の側壁に形成された前記第２サイドウォールのゲート長方向の幅よりも長い第２サイドウォールを得る工程である、ことを特徴とする半導体装置の製造方法が提供される。
本発明においては、不揮発性メモリ形成領域に、第２ゲート電極のドレイン形成領域側において複数のダミーゲートを櫛歯状に備える。複数のダミーゲートは、ダミーゲート同士が対向する２つ側壁と、第２ゲート電極の側壁とに囲まれた領域に、ＣＶＤ膜（絶縁膜）が厚く形成されるように配置される。
そのため、不揮発性メモリ形成領域において、第２ゲート電極の第２サイドウォールのゲート長方向の幅を、ソース形成領域側よりもドレイン形成領域側を長くすることができる。
これにより、ドレイン側のドレイン領域の端部をサイドウォールの直下に形成することができるようになり、ドレイン領域の端部で発生したホットキャリアを確実にサイドウォール下でトラップすることができる。
そのため、サイドウォールでトラップされたホットキャリアを用いる書き込み特性が向上した不揮発性メモリを備える半導体装置の歩留まりを向上させることができる。
また、本発明によれば、基板上に形成された第１ゲート電極、前記第１ゲート電極の両脇の前記基板表面近傍に形成された第１ソース／ドレイン領域、および前記第１ゲート電極の側壁に設けられた第１サイドウォールを備えるＦＥＴ領域と、前記基板上に形成された第２ゲート電極、前記第２ゲート電極のドレイン形成領域側において櫛歯状に設けられた複数のダミーゲート、前記第２ゲート電極の両脇の前記基板表面近傍に形成された第２ソース／ドレイン領域、および前記第２ゲート電極の側壁に設けられた第２サイドウォールを備える不揮発性メモリ領域とを備え、前記第２ドレイン領域側において、前記ダミーゲートに対向しない前記第２ゲート電極の側壁に形成された前記第２サイドウォールのゲート長方向の幅が、前記第２ソース側において、前記第２ゲート電極の側壁に形成された前記第２サイドウォールのゲート長方向の幅よりも長い、ことを特徴とする半導体装置が提供される。
本発明においては、不揮発性メモリ形成領域における第２ゲート電極の第２サイドウォールのゲート長方向の幅は、ソース形成領域側よりもドレイン形成領域側の方が長い。
これにより、ドレイン側のドレイン領域の端部がサイドウォールの直下に形成されるので、ドレイン領域の端部で発生したホットキャリアを確実にサイドウォール下でトラップすることができる。
そのため、サイドウォールでトラップされたホットキャリアを用いる書き込み特性が向上した不揮発性メモリを備える半導体装置の歩留まりが向上する。
本発明によれば、不揮発性メモリを備える半導体装置の歩留まりを向上させることの可能な半導体装置の製造方法および半導体装置が提供される。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１実施形態）
本実施形態の半導体装置の製造方法は以下の工程を備える。
（ａ）基板上に、第１ゲート電極を備えるＦＥＴ形成領域と、第２ゲート電極および該第２ゲート電極のドレイン形成領域側において複数のダミーゲートを櫛歯状に備える不揮発性メモリ形成領域とを形成する工程
（ｂ）前記不揮発性メモリ形成領域を覆うレジスト膜を形成する工程
（ｃ）前記レジスト膜および前記第１ゲート電極をマスクとして、前記ＦＥＴ形成領域の前記基板に不純物を注入し、前記第１ゲート電極の両脇の前記基板表面近傍に一対のエクステンション領域を形成する工程
（ｄ）前記レジスト膜を除去するとともに、前記ＦＥＴ形成領域および前記不揮発性メモリ形成領域を覆うように絶縁膜を形成する工程
（ｅ）前記絶縁膜をエッチングすることにより、前記第１ゲート電極の側壁に形成された第１サイドウォールを得るとともに、前記第２ゲート電極および前記ダミーゲートの側壁に形成された第２サイドウォールを得る工程
（ｆ）前記第１ゲート電極と前記第１サイドウォール、および前記第２ゲート電極と前記ダミーゲートと前記第２サイドウォールをマスクとして不純物を注入し、前記第１サイドウォールの両脇の前記基板表面近傍に一対の第１ソース／ドレイン領域を形成するとともに、前記第２サイドウォールと前記ダミーゲートの両脇の前記基板表面近傍に一対の第２ソース／ドレイン領域を形成する工程
（ｇ）前記第１および前記第２ソース／ドレイン領域中の不純物をアニールにより活性化する工程
以下、各工程に沿って説明する。
工程（ａ）：基板１０上に、第１ゲート電極１２を備えるＦＥＴ形成領域と、第２ゲート電極１４および第２ゲート電極１４のドレイン形成領域側において複数のダミーゲート１６を櫛歯状に備える不揮発性メモリ形成領域とを形成する（図１）。
図１（ａ）は半導体装置のＦＥＴ形成領域と揮発性メモリ形成領域とを示す概略上面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ'線断面図、Ｂ−Ｂ'線断面図、Ｃ−Ｃ'線断面図である。
まず、ＦＥＴ形成領域において、素子分離領域１１によって囲まれた第１拡散層１８を備える基板１０上に、第１ゲート絶縁膜２２および第１ゲート電極１２を通常の方法により形成する。また、不揮発性メモリ形成領域において、素子分離領域１１によって囲まれた第２拡散層２０を備える基板１０上に、第２ゲート絶縁膜２４および第２ゲート電極１４を形成し、さらに第３ゲート絶縁膜２６およびダミーゲート１６を通常の方法により形成する。第１ゲート電極１２、ダミーゲート１６及び第２ゲート電極１４は同時に形成することができる。２つのダミーゲート１６，１６は、第２ゲート電極１４のドレイン形成領域側において櫛歯状に設けられている。
本実施形態の半導体装置の製造方法は、プロセスマージンが広く、ダミーゲート１６，１６の間隔、後述するサイドウォールを形成する絶縁膜の素材や膜厚、さらに絶縁膜のエッチング条件等を適宜選択することにより、自己整合的に所望の形状のサイドウォールを得ることができる。
図５は、本実施形態における不揮発性メモリ形成領域の概略上面図である。
本実施形態において、ダミーゲート１６のゲート幅は、第２ゲート電極１４のゲート幅よりも小さくなるように形成されている。
本実施形態において、２つのダミーゲート１６，１６を、以下の式で表される距離ｚで離間させて配置することが好ましい。
式：１．５ｘ＜ｚ≦２．５ｘ
（式中、ｘは第２ゲート電極１４のソース形成予定領域側に形成される第２サイドウォール４３のゲート長方向の長さである。）
２つのダミーゲート１６，１６同士が上記式で表される距離ｚで離間していれば、ゲート壁で囲まれた領域のＣＶＤ膜が厚く成長されるため、第２ゲート電極１４のドレイン側の第２サイドウォール１４のゲート長方向の幅は、第２ゲート電極１４のソース側の第２サイドウォール１４のゲート長方向の幅より長く形成される。
工程（ｂ）：不揮発性メモリ形成領域を覆うレジスト膜３０を形成する。
まず、ＦＥＴ形成領域と揮発性メモリ形成領域をレジスト膜で覆う。そして、レジスト膜をＦＥＴ形成領域が開口するようにパターニングすることによりレジスト膜３０が形成される。
工程（ｃ）：レジスト膜３０および第１ゲート電極１２をマスクとして、ＦＥＴ形成領域の基板１０に不純物を注入し、第１ゲート電極１２の両脇の基板１０表面近傍に一対のエクステンション領域３２を形成する。
本実施形態においては、図２（ａ）のように、基板１０の表面から、通常の方法により例えばヒ素などの不純物を注入（イオン注入）し、第１ゲート電極１２の両脇の基板１０表面近傍に一対のエクステンション領域３２を形成する。
そして、ＦＥＴ形成領域において、基板１０の表面から、通常の方法により例えばＢＦ２などをイオン注入して、ハロー層３４を形成する（図２（ｂ））。
工程（ｄ）：レジスト膜３０を除去するとともに、ＦＥＴ形成領域および不揮発性メモリ形成領域を覆うように絶縁膜を形成する。
本実施形態においては、まずレジスト膜３０を除去し、次いで全面を覆うように第１絶縁膜および第２絶縁膜を順に積層する。第１絶縁膜および第２絶縁膜は、ＣＶＤ法により形成することができる。
工程（ｅ）：工程（ｄ）で形成された絶縁膜をエッチングすることにより、第１ゲート電極１２の側壁に形成された第１サイドウォール４０を得るとともに、第２ゲート電極１４およびダミーゲート１６の側壁に形成された第２サイドウォール４３を得る（図３（ａ）（ｂ））。
図３（ｂ）に示すように、第１サイドウォール４０は、第１絶縁膜３６と、第２絶縁膜３８とから形成されている。第１サイドウォール４０の第１絶縁膜３６は、断面略Ｌ字形状を有し、第２絶縁膜３８は、断面略扇状の形状を有している。
一方、第２サイドウォール４３は、図３（ｂ）に示すように、第１絶縁膜４１と、第２絶縁膜４２とから形成されている。第２サイドウォール４３の第１絶縁膜４１は、断面略Ｌ字形状を有する。第２絶縁膜４２は、断面略扇状の形状を有する。
本実施形態においては、第１絶縁膜３６および第１絶縁膜４１はＳｉＮで形成することができ、第２絶縁膜３８および第２絶縁膜４２はＳｉＯ２で形成することができる。
工程（ｆ）：第１ゲート電極１２と第１サイドウォール４０、および第２ゲート電極１４とダミーゲート１６と第２サイドウォール４３をマスクとして不純物を注入し、第１サイドウォール４０の両脇の基板１０表面近傍に一対の第１ソース／ドレイン領域４４ａ、４４ｂを形成するとともに、第２サイドウォール４３とダミーゲート１６の両脇の基板１０表面近傍に一対の第２ソース／ドレイン領域４６ａ，４６ｂを形成する（図４（ａ））。
本実施形態においては、図４（ａ）（ｂ）に示すように、例えばＡｓまたはＰ等の不純物をドープして、第１ゲート電極１２の両脇の基板１０表面近傍に第１ソース領域４４ａおよび第１ドレイン領域４４ｂを形成するとともに、第２ゲート電極１４とダミーゲート１６の両脇の基板１０表面近傍に一対の第２ソース領域４６ａおよび第２ドレイン領域４６ｂを形成する。
工程（ｇ）：第１ソース／ドレイン領域４４ａ，４４ｂおよび第２ソース／ドレイン領域４６ａ，４６ｂ中の不純物をアニールにより活性化する。
さらに、通常の方法により本実施形態の半導体装置を製造することができる。
以上の工程により、図４に示されるような、ＦＥＴ領域と不揮発性メモリ領域とを備える半導体装置を得ることができる。
本実施形態の半導体装置において、ＦＥＴ領域は、基板１０上に形成された第１ゲート電極１２、第１ゲート電極１２の両脇の基板１０表面近傍に形成された第１ソース／ドレイン領域４４ａ，４４ｂ、および第１ゲート電極１２の側壁に設けられた第１サイドウォール４０を備える。
不揮発性メモリ領域は、基板１０上に形成された第２ゲート電極１４、第２ゲート電極１４のドレイン形成領域側において櫛歯状に設けられた複数のダミーゲート１６、第２ゲート電極１４の両脇の基板１０表面近傍に形成された第２ソース／ドレイン領域４６ａ，４６ｂ、および第２ゲート電極１４の側壁に設けられた第２サイドウォール４３を備える。
さらに、不揮発性メモリ領域の第２ドレイン側において、ダミーゲート１６に対向しない第２ゲート電極１４の側壁に形成された第２サイドウォール４３のゲート長方向の幅は、第２ソース側において、第２ゲート電極１４の側壁に形成された第２サイドウォール４３のゲート長方向の幅よりも長い。
以下に本実施形態の効果を説明する。
本実施形態の半導体装置の製造方法によれば、第２ゲート電極１４のドレイン形成領域側において複数のダミーゲート１６を櫛歯状に備えているので、第２ゲート電極１４のドレイン形成領域側に形成された第２サイドウォール４３のゲート長方向の幅を長くすることができる。
これにより、図４に示すように第２ドレイン領域４６ｂの端部を第２サイドウォール４３の直下に形成することができるので、第２ドレイン領域４６ｂの端部で発生したホットキャリアを確実に第２サイドウォール４３下でトラップすることができる。
そのため、第２サイドウォール４３下でトラップされたホットキャリアを用いる書き込み特性が向上した不揮発性メモリを備える半導体装置の歩留まりを向上させることができる。
また、本実施形態において、第２サイドウォール４３は窒化膜を含んでいてもよい。
これにより、効率よくホットキャリアをトラップすることができ、書き込み特性がより向上した不揮発性メモリを備える半導体装置を提供することができる。
本実施形態の半導体装置において、不揮発性メモリ形成領域における第２ゲート電極１４の第２サイドウォール４３のゲート長方向の幅は、ソース形成領域側よりもドレイン形成領域側の方が長い。
これにより、ドレイン側のドレイン領域の端部がサイドウォールの直下に形成されるので、ドレイン領域の端部で発生したホットキャリアを確実にサイドウォール下でトラップすることができる。そのため、サイドウォールでトラップされたホットキャリアを用いる書き込み特性が向上した不揮発性メモリを備える半導体装置の歩留まりが向上する。
（第２実施形態）
第２実施形態においては、第１実施形態と異なる部分のみを説明し、第１実施形態と同様な部分の説明を省略する。
本実施形態においては、第２ゲート電極１４のドレイン領域側の面においてダミーゲート１６と所定距離離間している。
図６は、本実施形態における不揮発性メモリ形成領域の概略上面図である。
本実施形態において、ダミーゲート１６は、第２ゲート電極１４のドレイン形成予定領域側の面と並行に、下記式で表される距離ｙで離間させて設けることができる。
式：０＜ｙ≦１．５ｘ
（式中、ｘは第２サイドウォール４３のゲート長方向の長さである。）。
さらに、本実施形態において、２つのダミーゲート１６，１６を、以下の式で表される距離ｚで離間させて配置することが好ましい。
式：１．５ｘ＜ｚ≦２．５ｘ
（式中、ｘは第２ゲート電極１４のソース形成予定領域側に形成される第２サイドウォール４３のゲート長方向の長さである。）。
第２ゲート電極１４とダミーゲート１６とが上記式で表される距離ｙで離間し、ダミーゲート１６，１６同士が上記式で表される距離ｚ離間していれば、ゲート壁で囲まれた領域のＣＶＤ膜が厚く成長されるため、第２ゲート電極１４のドレイン側の第２サイドウォール４３のゲート長方向の幅は、第２ゲート電極１４のソース側の第２サイドウォール４３のゲート長方向の幅より長く形成される。
本実施形態の半導体装置の製造方法においても、第２ゲート電極１４の第２ドレイン領域４６ｂ側に形成された第２サイドウォール４３のゲート長方向の幅を第２ソース領域４６ａ側よりも長くすることができる。
これにより、図４（ａ）に示すように第２ドレイン領域４６ｂの端部を第２サイドウォール４３の直下に形成することができるので、第２ドレイン領域４６ｂの端部で発生したホットキャリアを確実に第２サイドウォール４３下でトラップすることができる。
そのため、第２サイドウォール４３下でトラップされたホットキャリアを用いる不揮発性メモリを備える半導体装置の歩留まりを向上させることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、複数存在するダミーゲート１６は、各々ゲート幅方向の長さ、またはゲート長方向の長さが異なっていてもよい。
また、第１サイドウォール４０および第２サイドウォール４３は単層構造であってもよく例えばＳｉＯ２から形成されていてもよい。
さらに、第１サイドウォール４０および第２サイドウォール４３は３層構造であってもよく、例えば基板１０面から順にＳｉＯ２／ＳｉＮ／ＳｉＯ２となるように形成されていてもよい。
さらに、第１および２実施形態において、第２ゲート電極１４のドレイン形成予定領域側の面に３つ以上のダミーゲート１６が、第２ゲート電極１４と一体となり櫛歯形状に形成されていてもよい。
第１実施形態に係る半導体装置の製造方法を模式的に示した図である。 第１実施形態に係る半導体装置の製造方法を模式的に示した図である。 第１実施形態に係る半導体装置の製造方法を模式的に示した図である。 第１実施形態に係る半導体装置の製造方法を模式的に示した図である。 第１実施形態に係る半導体装置の製造方法における不揮発性メモリ形成領域を模式的に示した上面図である。 第２実施形態に係る半導体装置の製造方法における不揮発性メモリ形成領域を模式的に示した上面図である。 本発明の課題を説明するための半導体装置の製造方法を示す図である。 本発明の課題を説明するための半導体装置の製造方法を示す図である。 本発明の課題を説明するための半導体装置の製造方法を示す図である。
符号の説明
１０ 基板
１１ 素子分離領域
１２ 第１ゲート電極
１４ 第２ゲート電極
１６ ダミーゲート
１８ 第１拡散層
２０ 第２拡散層
２２ 第１ゲート絶縁膜
２４ 第２ゲート絶縁膜
２６ 第３ゲート絶縁膜
３０ レジスト膜
３２ エクステンション領域
３４ ハロー層
３６ 第１絶縁膜
３８ 第２絶縁膜
４０ 第１サイドウォール
４１ 第１絶縁膜
４２ 第２絶縁膜
４３ 第２サイドウォール
４４ａ 第１ソース領域
４４ｂ 第１ドレイン領域
４６ａ 第２ソース領域
４６ｂ 第２ドレイン領域
１１０ 基板
１１１ 素子分離領域
１１２ 第１ゲート電極
１１４ 第２ゲート電極
１１８ 第１拡散層
１２０ 第２拡散層
１２２ 第１ゲート絶縁膜
１２４ 第２ゲート絶縁膜
１３２ エクステンション領域
１３３ ボケット領域
１３６ 第１絶縁膜
１３８ 第２絶縁膜
１４０ 第１サイドウォール
１４１ 第１絶縁膜
１４２ 第２絶縁膜
１４３ 第２サイドウォール
１４４ 第１ソース／ドレイン領域
１４６ 第２ソース／ドレイン領域

Claims (9)

  1. 基板上に、第１ゲート電極を備えるＦＥＴ形成領域と、第２ゲート電極および該第２ゲート電極のドレイン形成領域側において複数のダミーゲートを櫛歯状に備える不揮発性メモリ形成領域とを形成する工程と、
    前記不揮発性メモリ形成領域を覆うレジスト膜を形成する工程と、
    前記レジスト膜および前記第１ゲート電極をマスクとして、前記ＦＥＴ形成領域の前記基板に不純物を注入し、前記第１ゲート電極の両脇の前記基板表面近傍に一対のエクステンション領域を形成する工程と、
    前記レジスト膜を除去するとともに、前記ＦＥＴ形成領域および前記不揮発性メモリ形成領域を覆うように絶縁膜を形成する工程と、
    前記絶縁膜をエッチングすることにより、前記第１ゲート電極の側壁に形成された第１サイドウォールを得るとともに、前記第２ゲート電極および前記ダミーゲートの側壁に形成された第２サイドウォールを得る工程と、を含み、
    前記第２サイドウォールを得る前記工程は、
    前記ドレイン形成領域側において、前記ダミーゲートに対向しない前記第２ゲート電極の側壁に形成された前記第２サイドウォールのゲート長方向の幅が、ソース形成領域側において、前記第２ゲート電極の側壁に形成された前記第２サイドウォールのゲート長方向の幅よりも長い第２サイドウォールを得る工程である、ことを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記第１サイドウォールと前記第２サイドウォールとを得る前記工程の後に、
    前記第１ゲート電極と前記第１サイドウォール、および前記第２ゲート電極と前記ダミーゲートと前記第２サイドウォールをマスクとして不純物を注入し、前記第１サイドウォールの両脇の前記基板表面近傍に一対の第１ソース／ドレイン領域を形成するとともに、前記第２サイドウォールと前記ダミーゲートの両脇の前記基板表面近傍に一対の第２ソース／ドレイン領域を形成する工程と、
    前記第１および前記第２ソース／ドレイン領域中の不純物をアニールにより活性化する工程と、を含むことを特徴とする半導体装置の製造方法。
  3. 請求項１または２に記載の半導体装置の製造方法において、
    前記ダミーゲート同士は、ゲート幅方向において下記式で表される距離ｚで離間していることを特徴とする半導体装置の製造方法；
    式：１．５ｘ＜ｚ≦２．５ｘ
    （式中、ｘは前記第２ゲート電極の前記ソース形成領域側に形成される前記第２サイドウォールのゲート長方向の長さである。）。
  4. 請求項１乃至３のいずれかに記載の半導体装置の製造方法において、
    複数の前記ダミーゲートは、前記第２ゲート電極のドレイン形成予定領域側の面において前記第２ゲート電極と離間していることを特徴とする半導体装置の製造方法。
  5. 請求項１乃至４のいずれかに記載の半導体装置の製造方法において、
    前記絶縁膜は窒化膜を含むことを特徴とする半導体装置の製造方法。
  6. 基板上に形成された第１ゲート電極、前記第１ゲート電極の両脇の前記基板表面近傍に形成された第１ソース／ドレイン領域、および前記第１ゲート電極の側壁に設けられた第１サイドウォールを備えるＦＥＴ領域と、
    前記基板上に形成された第２ゲート電極、前記第２ゲート電極のドレイン形成領域側において櫛歯状に設けられた複数のダミーゲート、前記第２ゲート電極の両脇の前記基板表面近傍に形成された第２ソース／ドレイン領域、および前記第２ゲート電極の側壁に設けられた第２サイドウォールを備える不揮発性メモリ領域と、
    を備え、
    前記第２ドレイン領域側において、前記ダミーゲートに対向しない前記第２ゲート電極の側壁に形成された前記第２サイドウォールのゲート長方向の幅が、前記第２ソース側において、前記第２ゲート電極の側壁に形成された前記第２サイドウォールのゲート長方向の幅よりも長い、ことを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記ダミーゲート同士は、ゲート幅方向において下記式で表される距離ｚで離間していることを特徴とする半導体装置；
    式：１．５ｘ＜ｚ≦２．５ｘ
    （式中、ｘは前記第２ゲート電極のソース領域側に形成される前記第２サイドウォールのゲート長方向の長さである。）。
  8. 請求項６または７に記載の半導体装置において、
    複数の前記ダミーゲートは、前記第２ゲート電極のドレイン領域側の面において前記第２ゲート電極と離間していることを特徴とする半導体装置。
  9. 請求項６乃至８のいずれかに記載の半導体装置において、
    前記第２サイドウォールは窒化膜を含むことを特徴とする半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012069950A (ja) * 2010-09-26 2012-04-05 Ememory Technology Inc 半導体不揮発性メモリ
JP2013012714A (ja) * 2011-06-29 2013-01-17 Ememory Technology Inc デュアル機能を有する不揮発性半導体メモリセル

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5442235B2 (ja) * 2008-11-06 2014-03-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US12080711B2 (en) * 2020-12-29 2024-09-03 Nuvolta Technologies (Hefei) Co., Ltd. Induced super-junction transistors

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10303319A (ja) * 1997-04-21 1998-11-13 Lg Semicon Co Ltd 半導体素子及びその製造方法
JP2002026156A (ja) * 2000-07-12 2002-01-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2008091412A (ja) * 2006-09-29 2008-04-17 Oki Electric Ind Co Ltd 高耐圧ｍｏｓトランジスタおよびその製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4343015A (en) * 1980-05-14 1982-08-03 General Electric Company Vertical channel field effect transistor
JPH0475351A (ja) * 1990-07-17 1992-03-10 Mitsubishi Electric Corp 化合物半導体装置の製造方法
JP2757848B2 (ja) * 1996-01-23 1998-05-25 日本電気株式会社 電界効果型半導体装置
KR100186503B1 (ko) * 1996-06-10 1999-04-15 문정환 반도체 소자의 제조 방법
KR100221627B1 (ko) * 1996-07-29 1999-09-15 구본준 반도체장치 및 그의 제조방법
DE19756601A1 (de) * 1997-12-18 1999-07-01 Siemens Ag Verfahren zum Herstellen eines Speicherzellen-Arrays
US6492694B2 (en) * 1998-02-27 2002-12-10 Micron Technology, Inc. Highly conductive composite polysilicon gate for CMOS integrated circuits
US6200864B1 (en) * 1999-06-23 2001-03-13 Advanced Micro Devices, Inc. Method of asymmetrically doping a region beneath a gate
US6646324B1 (en) * 2000-06-30 2003-11-11 Intel Corporation Method and apparatus for a linearized output driver and terminator
JP4169592B2 (ja) * 2002-12-19 2008-10-22 株式会社ＮＳＣｏｒｅ Ｃｍｉｓ型半導体不揮発記憶回路
US6943077B2 (en) * 2003-04-07 2005-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Selective spacer layer deposition method for forming spacers with different widths
US6909147B2 (en) * 2003-05-05 2005-06-21 International Business Machines Corporation Multi-height FinFETS
KR100510541B1 (ko) * 2003-08-11 2005-08-26 삼성전자주식회사 고전압 트랜지스터 및 그 제조 방법
JP4746835B2 (ja) * 2003-10-20 2011-08-10 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP2005203615A (ja) * 2004-01-16 2005-07-28 Sony Corp 半導体記憶装置、半導体装置およびそれらの製造方法
US6972236B2 (en) * 2004-01-30 2005-12-06 Chartered Semiconductor Manufacturing Ltd. Semiconductor device layout and channeling implant process
JP2006012903A (ja) * 2004-06-22 2006-01-12 Mitsubishi Electric Corp 半導体素子の製造方法
KR100574297B1 (ko) * 2004-09-24 2006-04-27 한국전자통신연구원 전계효과 트랜지스터 및 그 제조 방법
JP2006269586A (ja) 2005-03-23 2006-10-05 Toshiba Corp 半導体素子
US7101763B1 (en) * 2005-05-17 2006-09-05 International Business Machines Corporation Low capacitance junction-isolation for bulk FinFET technology
JP2007059595A (ja) * 2005-08-24 2007-03-08 Toshiba Corp 窒化物半導体素子
US7396713B2 (en) * 2005-10-07 2008-07-08 International Business Machines Corporation Structure and method for forming asymmetrical overlap capacitance in field effect transistors
JP2007157183A (ja) 2005-11-30 2007-06-21 Genusion:Kk 不揮発性記憶装置および半導体集積回路装置
JP5442235B2 (ja) * 2008-11-06 2014-03-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10303319A (ja) * 1997-04-21 1998-11-13 Lg Semicon Co Ltd 半導体素子及びその製造方法
JP2002026156A (ja) * 2000-07-12 2002-01-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2008091412A (ja) * 2006-09-29 2008-04-17 Oki Electric Ind Co Ltd 高耐圧ｍｏｓトランジスタおよびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012069950A (ja) * 2010-09-26 2012-04-05 Ememory Technology Inc 半導体不揮発性メモリ
TWI453807B (zh) * 2010-09-26 2014-09-21 Ememory Technology Inc 非揮發性半導體記憶單元、非揮發性半導體記憶陣列及非揮發性記憶體單元中形成電荷儲存層之方法
JP2013012714A (ja) * 2011-06-29 2013-01-17 Ememory Technology Inc デュアル機能を有する不揮発性半導体メモリセル

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