JP2006012903A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法 Download PDF

Info

Publication number
JP2006012903A
JP2006012903A JP2004183848A JP2004183848A JP2006012903A JP 2006012903 A JP2006012903 A JP 2006012903A JP 2004183848 A JP2004183848 A JP 2004183848A JP 2004183848 A JP2004183848 A JP 2004183848A JP 2006012903 A JP2006012903 A JP 2006012903A
Authority
JP
Japan
Prior art keywords
gate electrode
resist
manufacturing
semiconductor substrate
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004183848A
Other languages
English (en)
Inventor
Atsushi Hasuike
篤 蓮池
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2004183848A priority Critical patent/JP2006012903A/ja
Priority to US10/986,225 priority patent/US20050282320A1/en
Publication of JP2006012903A publication Critical patent/JP2006012903A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H01L29/8124—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
    • H01L21/28593—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T asymmetrical sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】 簡単な方法によりゲート電極を斜めに傾け、ゲート長を短縮することができる半導体素子の製造方法を得る。
【解決手段】 まず、半導体基板１１上にゲート電極１５を形成する。次に、半導体基板上にゲート電極の一方の側面のみに接触するようにレジスト１６を形成する。そして、レジストを収縮又は膨張させることによりゲート電極を傾ける。ここで、ゲート電極の断面形状をΓ型、Ｔ型又はＹ型とするのが好ましい。また、ゲート電極をソース側へ傾けるのが好ましい。
【選択図】 図３

Description

本発明は、半導体素子を高周波化することができる半導体素子の製造方法に関するものである。
半導体素子を高周波化するには、ゲート長を短縮し、遮断周波数を大きくすることが最も有効な手段である。しかし、現在のＥＢ（electron beam）露光技術ではゲート長の短縮には限界があり、ゲート長が0.1μｍ程度のゲート電極の製造は困難である。
そのため、従来のMESFET(Metal Semiconductor Field Effect Transistor)やHEMT（High Electron Mobility Transistor）では100GHzを越える高周波化は困難であった。
これに対し、ゲート電極を斜めに形成することでゲート長を短縮する方法が提案されている（例えば、特許文献１〜３参照）。
特開平５−１２９３４３ 特開平１１−１１１７３３ 特開平５−１４４８４７
しかし、従来の半導体素子の製造方法では、ゲート電極を斜めに形成するために製造工程が複雑になるという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は、簡単な方法によりゲート電極を斜めに傾け、ゲート長を短縮することができる半導体素子の製造方法を得るものである。
本発明に係る半導体素子の製造方法は、半導体基板上にゲート電極を形成する工程と、半導体基板上にゲート電極の一方の側面のみに接触するようにレジストを形成する工程と、レジストを収縮又は膨張させることによりゲート電極を傾ける工程とを有する。本発明のその他の特徴は以下に明らかにする。
本発明により、簡単な方法によりゲート電極を斜めに傾け、ゲート長を短縮することができる。また、これに伴って、遮断周波数を大きくすることができ、半導体素子を高周波化することができる。
実施の形態１．
本発明の実施の形態１に係る半導体素子の製造方法について図１〜図４を用いて説明する。
まず、図１（ａ）に示すように、ＧａＡｓ等からなる半導体基板１１上に、ＳｉＮ等からなる絶縁膜１２を形成する。そして、ＥＢ又はフォトリソグラフィにより絶縁膜１２に開口１３を形成する。
次に、図１（ｂ）に示すように、全面にＡｌ等の金属膜１４を形成して開口１３を埋め込む。そして、図１（ｃ）に示すように、フォトリソグラフィにより金属膜１４をパターニングして、断面形状がΓ型のゲート電極１５を形成する。その後、図１（ｄ）に示すように、絶縁膜１２は除去する。以上の工程により、半導体基板上にゲート電極を形成する。
次に、図２（ａ）に示すように、半導体基板１１上の全面にレジスト１６を形成する。そして、露光及び現像工程により、図２（ｂ）に示すように、ゲート電極１５の一方の側面に接触する部分のみ残してレジスト１６を除去する。以上の工程により、半導体基板上にゲート電極の一方の側面のみに接触するようにレジストを形成する。ただし、レジスト１６として、熱処理又は化学処理により収縮又は膨張する材料を用いる。
次に、熱処理又は化学処理により、図３に示すようにレジスト１６を収縮させるか、又は、図４に示すようにレジスト１６を膨張させることにより、ゲート電極１５を傾ける。
以上説明したように、簡単な方法によりゲート電極を斜めに傾け、ゲート長を短縮することができる。また、これに伴って、遮断周波数を大きくすることができ、半導体素子を高周波化することができる。
上記の実施の形態１ではゲート電極の断面形状がΓ型の場合について説明したが、ゲート電極の断面形状はこれに限定されず、通常の矩形でも同様の効果を奏する。ただし、ゲート電極の断面形状がΓ型の場合は、ゲート電極の下方にレジストが入り込み、収縮又は膨張の力が入りやすく、より効果的である。
実施の形態２．
実施の形態１ではゲート電極の断面形状がΓ型であった。これに対し、実施の形態２では図５に示すような断面形状がＴ型のゲート電極１７を用いるか、又は、図６に示すような断面形状がＹ型のゲート電極１８を用いる。このようにゲート電極の断面形状がＴ型又はＹ型の場合も、実施の形態１のようにΓ型の場合と同様に、ゲート電極の下方にレジストが入り込み、収縮又は膨張の力が入りやすい。従って、実施の形態２は、実施の形態１と同様の効果を奏する。
実施の形態３．
実施の形態３では、半導体基板１１上にドレイン電極１９とソース電極２０を設け、ゲート電極１５をソース側へ傾ける。これにより、ゲート電極１５の露光位置をソース側へずらさなくても、ドレイン電極１９とゲート電極１５の距離を長くすることができる。従って、ゲートドレイン間容量Ｃｇｄを減少させ、ゲートドレイン間耐圧Ｖｇｄｏを増加させることができる。これにより、半導体素子を高周波化することができるだけでなく、半導体素子を高利得化及び高耐圧化することもできる。
実施の形態４．
実施の形態４では、図８に示すように、ゲート電極１５のレジストと接触させる側面が上になるように半導体基板１１を傾けた状態でレジスト１６を形成する。これにより、ゲート電極１５の上に向けた側面に接触するようにレジスト１６を塗布又は残留させ易くなる。
特に、ゲート電極１５の窪み部分を上方に向けることで、レジスト１６を窪み部分のみに塗布又は残留させ易くなる。
実施の形態５．
実施の形態５では、図９に示すように、傾けたゲート電極１５を覆うようにレジスト材２１を塗布する。そして、このレジスト材２１上にパッシベーション膜２２を形成する。
これにより、傾けたゲート電極の付着強度を向上することができる。また、レジスト材を塗布したことでパッシベーション膜を均一に形成することができる。これによりカバレッジが良くなるため、外界からのデガスや水分によるダメージを受けにくく、耐湿性及び信頼性を向上させることができる。
なお、このレジスト材とパッシベーション膜の構造は、傾きゲート電極以外の通常のゲート電極の半導体素子にも適用することができる。
実施の形態６．
実施の形態６では、図１０に示すように、デュアルゲート２３，２４の間にレジスト１６を形成し、レジスト１６を膨張させることでデュアルゲート２３，２４を外側に傾ける。または、図１１に示すように、デュアルゲート２３，２４の外側にそれぞれレジスト１６を形成し、レジスト１６を収縮させることでデュアルゲート２３，２４を外側に傾ける。
このように本発明をデュアルゲートに適用した場合でも同様の効果を奏する。また、デュアルゲートを採用することで使用可能なドレイン電流が増加するため、デバイスの高利得化を実現することができる。
実施の形態７．
上記の実施の形態１〜６はレジストの収縮又は膨張によりゲート電極を傾けるものであった。これに対し、実施の形態７は、図１２に示すように、半導体基板１１上に形成された２つの配線２５，２６の間にレジスト１６を設けている。これにより、レジスト１６の収縮又は膨張により配線２５，２６間の容量を調整することができる。なお、２つの配線の代わりに２つの抵抗線の間にレジストを形成してもよい。
本発明の実施の形態１に係る半導体素子の製造方法において、ゲート電極を形成する方法を示す断面図である。 本発明の実施の形態１に係る半導体素子の製造方法において、レジストを形成する方法を示す断面図である。 本発明の実施の形態１に係る半導体素子の製造方法において、レジストを収縮させることによりゲート電極を傾けた状態を示す断面図である。 本発明の実施の形態１に係る半導体素子の製造方法において、レジストを膨張させることによりゲート電極を傾けた状態示す断面図である。 本発明の実施の形態２に係る半導体素子の製造方法において、Ｔ型のゲート電極を用いた場合を示す断面図である。 本発明の実施の形態２に係る半導体素子の製造方法において、Ｙ型のゲート電極を用いた場合を示す断面図である。 本発明の実施の形態３に係る半導体素子の製造方法を示す断面図である。 本発明の実施の形態４に係る半導体素子の製造方法を示す断面図である。 本発明の実施の形態５に係る半導体素子の製造方法を示す断面図である。 本発明の実施の形態６に係る半導体素子の製造方法において、レジストを膨張させることによりゲート電極を傾けた状態示す断面図である。 本発明の実施の形態６に係る半導体素子の製造方法において、レジストを収縮させることによりゲート電極を傾けた状態を示す断面図である。 本発明の実施の形態７に係る半導体素子の製造方法を示す断面図である。
符号の説明
１１ 半導体基板
１５，１７，１８ ゲート電極
１６ レジスト
１９ ドレイン電極
２０ ソース電極
２１ レジスト材
２２ パッシベーション膜
２３，２４ デュアルゲート
２５，２６ 配線

Claims (5)

  1. 半導体基板上にゲート電極を形成する工程と、
    前記半導体基板上に前記ゲート電極の一方の側面のみに接触するようにレジストを形成する工程と、
    前記レジストを収縮又は膨張させることにより前記ゲート電極を傾ける工程とを有することを特徴とする半導体素子の製造方法。
  2. 前記ゲート電極の断面形状をΓ型、Ｔ型又はＹ型とすることを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記ゲート電極をソース側へ傾けることを特徴とする請求項１又は２に記載の半導体素子の製造方法。
  4. 前記ゲート電極の前記レジストと接触させる側面が上になるように前記半導体基板を傾けた状態で前記レジストを形成することを特徴とする請求項１〜３の何れか１項に記載の半導体素子の製造方法。
  5. 前記傾けたゲート電極を覆うようにレジスト材を塗布する工程と、
    前記レジスト材上にパッシベーション膜を形成する工程とを有することを特徴とする請求項１〜４の何れか１項に記載の半導体素子の製造方法。
JP2004183848A 2004-06-22 2004-06-22 半導体素子の製造方法 Pending JP2006012903A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004183848A JP2006012903A (ja) 2004-06-22 2004-06-22 半導体素子の製造方法
US10/986,225 US20050282320A1 (en) 2004-06-22 2004-11-12 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004183848A JP2006012903A (ja) 2004-06-22 2004-06-22 半導体素子の製造方法

Publications (1)

Publication Number Publication Date
JP2006012903A true JP2006012903A (ja) 2006-01-12

Family

ID=35481132

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004183848A Pending JP2006012903A (ja) 2004-06-22 2004-06-22 半導体素子の製造方法

Country Status (2)

Country Link
US (1) US20050282320A1 (ja)
JP (1) JP2006012903A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5442235B2 (ja) * 2008-11-06 2014-03-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
CN102354666A (zh) * 2011-11-01 2012-02-15 中国科学院微电子研究所 一种t型栅hemt器件及其制作方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0130963B1 (ko) * 1992-06-09 1998-04-14 구자홍 T형 단면구조의 게이트 금속전극을 갖는 전계효과 트랜지스터의 제조방법
JPH10199896A (ja) * 1997-01-07 1998-07-31 Fujitsu Ltd 半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
US20050282320A1 (en) 2005-12-22

Similar Documents

Publication Publication Date Title
JP3884047B2 (ja) 電界効果トランジスタの製造方法
JP2786307B2 (ja) 電界効果トランジスタ及びその製造方法
US7910440B2 (en) Semiconductor device and method for making the same
US8324037B1 (en) Fabrication methods for HEMT devices and circuits on compound semiconductor materials
US7804114B1 (en) Tiered gate device with source and drain extensions
JP2006012903A (ja) 半導体素子の製造方法
JP5040170B2 (ja) 半導体装置の製造方法
US6620716B2 (en) Method for making semiconductor device
JP2009231424A (ja) 半導体装置の製造方法
US11682721B2 (en) Asymmetrically angled gate structure and method for making same
JP5672785B2 (ja) 半導体装置及び半導体装置の製造方法
JP2550608B2 (ja) 半導体装置の製造方法
JP6973647B2 (ja) 半導体装置の製造方法
JP2010067690A (ja) 化合物半導体装置およびその製造方法
JP2004055677A (ja) 電界効果トランジスタのゲート電極とその作製方法
JP2008072026A (ja) 半導体装置の製造方法及び半導体装置
JP3411719B2 (ja) 半導体装置及びその製造方法
JP2000216169A (ja) ゲ―ト電極形成方法
JP2008147279A (ja) 半導体装置の製造方法
KR20180058168A (ko) 반도체 소자 및 그의 제조 방법
JP2009099890A (ja) 半導体装置及びその製造方法
JP2009289891A (ja) 半導体装置の製造方法
JP2010067691A (ja) 化合物半導体装置およびその製造方法
JPH02159734A (ja) 電界効果トランジスタの製造方法
JPH03196532A (ja) 電界効果トランジスタとその製造方法