JPH03196532A - 電界効果トランジスタとその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電界効果）・ランジスタ（以下、ＦＥ　Ｔ
という）とその製造方法に関するものである。

〔従来の技術〕

第４図（ａ）〜（ｄ）は従来のＦＥＴの製造方法を示す
断面図である。まず、第４図（ａ）に示すように、半絶
縁性基板１上に活性層２を設け、オーム性接触のソース
、ドレイン電ｉ３，４を形成後、第４ｒＩＩＪ（ｂ）に
示すように、写真製版にょリフォトレジスト６ い、その後、第４図（Ｃ）に示すように、ゲート金属５
′を蒸着し、リフトオフ法により、第４図（ｄ）に示す
ように、ショットキー接合のゲート電極５を形成する。

このような製造方法によると、ＦＥＴの高性能化（Ｄ　
タＭ＞　ｃｃ、ゲート長（Ｌ，）を微細化するためにば
写真製版によるパターニングを微細化する必要がある。

そのため、電子ビーム露光のような高度で高価な装置を
用いない限り、現状ではＬ＠）０．５μｍ程度が写真製
版の技術的制約より限界となり、ゲート長Ｌ＠の微細化
が難しい。

一方、このようにしてできたＦＥＴのゲート長Ｌｇの短
縮以外の高性能化の要素として、ソースゲ−１・間の寄
生抵抗Ｒ１の低減と、ゲート・ドレイン間の耐圧Ｂ　Ｖ
　、、の高耐圧化がある。寄生抵抗Ｒ１の低減にはソー
ス・ゲート間の活性層２中の電荷量を増す、すなわち活
性層２のキャリア濃度を上げろことが有効である。一方
、ゲーｌ−・ドレイン間の耐圧ＢＶ＠、を高くするには
、ゲート・ドレイン間の電荷量を下げれば良い。しかし
、従来のＦＥＴではゲートに対しソース側とドレイン側
は電荷分布が対称構造であるため、寄生抵抗Ｒ１とゲー
ト・ドレイン間の耐圧Ｂｖ＠ｄはトレードオフの関係に
あった。

〔発明が解決しようとする課題〕 従来のＦＥＴは、以上のように構成されていたため、製
造上、ゲート長Ｌ＠の微細化は写真製版の解像度に制約
され、また、構造上、寄生抵抗Ｒ１の低減とゲート・ド
レイン間の耐圧Ｂｖｏの向上がトレードオフの関係にあ
ったため、ＦＥＴの高性能化の上で問題であった。

この発明は、上記のような問題点を解消するためになさ
れたもので、写真製版に制約されず、ゲート長を微細化
でき、寄生抵抗を犠牲にすることなく、ゲート・ドレイ
ン間の耐圧を向上できる構造の電界効果トランジスタの
製造方法を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る請求項（１）に記載の発明は、半絶縁性
基板上に形成された活性層表面にソース、ドレイン電極
を形成し、このソース、ドレイン電極の間に誘電体より
なるダミーゲ−１・を形成する工程、その後、ゲート電
極を等方的に形成した後、その形成した厚さ相当に異方
性エツチングを施し、ダミーゲ−１・の両サイドにゲー
ト金属を側壁として残す工程２次に、ダミーゲートを除
去し、両サイドにゲート金属を分離し、その一方のソー
ス電極側にゲートパ・ソドを配線してゲー）・電極とし
、分離された他方を電気的にフローティングとする工程
よりなるものである。

また、この発明の請求項（２）に記載の発明は、半絶縁
性基板上に形成された活性層表面にソース。

ドレイン電極を形成し、このソース、ドレイン電極の間
に誘電体よりなるダミーゲ−１・を形成する工程、その
後、ゲート電極を等方的に形成した後、その形成した厚
さ相当に異方性エツチングを施し、ダミーゲ−１・の両
サイドにゲート金属を側壁として残す工程２次に、ダミ
ーゲ−１・を除去し、両サイドのゲート金属を分離し、
その分離された両サイドのゲート金属の両方に独立にゲ
ートパッドを形成してデュアルゲ−１・を形成する工程
よりなるものである。

〔作用〕

この発明の請求項（１）に記載の発明においては、ダミ
ーゲ−１・の両サイドにゲート金属を残し、前記グミー
ゲ−１・を除去し、両サイドのゲート金属をそれぞれ独
立するように分離し、その一方のソース電極側のゲート
金属にゲートパッドを配線してゲート電極とし、他方の
ゲーＩ・金属をフローティング状態にすることから、写
真製版に制約されずにゲート長の微細化ができ、また、
寄生抵抗を犠牲にすることなく、ゲ〜ｌ・・ドレイン間
の耐圧を向上することができる。

また、この発明の請求項（２）に記載の発明においては
、分離されたゲート金属の両方にゲートパッドを配線し
てゲート電極とすることがら、微細化されたゲート長の
デュアルゲ−１・構造が得られる。

〔実施例〕

以下、この発明の一実施例を図面に基づいて説明する。

第１図（ａ）〜（ｅ）はこの発明の半導体装置の製造方
法の一実施例を示す工程断面図である。

まず、第１図（ａ）に示すように、半絶縁性基板１上に
活性層２を形成し、この活性層２上にソス、ドレイン電
極３，４を形成後、ＳｉＮや５ｉ０２等の誘電体よりな
るダミーゲ−１・７を形成する。その後、第１図（ｂ）
に示すように、ＣＶＤ法やスパッタ法のようにカバーレ
ッジの良し）方法でゲート金属５′を形成する。この後
、第１図（ｃ）に示すように、ＲＩＥやイオンミリング
のような異方性エツチングにより形成した厚さ（ｔ）ｆ
ｆけゲート金属５′を除去すると、ダミーゲート７の両
サイドのゲート金属は半絶縁性基板１の垂直方向に対し
て厚い分エツチングされず、ダミーゲト７の両サイドに
ゲート金属５ａ、５ｂとして残る。この後、第１図（ｄ
）に示すように、ダミゲート７を除去し、第１図（ｅ）
に示すよう（こ、余分な部分のゲート金属５Ｃを除去す
る。この様子を断面でみたのが第１図（ａ）〜（ｅ）で
、表面よりみたのが第２図（ａ）〜（ｅ）の各々（こ対
応する。なお、第２図（１）は、第２図（ｅ）の工程の
後、・ノース側にデー１−バ・シト８を設けたものであ
る。第１図（ｅ）の工程、つまり余分なノ？ｌ・金属５
Ｃを除去する際に、・ノース側とドし・イン側のサイト
ゲ−１・（ゲート金属５ａ、５ｂ）を分離する（第２図
（ｅ））。次に、ソース側（このみにゲートパッド８を
設け、ゲート電極としてＦＥＴを完成させる。

この製造方法の特徴は、ゲート長し、が写真製版の解像
度に制約されず、大方第２図（ｂ）で形成したゲート金
属５′の厚膜、すなわちサイドゲト（ゲート金属５ａ、
５ｂ）の幅で決まるため、数百人のレベルまで容易に微
細化でき、しかも、ゲートのドレイン側の任意の場所に
ドレイン側の電荷分布を低減させるゲート金属５ｂをダ
ミー電極として形成できる。このため、ゲート・ドレイ
ン間の耐圧ＢＶ＠、を向上できる。

すなわち、第１図（ｅ）に示すこの発明により形成され
たＦ　Ｅ　’Ｉ’の構造において、斜線部９は、表面準
位およびゲートのショットキー障壁に起因して形成され
た電荷のない、いわゆる空乏層領域を示す。従来のＦＥ
Ｔではゲートに対し、この空乏層領域は表面空乏層によ
ってのみ形成されており、そのためゲートのソース側と
ドレイン側で対称に存在するため、当然ドレイン側とソ
ース側とでは活性層２中の電荷量も等しかった。前述し
たように、寄生抵抗Ｒ８はソース側の電荷量が多い程小
さく、ゲート・ドレイン間の耐圧ＢＶｇｄはドし・イン
側の電荷量が少ないほど太き（できる。したがって、Ｆ
ＥＴの高性能化に必要な寄生抵抗Ｒ１の低減とゲート・
ドレイン間の耐圧ＢＶ＠ｄの増大がトレードオフとなっ
ていた。しかし、この発明の構造によれば、ドし・イノ
側にダミーのシ、１ノドＡ電極（ゲート金属５ｂ）が形
成されているため、ドレイン側にはこのンヨ・ソトキー
電極によるショク）・キー障壁に起因した空乏層が広が
るため、その分ドレイン側では電荷が減り、ゲーＩ−ド
レイン間の耐圧Ｂ　Ｖ　ｇ　、ｔを向上できる。この効
果（よゲート金属５ｂをゲート金属５ａに近づけること
により、より顕著にあられれる〜つまり、ダミーゲ−１
・７の幅Ｗの値を適宜に選ぶことで、寄生抵抗Ｒ３とは
独立にゲー）−・ドレイン間の耐圧ＢＶＩＩｄを任意に
コントロール、つまり向上することができる。

第３図（、）〜（Ｃ）ばこの発明の他の実施例を示すデ
ー１−電極部分の上面図である。この実施例は第１図（
ａ）〜（ｃ）の工程と同様（こしてゲト金属５′を形成
した後、第３図＜−＞に示すように、ダミーゲート７を
除去し、その後、第３図（ｂ）に示すように、ダミーゲ
−１・７の両サイドに形成されたゲート金属５ａ、５ｂ
を分離した後、各側のゲート金属５ａ、５ｂにゲートバ
ッド８ａ、８ｂをそれぞれ設け、各々を第１ゲート。

第２ゲートとじてソース・ドレイン間に２本のゲートの
あるデュアルゲ−１−Ｆ　Ｅ　Ｔを形成する方法である
。

この製造７ｊｆｆｉの特徴は、デュアルゲ−１・におい
ても容易にゲート長Ｌ８の短縮が図れると同時に、従来
リフトオフ法でデュアルゲ−１・をつくる場合、第１ゲ
ートと第２ゲートの間にリフトオフ残りによる金属が残
り、シュート不良をしばしば起こしていたが、そのよう
なこともなくゲート長Ｌ＠の短いデュアルゲ−１・を歩
留りよく形成できる。

〔発明の効果〕

この発明の請求項（１）に記載の発明は、半絶縁性基板
上に形成された活性層表面にソース、ドレイン電極を形
成し、このソース２　ドレイン電極の問に誘電体よりな
るダミーゲ−１・を形成する工程。

その後、デーｌ−電極を等方的に形成した後、その形成
した厚さ相当に異方性エツチングを施し、ダミーゲート
の両サイドのゲート金属を側壁として残す工程２次に、
ダミーゲ−１・を除去し、両サイドにゲー）・金属を分
離し、その一方のソース電極側にゲートパッドを配線し
てゲートｆ＠極とし、分離された他方のデー１−金属を
電気的にフローティングとする工程よりなるので、容易
にゲート長を短縮でき、しかも寄生抵抗を上げずにゲー
Ｉ・・ドレイン間の耐圧を向上させることができる電界
効果Ｉ・ランンスタを製造することができろ効果がある
。

また、この発明の請求項（２）に記載の発明は、半組Ｈ
性基板上に形成された活性層表面にソース。

ドレイン電極を形成し、このソース、ドレイン電極の間
に誘電体よりなるダミーゲートを形成する工程、その後
、ゲート電極を等方的に形成した後、その形成した厚さ
相当に異方性エツチングを施し、グミ−ゲートの両サイ
ドにゲート金属を側壁として残す工程２次に、ダミーゲ
−１・を除去し、両サイドにゲート金属を分離し、その
分離された両サイドのゲート金属の両方に独立にゲート
パッドを形成してデュアルゲ＝１・を形成するので、容
易に微細なゲート長を有するデュアルゲ−１・構造の電
界効果トランジスタを得ることができる効果がある。

【図面の簡単な説明】

第１図はこの発明のＦＥＴの製造方法の一実施例を示す
工程断面図、第２図は、第１図の各工程の要部を表面か
らみた図、第３図はこの発明の他の実施例を示す第２図
と同様な図、第４図は従来のＦＥＴの製造工程を示す断
面図である。 図において、１は半絶縁性基板、２は活性層、３．４は
ソース、ドレインの各電極、５’　　　５ａ。 ５ｂ、５ｃはゲート金属、６は７　ｔ　ｌ−Ｌ−ジス１
−１７はダミーゲ−１・、８はゲートパッドを各々示す
。 なお、各図中の同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）半絶縁性基板上に形成された活性層表面にソース
   電極、ドレイン電極が形成され、このソース電極とドレ
   イン電極間にゲート電極を備え、さらに前記ドレイン電
   極とゲート電極と同じ材料からなり、前記ゲート電極お
   よびドレイン電極いずれとも接触しない独立の電極を備
   えたことを特徴とする電界効果トランジスタ。
2. （２）半絶縁性基板上に形成された活性層表面にソース
   、ドレイン電極を形成し、このソース、ドレイン電極の
   間に誘電体よりなるダミーゲートを形成する工程、その
   後、ゲート電極を等方的に形成した後、その形成した厚
   さ相当分の異方性エッチングを施し、前記ダミーゲート
   の画サイドにゲート金属を側壁として残す工程、次に、
   前記ダミーゲートを除去し、両サイドのゲート金属を分
   離し、少なくともその一方のソース電極側にゲートパッ
   ドを配線してゲート電極とする工程よりなることを特徴
   とする電界効果トランジスタの製造方法。