JPH01204476A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH01204476A JPH01204476A JP2945188A JP2945188A JPH01204476A JP H01204476 A JPH01204476 A JP H01204476A JP 2945188 A JP2945188 A JP 2945188A JP 2945188 A JP2945188 A JP 2945188A JP H01204476 A JPH01204476 A JP H01204476A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- gate electrode
- layer
- semiconductor
- triangular
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 10
- 239000000463 material Substances 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 5
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 7
- 238000009826 distribution Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000010287 polarization Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000004043 dyeing Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置及びその製造方法に関する。
半導体装置、例えば、砒化ガリウム（ＧａＡｓ）を用い
たシ１ットキ漱壁型電界効果トランジスタ（以下、ＭＥ
８ＦＥＴと称す）として、第４図に示すような構造が知
られている。
たシ１ットキ漱壁型電界効果トランジスタ（以下、ＭＥ
８ＦＥＴと称す）として、第４図に示すような構造が知
られている。
半絶縁性ＧａＡｓ基板１１Ｃｎ型動作層２分設け、基板
表面にシヲットキゲート１３を形成する。このゲー）１
３をマスクにしてイオン注入を行い、＋ ｎ 型窩＃度不純物層４ｍ、４ｂを形成する。これに接
続するソース電極５ａ、ドレイン’１＠ｓｂを設は九後
、絶縁膜６で緩う。ソース電極５ｍ。
表面にシヲットキゲート１３を形成する。このゲー）１
３をマスクにしてイオン注入を行い、＋ ｎ 型窩＃度不純物層４ｍ、４ｂを形成する。これに接
続するソース電極５ａ、ドレイン’１＠ｓｂを設は九後
、絶縁膜６で緩う。ソース電極５ｍ。
ドレイン電Ｍ５ｂとのコンタクト奢とるために絶縁膜６
を選択エツ゛チして開口部を設け、第２層金属層７を形
成する。
を選択エツ゛チして開口部を設け、第２層金属層７を形
成する。
現在、このようなＭＥ Ｓ Ｆ Ｅを用いた高速の集積
回路が製作されている。
回路が製作されている。
ＧａＡｓ・ＭＥ Ｓ Ｆ ＥＴを製作した場合、現状で
は所望のＦＥＴのしきい値電圧を得ることが困難であり
、従ってＦＥＴもしくはＦＥＴを用いた集積回路の歩留
まりが極めて低いという問題がある。この原因の一つと
して、化合物半導体上に形成された、ゲート電極、絶縁
膜などの薄模の応力が、化合物半導体内に圧電分極を発
生させるためと考えられている。その圧電分極により、
化合物半導体内に設けられた動作層の電荷が変化するた
め、ＦＥＴのしきい値電圧が変化することになる。この
しきい値電圧の変化は短チャネルはど大きいため、微細
素子の開発に於て、特にこの問題は顕著となる。
は所望のＦＥＴのしきい値電圧を得ることが困難であり
、従ってＦＥＴもしくはＦＥＴを用いた集積回路の歩留
まりが極めて低いという問題がある。この原因の一つと
して、化合物半導体上に形成された、ゲート電極、絶縁
膜などの薄模の応力が、化合物半導体内に圧電分極を発
生させるためと考えられている。その圧電分極により、
化合物半導体内に設けられた動作層の電荷が変化するた
め、ＦＥＴのしきい値電圧が変化することになる。この
しきい値電圧の変化は短チャネルはど大きいため、微細
素子の開発に於て、特にこの問題は顕著となる。
また、ピエゾ電荷は、ＧａＡｓ基板の（１００）面上で
ゲート方向がＩ：０１１］ と［０１丁］と直交する
場合、符号が逆であるため、ピエゾ電荷が発生すると両
方向のＦＥＴのしきい値電圧が異なってしまう現象が発
生する。従って、集積回路を製作する場合ＦＥＴを直交
して配置することが困難であシ、このことが集積回路の
集積度を下げる問題となっている。
ゲート方向がＩ：０１１］ と［０１丁］と直交する
場合、符号が逆であるため、ピエゾ電荷が発生すると両
方向のＦＥＴのしきい値電圧が異なってしまう現象が発
生する。従って、集積回路を製作する場合ＦＥＴを直交
して配置することが困難であシ、このことが集積回路の
集積度を下げる問題となっている。
また、絶縁膜の模厚の変化に対しても応力が変化してく
るため、ＦＥＴのしきい値電圧が変化してしまうなどの
問題がある。
るため、ＦＥＴのしきい値電圧が変化してしまうなどの
問題がある。
本発明の目的は、化合物半導体電界効果トランジスタの
ゲート及び絶縁膜のエツジ近傍の応力集中を抑制した信
頼性の高い半導体装置及びその製造方法を提供すること
にある。
ゲート及び絶縁膜のエツジ近傍の応力集中を抑制した信
頼性の高い半導体装置及びその製造方法を提供すること
にある。
本発明の半導体装置は、半導体動作層上に選択的に配置
されたゲート電極と絶縁膜とを有する半導体装置におい
て、ゲート電極の長手方向に対して垂直な断面の形状が
、三角形をしている構造をとるものである。
されたゲート電極と絶縁膜とを有する半導体装置におい
て、ゲート電極の長手方向に対して垂直な断面の形状が
、三角形をしている構造をとるものである。
本発明の半導体装置の製造方法は、半導体基板に半導体
動作層を形成する工程と、前記半導体基板上一面にゲー
ト材料層を形成する工程と、ホトレジストを前記ゲート
材料層上に一面に塗布し３０秒以上の露光の後現像して
前記半導体動作層上に断面形状が三角形のホトレジスト
のパターンを形成する工程と、異方性エツチングにより
前記レジストとゲート材料層とをエツチングして断面形
状が三角形であるゲート電極を形成する工程とを含んで
構成される。
動作層を形成する工程と、前記半導体基板上一面にゲー
ト材料層を形成する工程と、ホトレジストを前記ゲート
材料層上に一面に塗布し３０秒以上の露光の後現像して
前記半導体動作層上に断面形状が三角形のホトレジスト
のパターンを形成する工程と、異方性エツチングにより
前記レジストとゲート材料層とをエツチングして断面形
状が三角形であるゲート電極を形成する工程とを含んで
構成される。
ＧａＡｓのようＫせん亜鉛構造では、結晶に歪が加えら
れると分極が誘起され、その分極によりピエゾ電荷が発
生することが知られている。特に、ＧａＡｓ動作層上に
形成されたゲート電極、及び半導体動作層上に被着され
る絶縁膜のエツジ近傍では応力集中が生じるため、ピエ
ゾ電荷の発生が極めて多くなる。従って、この応力染中
を抑制することが重要となっている。
れると分極が誘起され、その分極によりピエゾ電荷が発
生することが知られている。特に、ＧａＡｓ動作層上に
形成されたゲート電極、及び半導体動作層上に被着され
る絶縁膜のエツジ近傍では応力集中が生じるため、ピエ
ゾ電荷の発生が極めて多くなる。従って、この応力染中
を抑制することが重要となっている。
本発明者等は、ゲート電極の長手方向に対して垂直な断
面の形状が、三角形をしているとき、ゲート電極膜及び
絶縁膜のエツジ近傍に発生する応力およびピエゾ電荷の
関係を数値解析により調べた結果、ゲート電極の断面形
状が矩形の場合よりも、三角形をしている場合の方が、
ゲート電極膜及び絶縁膜のエツジ近傍に発生する応力集
中およびピエゾ電荷が小さくなることが明らかになった
。
面の形状が、三角形をしているとき、ゲート電極膜及び
絶縁膜のエツジ近傍に発生する応力およびピエゾ電荷の
関係を数値解析により調べた結果、ゲート電極の断面形
状が矩形の場合よりも、三角形をしている場合の方が、
ゲート電極膜及び絶縁膜のエツジ近傍に発生する応力集
中およびピエゾ電荷が小さくなることが明らかになった
。
また、本発明の半導体装置の製造方４は、ホトレジスト
の露光時間を３０秒以上と長くしているため、レジスト
の断面形状が三角形になり、従ってドライエツチング後
のゲート断面形状も三角形になるものであυ、この方法
により前述のように高信頼性の半導体装置が製造可能と
なるのである。
の露光時間を３０秒以上と長くしているため、レジスト
の断面形状が三角形になり、従ってドライエツチング後
のゲート断面形状も三角形になるものであυ、この方法
により前述のように高信頼性の半導体装置が製造可能と
なるのである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の主要部を示す半導体チップ
の断面図である。
の断面図である。
この実施例は、ゲート電極３の長手方向に対して垂直な
断面の形状が、三角形をしている点に特徴があり、この
点以外は第４図に示した従来例と同じである。
断面の形状が、三角形をしている点に特徴があり、この
点以外は第４図に示した従来例と同じである。
ここで、ゲート電極材料としては、タングステンシリサ
イドのほかに、モリブデン、シリコン。
イドのほかに、モリブデン、シリコン。
アルミニウム等でもよく、絶縁膜材料も二酸化シリコン
の他に窒化シリコンでもよい。
の他に窒化シリコンでもよい。
第２図（−〜（ｄ）は本発明の半導体装置の製造方法の
一実施例を説明するための工程順に示したチップの断面
図である。
一実施例を説明するための工程順に示したチップの断面
図である。
先ず、第２図（、）に示すように、半絶縁性ＧａＡｓ基
板１の表面にＳｔイオンを５０ ｋｅｙ、 ２Ｘ １０
％”の条件でイオン注入し、更にＡｓ８Ｅ雰囲気中で８
００℃、２０分間のアニールを行いｎ型動作層２を形成
した。次に、動作層２を覆うようにＧａＡａ基板１上に
２Ｘ１０”ｚへ／ノの圧縮応力と３．９ Ｘ １０”〆
Ｎ／ｍの縦弾性係数を有するタングステンシリサイド（
ＷＳｉ）ゲート膜８ｔ−スパッタ法を用いて０．５μｍ
の膜厚に堆積した。次に、ゲート膜８上全面にホトレジ
スト膜９をα５μｍの膜厚に塗布した０次に、マスクを
通して３０秒間露光を行ない、その後現像を行なった。
板１の表面にＳｔイオンを５０ ｋｅｙ、 ２Ｘ １０
％”の条件でイオン注入し、更にＡｓ８Ｅ雰囲気中で８
００℃、２０分間のアニールを行いｎ型動作層２を形成
した。次に、動作層２を覆うようにＧａＡａ基板１上に
２Ｘ１０”ｚへ／ノの圧縮応力と３．９ Ｘ １０”〆
Ｎ／ｍの縦弾性係数を有するタングステンシリサイド（
ＷＳｉ）ゲート膜８ｔ−スパッタ法を用いて０．５μｍ
の膜厚に堆積した。次に、ゲート膜８上全面にホトレジ
スト膜９をα５μｍの膜厚に塗布した０次に、マスクを
通して３０秒間露光を行ない、その後現像を行なった。
これにより断面形状が三角形のホトレジスト膜が得られ
る。
る。
次に、第２図缶）に示すように、四フッ化炭素を用いた
異方性ドライエツチング法によりてＷＳｌの膜を所定の
形にパターニングし、断面形状が三角形のショットキー
ゲート３を形成した。
異方性ドライエツチング法によりてＷＳｌの膜を所定の
形にパターニングし、断面形状が三角形のショットキー
ゲート３を形成した。
次に、第２図（ｃ）に示すように、ショットキーゲート
３をマスクにして、Ｓｔイオンを１５０ｋｅＶ。
３をマスクにして、Ｓｔイオンを１５０ｋｅＶ。
５ Ｘ １０” ｃｒｎ” の条件でイオン注入し、災
にＡ３圧雰囲気中で７５０℃、２０什のアニールを行い
ｎ＋型の高濃度不純物層４ａ、４ｂを形成した。次に、
ＡｕＧ・−Ｎｉの金属層からなるソース電極５ａ及びド
レイン電極５ｂを形成した。次に、絶縁膜として、ＣＶ
Ｄ法ヲ用イ”ＣＩ Ｘ １０” Ｎ／ｍ” Ｏ圧縮応
力と７．３ Ｘ １０” ７’Ｎ／ ｍ’の縦弾性係数
を有する二酸化シリコン絶縁膜６を０．８μｍの厚さに
被着した。そして、コンタクト用開口部を形成した。最
後に、第２図（ｄ）に示すように１ゲート電極３、ソー
ス電極５ｍ、 ドレイン電極５ｂ上ＫＴｉ−Ｐｔ−Ａ
ｕから成る第２層金属膜７を形成した。
にＡ３圧雰囲気中で７５０℃、２０什のアニールを行い
ｎ＋型の高濃度不純物層４ａ、４ｂを形成した。次に、
ＡｕＧ・−Ｎｉの金属層からなるソース電極５ａ及びド
レイン電極５ｂを形成した。次に、絶縁膜として、ＣＶ
Ｄ法ヲ用イ”ＣＩ Ｘ １０” Ｎ／ｍ” Ｏ圧縮応
力と７．３ Ｘ １０” ７’Ｎ／ ｍ’の縦弾性係数
を有する二酸化シリコン絶縁膜６を０．８μｍの厚さに
被着した。そして、コンタクト用開口部を形成した。最
後に、第２図（ｄ）に示すように１ゲート電極３、ソー
ス電極５ｍ、 ドレイン電極５ｂ上ＫＴｉ−Ｐｔ−Ａ
ｕから成る第２層金属膜７を形成した。
また、比較のため、ホトレジストの露光時に露光時間を
数秒と短くして、矩形断面のゲートを保有するＦＥＴも
形成した。
数秒と短くして、矩形断面のゲートを保有するＦＥＴも
形成した。
上記２種類の異なる構造を有するＦＥＴのピエゾ電荷分
布をシミニレ−ジョンによりて求めた。
布をシミニレ−ジョンによりて求めた。
第３図（ａ）、（ｂ）は本発明の詳細な説明するために
従来例と本発明の実施例についてピエゾ電荷分布を示し
た分布図である。
従来例と本発明の実施例についてピエゾ電荷分布を示し
た分布図である。
第３図に於て、ＧａＡｓ基板内の斜線部分が電荷−ＪＩ
Ｘ １０ ” ＠１ｅｃｔｒｏｎ ｃｈａｒｇｅｓ ／
ｃｒｒ？の領域である。
Ｘ １０ ” ＠１ｅｃｔｒｏｎ ｃｈａｒｇｅｓ ／
ｃｒｒ？の領域である。
第３図より明らかなように、ゲートの断面形状が三角形
の場合の方が、断面形状が矩形のゲートの場合よりも、
ゲートのエツジ部での応力集中及びピエゾ電荷の発生が
小さくなることがわかった。
の場合の方が、断面形状が矩形のゲートの場合よりも、
ゲートのエツジ部での応力集中及びピエゾ電荷の発生が
小さくなることがわかった。
以上説明し九ように、本発明によればゲート電極エツジ
部近傍に発生する応力集中を小さくすることが出来るた
め、特性変動を抑制することが可能となるという効果が
得られる。
部近傍に発生する応力集中を小さくすることが出来るた
め、特性変動を抑制することが可能となるという効果が
得られる。
第１図は本発明の一実施例の主要部を示す半導体チップ
の断面図、第２図（＆）〜（ｄ）は本発明の半導体装置
の製造方法の一実施例を説明するための工程順に示した
チップの断面図、第３図（ａ）、（ｂ）は本発明の詳細
な説明するために従来例と本発明の実施例についてピエ
ゾ電荷分布を示した分布図、第４図は従来の半導体チッ
プの一例の断面図である。 １・・・・・・ＧａＡｓ基板、２・・・・・・動作層、
３．１３・・・・・・ショットキーゲート、４ ａ ＠
４ ｂ ＊ １４１Ｌ、 １４ｂ・・・・・・ｎ 型
高濃度不純物層、５ａ・・・・・・ソース電極、５ｂ・
・・・・・ドレイン電極、６・・・・・・絶縁膜、７・
・・・・・第二層金属膜、８・・・・・・ゲート膜、９
・・・・・・レジスト膜。 代理人 弁理士 内 原 音第 １ 国 党 ４７ 列 ２ 区
の断面図、第２図（＆）〜（ｄ）は本発明の半導体装置
の製造方法の一実施例を説明するための工程順に示した
チップの断面図、第３図（ａ）、（ｂ）は本発明の詳細
な説明するために従来例と本発明の実施例についてピエ
ゾ電荷分布を示した分布図、第４図は従来の半導体チッ
プの一例の断面図である。 １・・・・・・ＧａＡｓ基板、２・・・・・・動作層、
３．１３・・・・・・ショットキーゲート、４ ａ ＠
４ ｂ ＊ １４１Ｌ、 １４ｂ・・・・・・ｎ 型
高濃度不純物層、５ａ・・・・・・ソース電極、５ｂ・
・・・・・ドレイン電極、６・・・・・・絶縁膜、７・
・・・・・第二層金属膜、８・・・・・・ゲート膜、９
・・・・・・レジスト膜。 代理人 弁理士 内 原 音第 １ 国 党 ４７ 列 ２ 区
Claims (2)
- （１）半導体動作層上に選択的に配置されたゲート電極
と絶縁膜とを有する半導体装置において、ゲート電極の
長手方向に対して垂直な断面の形状が三角形をしている
ことを特徴とする半導体装置。 - （２）半導体基板に半導体動作層を形成する工程と、前
記半導体基板上一面にゲート材料層を形成する工程と、
ホトレジストを前記ゲート材料層上に一面に塗布し３０
秒以上の露光の後現像して前記半導体動作層上に断面形
状が三角形のホトレジストパターンを形成する工程と、
異方性エッチングにより前記レジストとゲート材料層と
をエッチングして断面形状が三角形であるゲート電極を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2945188A JPH01204476A (ja) | 1988-02-09 | 1988-02-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2945188A JPH01204476A (ja) | 1988-02-09 | 1988-02-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01204476A true JPH01204476A (ja) | 1989-08-17 |
Family
ID=12276474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2945188A Pending JPH01204476A (ja) | 1988-02-09 | 1988-02-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01204476A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471073A (en) * | 1993-01-29 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor and method for producing the field effect transistor |
| JP2006013461A (ja) * | 2004-05-21 | 2006-01-12 | Semiconductor Energy Lab Co Ltd | 半導体装置および電子機器 |
-
1988
- 1988-02-09 JP JP2945188A patent/JPH01204476A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471073A (en) * | 1993-01-29 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor and method for producing the field effect transistor |
| JP2006013461A (ja) * | 2004-05-21 | 2006-01-12 | Semiconductor Energy Lab Co Ltd | 半導体装置および電子機器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5341015A (en) | Semiconductor device with reduced stress on gate electrode | |
| US5001077A (en) | Method of producing an asymmetrically doped LDD MESFET | |
| JPS6070768A (ja) | 電界効果トランジスタの製造方法 | |
| US5376812A (en) | Semiconductor device | |
| JP3075831B2 (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JPH01204476A (ja) | 半導体装置及びその製造方法 | |
| JPS63248136A (ja) | 半導体装置 | |
| JPH01228133A (ja) | 半導体装置の製造方法 | |
| JPS59205765A (ja) | 半導体装置の製造方法 | |
| JP2504110B2 (ja) | 半導体装置 | |
| JP2893776B2 (ja) | 半導体装置の製造方法 | |
| JPH01225172A (ja) | 半導体装置及びその製造方法 | |
| JP2709086B2 (ja) | 半導体装置の電極形成方法 | |
| JP3107681B2 (ja) | リセス構造ｆｅｔのエッチング制御方法 | |
| JPS60733A (ja) | 半導体装置とその製造方法 | |
| KR100250686B1 (ko) | 반도체 소자 제조 방법 | |
| JP3298066B2 (ja) | 化合物半導体素子の製造方法 | |
| JPH02137337A (ja) | 半導体装置及びその製造方法 | |
| JPS61174773A (ja) | 電界効果トランジスタの製造方法 | |
| JPH04162635A (ja) | 半導体装置の製造方法 | |
| JPS60234375A (ja) | シヨツトキゲ−ト型ｆｅｔの製造方法 | |
| JPH02250334A (ja) | 半導体装置及びその製造方法 | |
| JPH0225040A (ja) | 半導体装置の製造方法 | |
| JPS629675A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6037176A (ja) | 電界効果トランジスタの製造方法 |