JP3107681B2 - リセス構造ｆｅｔのエッチング制御方法 - Google Patents
リセス構造ｆｅｔのエッチング制御方法Info
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- JP3107681B2 JP3107681B2 JP05158766A JP15876693A JP3107681B2 JP 3107681 B2 JP3107681 B2 JP 3107681B2 JP 05158766 A JP05158766 A JP 05158766A JP 15876693 A JP15876693 A JP 15876693A JP 3107681 B2 JP3107681 B2 JP 3107681B2
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Description
【０００１】
【産業上の利用分野】この発明は、リセス構造（周知の
ようにこの構造は、活性層にくぼみを形成してそこにＦ
ＥＴ（電界効果トランジスタ）のゲート電極を形成する
ものである）のＦＥＴを有する半導体素子の、そのリセ
ス構造を形成するためのエッチング（一般にこれをリセ
スエッチングと称するので、以下そのように記載する）
の制御方法に関するものである。
ようにこの構造は、活性層にくぼみを形成してそこにＦ
ＥＴ（電界効果トランジスタ）のゲート電極を形成する
ものである）のＦＥＴを有する半導体素子の、そのリセ
ス構造を形成するためのエッチング（一般にこれをリセ
スエッチングと称するので、以下そのように記載する）
の制御方法に関するものである。
【０００２】
【従来の技術】電界効果トランジスタのソース抵抗を低
減するための構造の一つとして、前述したリセス構造が
知られている。また、コンタクト抵抗を低減することに
よりリセス構造の実効をさらに図るべく、電界効果トラ
ンジスタ形成用半導体層（キャリア層を含む）の最上層
として高濃度不純物層を設け、この高濃度不純物層上に
ソース電極及びドレイン電極を設け、これら電極間にリ
セスを設けた構造の、電界効果トランジスタが知られて
いる。そして、その一例として、文献（ジャパニーズ
ジャーナル オブ アプライド フィジックス，Ｖｏ
ｌ．３０，Ｎｏ．１２Ｂ（１９９１．１２）ｐｐ．３８
１８−３８２１の特にｐ．３８２０）に開示の、ＨＥＭ
Ｔ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ
Ｔｒａｎｓｉｓｔｏｒ）がある。
減するための構造の一つとして、前述したリセス構造が
知られている。また、コンタクト抵抗を低減することに
よりリセス構造の実効をさらに図るべく、電界効果トラ
ンジスタ形成用半導体層（キャリア層を含む）の最上層
として高濃度不純物層を設け、この高濃度不純物層上に
ソース電極及びドレイン電極を設け、これら電極間にリ
セスを設けた構造の、電界効果トランジスタが知られて
いる。そして、その一例として、文献（ジャパニーズ
ジャーナル オブ アプライド フィジックス，Ｖｏ
ｌ．３０，Ｎｏ．１２Ｂ（１９９１．１２）ｐｐ．３８
１８−３８２１の特にｐ．３８２０）に開示の、ＨＥＭ
Ｔ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ
Ｔｒａｎｓｉｓｔｏｒ）がある。
【０００３】このＨＥＭＴは上記文献によれば以下のよ
うに製造されていた。図２はその説明に供する製造工程
図である。何れの図も、主な工程での試料をゲート長方
向に沿って切った断面図によって示したものである（後
述する図３のＡ−Ａの範囲の断面図）。
うに製造されていた。図２はその説明に供する製造工程
図である。何れの図も、主な工程での試料をゲート長方
向に沿って切った断面図によって示したものである（後
述する図３のＡ−Ａの範囲の断面図）。
【０００４】この従来の製造方法では、先ず、ＧａＡｓ
基板１１上に、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ
Ｅｐｉｔａｘｙ）法を用い、ＧａＡｓ層（図示せ
ず）、キャリア供給層としてのｎ−ＡｌＧａＡｓ層１３
及び高濃度不純物層としてのｎ+−ＧａＡｓ層１５が順
次に形成される。次に、このｎ+ −ＧａＡｓ層１５の所
定部分上に、オーミック電極としてのソース電極及びド
レイン電極（いずれも図示せず）が形成される。そし
て、オーミック電極形成済みの試料上にプラズマＣＶＤ
法により膜厚が１００ｎｍ程度のシリコン窒化膜（Ｓｉ
Ｎ）１７が形成される（図２（ａ））。
基板１１上に、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ
Ｅｐｉｔａｘｙ）法を用い、ＧａＡｓ層（図示せ
ず）、キャリア供給層としてのｎ−ＡｌＧａＡｓ層１３
及び高濃度不純物層としてのｎ+−ＧａＡｓ層１５が順
次に形成される。次に、このｎ+ −ＧａＡｓ層１５の所
定部分上に、オーミック電極としてのソース電極及びド
レイン電極（いずれも図示せず）が形成される。そし
て、オーミック電極形成済みの試料上にプラズマＣＶＤ
法により膜厚が１００ｎｍ程度のシリコン窒化膜（Ｓｉ
Ｎ）１７が形成される（図２（ａ））。
【０００５】次に、このシリコン窒化膜１７上に、ソー
ス電極及びドレイン電極間の任意の領域を露出する開口
部１９ａを有し、かつ、その開口部１９ａの断面形状が
逆テーパー状のレジストパターン１９が、公知のリソグ
ラフィ法により形成される（図２（ｂ））。
ス電極及びドレイン電極間の任意の領域を露出する開口
部１９ａを有し、かつ、その開口部１９ａの断面形状が
逆テーパー状のレジストパターン１９が、公知のリソグ
ラフィ法により形成される（図２（ｂ））。
【０００６】次に、レジストパターン１９をマスクとし
て、シリコン窒化膜１７がリアクティブイオンエッチン
グ（ＲＩＥ）法により除去され、シリコン窒化膜から成
るマスク１７ａが形成される。このエッチングにより、
ｎ+ −ＧａＡｓ層１５の表面が一部露出される（図２
（ｃ））。
て、シリコン窒化膜１７がリアクティブイオンエッチン
グ（ＲＩＥ）法により除去され、シリコン窒化膜から成
るマスク１７ａが形成される。このエッチングにより、
ｎ+ −ＧａＡｓ層１５の表面が一部露出される（図２
（ｃ））。
【０００７】次に、ｎ+ −ＧａＡｓ層１５がウェットエ
ッチング法によりエッチングされ、リセス２１が形成さ
れる。このエッチングにおいてｎ+ −ＧａＡｓ層１５は
等方的にエッチングされるのでシリコン窒化膜から成る
マスク１７ａ下にサイドエッチング部分Ｓが生じる（図
２（ｄ））。いわゆるリセスエッチングである。
ッチング法によりエッチングされ、リセス２１が形成さ
れる。このエッチングにおいてｎ+ −ＧａＡｓ層１５は
等方的にエッチングされるのでシリコン窒化膜から成る
マスク１７ａ下にサイドエッチング部分Ｓが生じる（図
２（ｄ））。いわゆるリセスエッチングである。
【０００８】次に、この試料上全面に、基板１１の上方
から、蒸着物質の入射角をドレイン領域側に所定角度傾
けた（図２（ｅ）参照。ここではθは約１０度傾けてい
る）蒸着法（以下、「斜め蒸着法」という。）を用い、
ゲート電極形成用薄膜２３が形成される（図２
（ｅ））。この際、シリコン窒化膜から成るマスク１７
ａが在ることから、リセス２１内のゲート電極形成用薄
膜部分のゲート長に相当する寸法Ｌ（図２（ｅ）参照）
は、レジストパターン１９の開口幅Ｘ（図２（ｅ）参
照）に比べ小さな寸法になり、また、斜め蒸着を行なっ
たことから、ゲート電極形成用薄膜２３は、リセス２１
内では、ソース領域側にオフセットされた状態で残存す
る。
から、蒸着物質の入射角をドレイン領域側に所定角度傾
けた（図２（ｅ）参照。ここではθは約１０度傾けてい
る）蒸着法（以下、「斜め蒸着法」という。）を用い、
ゲート電極形成用薄膜２３が形成される（図２
（ｅ））。この際、シリコン窒化膜から成るマスク１７
ａが在ることから、リセス２１内のゲート電極形成用薄
膜部分のゲート長に相当する寸法Ｌ（図２（ｅ）参照）
は、レジストパターン１９の開口幅Ｘ（図２（ｅ）参
照）に比べ小さな寸法になり、また、斜め蒸着を行なっ
たことから、ゲート電極形成用薄膜２３は、リセス２１
内では、ソース領域側にオフセットされた状態で残存す
る。
【０００９】次に、レジストパターン１９を除去するこ
とによりレジストパターン１９上のゲート電極形成用薄
膜部分が共に除去される（リフトオフされる）。これに
より、リセス２１内にゲート電極２３ａが形成される
（図２（ｆ））。
とによりレジストパターン１９上のゲート電極形成用薄
膜部分が共に除去される（リフトオフされる）。これに
より、リセス２１内にゲート電極２３ａが形成される
（図２（ｆ））。
【００１０】この従来の電界効果トランジスタの製造方
法では、ゲート電極２３ａを、リセス２１内のソース領
域側に近く、ドレイン領域側から遠くなるように、形成
できる。したがって、ソース抵抗が低くかつゲート・ド
レイン電極間の耐圧の大きな電界効果トランジスタが得
られた。
法では、ゲート電極２３ａを、リセス２１内のソース領
域側に近く、ドレイン領域側から遠くなるように、形成
できる。したがって、ソース抵抗が低くかつゲート・ド
レイン電極間の耐圧の大きな電界効果トランジスタが得
られた。
【００１１】図３は、以上述べた製造工程における主な
段階の平面図（上面図）を示したものであり、図２の断
面図はこの図３の（ａ）図に示したＡ−Ａ部分、つまり
活性層（図２におけるｎ−ＡｌＧａＡｓ層１３とｎ+ −
ＧａＡｓ層１５）５の範囲のＡ−Ａ断面図である。従っ
て、図３のソース・ドレイン２は、図２ではこの図の左
右外側に位置しており、また、素子間分離領域１も活性
層５の外側に形成されているので、図２では前述したよ
うに図示されてない。
段階の平面図（上面図）を示したものであり、図２の断
面図はこの図３の（ａ）図に示したＡ−Ａ部分、つまり
活性層（図２におけるｎ−ＡｌＧａＡｓ層１３とｎ+ −
ＧａＡｓ層１５）５の範囲のＡ−Ａ断面図である。従っ
て、図３のソース・ドレイン２は、図２ではこの図の左
右外側に位置しており、また、素子間分離領域１も活性
層５の外側に形成されているので、図２では前述したよ
うに図示されてない。
【００１２】この図３の（ａ）の平面図は図２の（ａ）
段階の平面図である。即ち、図３に示す活性層５である
図２のｎ+ −ＧａＡｓ層１５の所定部分上にオーミック
電極としてのソース・ドレイン電極２を形成した段階の
平面図である。このように、素子間分離領域（周知のよ
うに一般に酸化膜などの絶縁膜で形成し、素子分離を行
なう）１で分離された、ＦＥＴが形成される活性層５の
両側にソース・ドレイン電極２が形成されたパターンと
なっている。
段階の平面図である。即ち、図３に示す活性層５である
図２のｎ+ −ＧａＡｓ層１５の所定部分上にオーミック
電極としてのソース・ドレイン電極２を形成した段階の
平面図である。このように、素子間分離領域（周知のよ
うに一般に酸化膜などの絶縁膜で形成し、素子分離を行
なう）１で分離された、ＦＥＴが形成される活性層５の
両側にソース・ドレイン電極２が形成されたパターンと
なっている。
【００１３】図３（ｂ）は、図２の（ｃ）の段階の平面
図、即ち、レジストパターン１９が形成された段階の平
面図である。この図で示すように、後工程でゲート電極
２３を形成するための平面的に見て鍵穴状の開口部を持
つパターンとなっている。
図、即ち、レジストパターン１９が形成された段階の平
面図である。この図で示すように、後工程でゲート電極
２３を形成するための平面的に見て鍵穴状の開口部を持
つパターンとなっている。
【００１４】前記レジストパターン１９をマスクにして
前述したようにゲート電極２３を形成した図２の（ｆ）
に対応した平面図が図３（ｃ）である。このように、ゲ
ート電極２３はリセス構造で、平面図としてはソース・
ドレイン電極２に平行でかつ活性層５を横切る形状に形
成される。
前述したようにゲート電極２３を形成した図２の（ｆ）
に対応した平面図が図３（ｃ）である。このように、ゲ
ート電極２３はリセス構造で、平面図としてはソース・
ドレイン電極２に平行でかつ活性層５を横切る形状に形
成される。
【００１５】以上述べた製造工程において、ＦＥＴの特
性であるしきい値電圧Ｖthの制御は、周知のように図２
（ｄ）の工程でのリセスエッチング量の制御によって行
なわれる。このリセスエッチング量の制御方法の一つと
して、リセスエッチングを行なってソース・ドレイン電
極２間に流れる電流をモニター（ソース・ドレイン電極
２に測定針を接触させて電圧をかけて流れる電流を測
る）して、予め得られているソース・ドレイン電極間電
流値とＶthとの関係よりエッチング量を制御する方法が
ある。しかし、実際にこの方法で行なおうとすると、Ｆ
ＥＴのゲート電極２３の幅（後述する図１に示すＷ、以
下単にゲート幅と称す）が大きい場合、そのようなＦＥ
Ｔを使ってソース・ドレイン電極２間の電流をモニター
しようとすると、ゲート幅が大きいため、ソース・ドレ
イン電極２間の抵抗が小さくなり、測定系の抵抗が無視
できなくなるので、正確な電流測定が困難となる場合が
あった。さらに大電流の測定を行なおうとすると、測定
の電源が大きくなってしまい、簡単に測定できなくなっ
てしまう。そのため、近来、前記エッチング量の制御用
として、製品に供するＦＥＴよりゲート幅の小さい（前
述したように図１に示すＷが短い意味）ＦＥＴをＴＥＧ
（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）として用い
てソース・ドレイン間の電流をモニターして前記リセス
エッチングの制御をする方法がとられている。
性であるしきい値電圧Ｖthの制御は、周知のように図２
（ｄ）の工程でのリセスエッチング量の制御によって行
なわれる。このリセスエッチング量の制御方法の一つと
して、リセスエッチングを行なってソース・ドレイン電
極２間に流れる電流をモニター（ソース・ドレイン電極
２に測定針を接触させて電圧をかけて流れる電流を測
る）して、予め得られているソース・ドレイン電極間電
流値とＶthとの関係よりエッチング量を制御する方法が
ある。しかし、実際にこの方法で行なおうとすると、Ｆ
ＥＴのゲート電極２３の幅（後述する図１に示すＷ、以
下単にゲート幅と称す）が大きい場合、そのようなＦＥ
Ｔを使ってソース・ドレイン電極２間の電流をモニター
しようとすると、ゲート幅が大きいため、ソース・ドレ
イン電極２間の抵抗が小さくなり、測定系の抵抗が無視
できなくなるので、正確な電流測定が困難となる場合が
あった。さらに大電流の測定を行なおうとすると、測定
の電源が大きくなってしまい、簡単に測定できなくなっ
てしまう。そのため、近来、前記エッチング量の制御用
として、製品に供するＦＥＴよりゲート幅の小さい（前
述したように図１に示すＷが短い意味）ＦＥＴをＴＥＧ
（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）として用い
てソース・ドレイン間の電流をモニターして前記リセス
エッチングの制御をする方法がとられている。
【００１６】周知のように、前記ＴＥＧは製品となるＦ
ＥＴを有する半導体チップが複数個形成されるウェハ
（半導体基板、以下単に基板と称す）上の、スクライブ
ライン領域などに形成される。即ち、一般に、製品とな
るチップが形成される基板と同一基板上の前記チップ以
外の領域に形成される。
ＥＴを有する半導体チップが複数個形成されるウェハ
（半導体基板、以下単に基板と称す）上の、スクライブ
ライン領域などに形成される。即ち、一般に、製品とな
るチップが形成される基板と同一基板上の前記チップ以
外の領域に形成される。
【００１７】
【発明が解決しようとする課題】しかしながら、以上述
べた特にゲート幅が小さいＦＥＴをＴＥＧとして用いる
方法をとっても、そのゲート幅によっては、同一時間の
リセスエッチングを行なうとリセスエッチング量（エッ
チングされる深さ）が異なる場合があった。例えば、Ｔ
ＥＧのＦＥＴのゲート幅が１０μｍ、製品となるＦＥＴ
のゲート幅が１５０μｍである場合、ゲート幅１０μｍ
のＦＥＴでソース・ドレイン電極間の電流をモニターし
ても、ゲート幅１５０μｍのＦＥＴとリセスエッチング
量が異なり、結果としてＶthが異なってしまうという問
題点が生じる。この問題の原因としては、以下のような
ことが考えられる。即ち、ゲート部の開口幅が０．２μ
ｍ程度と狭くなっていて、マイクロローディング効果
（同じ条件でエッチングする場合、パターン幅が所定幅
以上に小さい部分は、予定通りにエッチングされないよ
うな現象）により、ゲート部のエッチングが進行しにく
くなるため、ゲートパッド部からエッチング液が入り易
いゲート幅の小さいパターンの方がエッチングされ易く
なるからと考えられる。
べた特にゲート幅が小さいＦＥＴをＴＥＧとして用いる
方法をとっても、そのゲート幅によっては、同一時間の
リセスエッチングを行なうとリセスエッチング量（エッ
チングされる深さ）が異なる場合があった。例えば、Ｔ
ＥＧのＦＥＴのゲート幅が１０μｍ、製品となるＦＥＴ
のゲート幅が１５０μｍである場合、ゲート幅１０μｍ
のＦＥＴでソース・ドレイン電極間の電流をモニターし
ても、ゲート幅１５０μｍのＦＥＴとリセスエッチング
量が異なり、結果としてＶthが異なってしまうという問
題点が生じる。この問題の原因としては、以下のような
ことが考えられる。即ち、ゲート部の開口幅が０．２μ
ｍ程度と狭くなっていて、マイクロローディング効果
（同じ条件でエッチングする場合、パターン幅が所定幅
以上に小さい部分は、予定通りにエッチングされないよ
うな現象）により、ゲート部のエッチングが進行しにく
くなるため、ゲートパッド部からエッチング液が入り易
いゲート幅の小さいパターンの方がエッチングされ易く
なるからと考えられる。
【００１８】この発明は、以上述べたゲート幅の異なる
ＦＥＴをＴＥＧとして用いて、ソース・ドレイン間の電
流をモニターした場合、エッチング量の差異が生じ、結
果的にＶthが目的通りできないという問題点を除去する
ため、ＴＥＧとなるＦＥＴのゲート幅は製品となるＦＥ
Ｔのゲート幅と同じとし、活性層の幅のみを狭くしたＦ
ＥＴをＴＥＧとして用いるようにして、ＦＥＴ作製のリ
セスエッチングの制御性を向上させることを目的とす
る。
ＦＥＴをＴＥＧとして用いて、ソース・ドレイン間の電
流をモニターした場合、エッチング量の差異が生じ、結
果的にＶthが目的通りできないという問題点を除去する
ため、ＴＥＧとなるＦＥＴのゲート幅は製品となるＦＥ
Ｔのゲート幅と同じとし、活性層の幅のみを狭くしたＦ
ＥＴをＴＥＧとして用いるようにして、ＦＥＴ作製のリ
セスエッチングの制御性を向上させることを目的とす
る。
【００１９】
【課題を解決するための手段】前記目的達成のために、
本発明は、リセス構造のＦＥＴの製造方法において、リ
セスエッチング量の制御のためのソース・ドレイン間の
電流モニター用ＴＥＧとして、製品となるＦＥＴとゲー
ト幅が同じで、活性層の幅だけ狭くしたＦＥＴを同一基
板上に作製して、そのＦＥＴのソース・ドレイン間の電
流を測定して前記エッチング量を制御するようにしたも
のである。
本発明は、リセス構造のＦＥＴの製造方法において、リ
セスエッチング量の制御のためのソース・ドレイン間の
電流モニター用ＴＥＧとして、製品となるＦＥＴとゲー
ト幅が同じで、活性層の幅だけ狭くしたＦＥＴを同一基
板上に作製して、そのＦＥＴのソース・ドレイン間の電
流を測定して前記エッチング量を制御するようにしたも
のである。
【００２０】
【作用】前述したように、本発明はリセスエッチング量
の制御用ＴＥＧとして、製品となるＦＥＴとゲート幅は
同じであるが、活性層だけ狭めたＦＥＴを用いるように
したので、リセスエッチング量が製品となるＦＥＴと同
じとなり（活性層が狭くなることは別にエッチング量に
は関係しない）、前述したモニターが精度よくでき、リ
セスエッチング量の制御の向上が図れ、結果として目的
のＶthのＦＥＴが正確に製作できるとともに、測定の電
源も大きくしなくてよいので測定も簡便となる。
の制御用ＴＥＧとして、製品となるＦＥＴとゲート幅は
同じであるが、活性層だけ狭めたＦＥＴを用いるように
したので、リセスエッチング量が製品となるＦＥＴと同
じとなり（活性層が狭くなることは別にエッチング量に
は関係しない）、前述したモニターが精度よくでき、リ
セスエッチング量の制御の向上が図れ、結果として目的
のＶthのＦＥＴが正確に製作できるとともに、測定の電
源も大きくしなくてよいので測定も簡便となる。
【００２１】
【実施例】図１に本発明の実施例の説明のための平面図
（上面図）を示す。この図１の平面図は、従来技術で説
明した図３（ｃ）の平面図に相当するものであり、素子
間分離領域１で素子分離された領域に製品となるＦＥＴ
（１）（図の左側）と以下に説明するモニター用ＴＥＧ
であるＦＥＴ（２）（図の右側）とが形成されているパ
ターンを示す。つまり、前述したようにＴＥＧが同一基
板上に形成されていることを、模式的に示したものであ
る。この図において、Ｗはゲート電極２３の幅（以下、
単にゲート幅と称す）、Ｗ1 はＦＥＴ（１）の活性層５
の幅、Ｗ2 はＦＥＴ（２）即ちＴＥＧとしたＦＥＴの活
性層５の幅である。
（上面図）を示す。この図１の平面図は、従来技術で説
明した図３（ｃ）の平面図に相当するものであり、素子
間分離領域１で素子分離された領域に製品となるＦＥＴ
（１）（図の左側）と以下に説明するモニター用ＴＥＧ
であるＦＥＴ（２）（図の右側）とが形成されているパ
ターンを示す。つまり、前述したようにＴＥＧが同一基
板上に形成されていることを、模式的に示したものであ
る。この図において、Ｗはゲート電極２３の幅（以下、
単にゲート幅と称す）、Ｗ1 はＦＥＴ（１）の活性層５
の幅、Ｗ2 はＦＥＴ（２）即ちＴＥＧとしたＦＥＴの活
性層５の幅である。
【００２２】製造方法は、ＦＥＴ（１）もＦＥＴ（２）
も活性層５の幅Ｗ1 ，Ｗ2 が異なるだけで、いずれも従
来の技術で説明した方法（図２および図３）と同じであ
るので、説明は省略する。
も活性層５の幅Ｗ1 ，Ｗ2 が異なるだけで、いずれも従
来の技術で説明した方法（図２および図３）と同じであ
るので、説明は省略する。
【００２３】本実施例の特長は、図１に示すように、目
的とする（即ち製品となる）ＦＥＴ（１）のほかに、リ
セスエッチングモニター用のＦＥＴ（即ちＴＥＧ）
（２）として、前記ＦＥＴ（１）とゲート幅Ｗは同じ
で、活性層５の幅Ｗ2 をＦＥＴ（１）の活性層５の幅Ｗ
1 より狭くしたＦＥＴを形成するものである。
的とする（即ち製品となる）ＦＥＴ（１）のほかに、リ
セスエッチングモニター用のＦＥＴ（即ちＴＥＧ）
（２）として、前記ＦＥＴ（１）とゲート幅Ｗは同じ
で、活性層５の幅Ｗ2 をＦＥＴ（１）の活性層５の幅Ｗ
1 より狭くしたＦＥＴを形成するものである。
【００２４】このように、ＴＥＧとして前述した活性層
５の幅Ｗ2 が狭いＦＥＴ（２）を同一基板上に形成して
おき、リセスエッチング工程において、このＦＥＴ
（２）のソース・ドレイン電極２間の電流を従来同様モ
ニターして、エッチング量が不足した場合は、エッチン
グを繰り返して目標電流値に達するまで行なう。
５の幅Ｗ2 が狭いＦＥＴ（２）を同一基板上に形成して
おき、リセスエッチング工程において、このＦＥＴ
（２）のソース・ドレイン電極２間の電流を従来同様モ
ニターして、エッチング量が不足した場合は、エッチン
グを繰り返して目標電流値に達するまで行なう。
【００２５】以下に実用に適した前記リセスエッチング
モニター用ＦＥＴ（２）のゲート幅Ｗ2 を見積もってみ
る。例として、測定系の抵抗を１Ω、ゲート２３の幅１
０μｍ当りのソース・ドレイン２間の抵抗４００Ωであ
る場合、測定系での電圧降下が１％以内に収まるための
ＦＥＴ（２）のゲート幅Ｗ2 の条件は、 測定系抵抗／｛（測定系抵抗）＋（ソース・ドレイン間
抵抗）｝＜０．０１であり、従って、 １／１＋｛４００／（Ｗ2 ／１０）｝＜０．０１ となり、Ｗ2 ＜約４０［μｍ］となる。
モニター用ＦＥＴ（２）のゲート幅Ｗ2 を見積もってみ
る。例として、測定系の抵抗を１Ω、ゲート２３の幅１
０μｍ当りのソース・ドレイン２間の抵抗４００Ωであ
る場合、測定系での電圧降下が１％以内に収まるための
ＦＥＴ（２）のゲート幅Ｗ2 の条件は、 測定系抵抗／｛（測定系抵抗）＋（ソース・ドレイン間
抵抗）｝＜０．０１であり、従って、 １／１＋｛４００／（Ｗ2 ／１０）｝＜０．０１ となり、Ｗ2 ＜約４０［μｍ］となる。
【００２６】つまり、ＦＥＴ（２）の活性層５の幅Ｗ2
はおよそ４０μｍ以下ですむことになる。
はおよそ４０μｍ以下ですむことになる。
【００２７】このように、前記リセスエッチングモニタ
ー用のＴＥＧとしてのＦＥＴ（２）のゲート幅Ｗは製品
となるＦＥＴ（１）のゲート幅Ｗと同じとし、活性層５
の幅Ｗ2 だけを製品となるＦＥＴ（１）より狭くして
も、その活性層５を狭くすることによって、エッチング
量がＦＥＴ（１）と異なることはないので、このＦＥＴ
（２）のソース・ドレイン２間の電流をモニターするこ
とによって、製品となるＦＥＴ（１）のリセスエッチン
グ量を精度よく制御できる。つまり、従来のようにゲー
ト幅Ｗが異なると、前述したようにエッチング量、即ち
エッチングの深さが異なる場合があるが、活性層５の幅
Ｗ1 ，Ｗ2 が異なってもエッチング量の差異は生じない
から、活性層５を狭くしても精度よく前記エッチング量
を知ることができ、従来以上に正確に制御できる。ま
た、ＦＥＴ（２）の活性層５を前述のように狭くしたの
で、モニター電流も少なくてすむので、測定の電源を大
きくする必要もない。
ー用のＴＥＧとしてのＦＥＴ（２）のゲート幅Ｗは製品
となるＦＥＴ（１）のゲート幅Ｗと同じとし、活性層５
の幅Ｗ2 だけを製品となるＦＥＴ（１）より狭くして
も、その活性層５を狭くすることによって、エッチング
量がＦＥＴ（１）と異なることはないので、このＦＥＴ
（２）のソース・ドレイン２間の電流をモニターするこ
とによって、製品となるＦＥＴ（１）のリセスエッチン
グ量を精度よく制御できる。つまり、従来のようにゲー
ト幅Ｗが異なると、前述したようにエッチング量、即ち
エッチングの深さが異なる場合があるが、活性層５の幅
Ｗ1 ，Ｗ2 が異なってもエッチング量の差異は生じない
から、活性層５を狭くしても精度よく前記エッチング量
を知ることができ、従来以上に正確に制御できる。ま
た、ＦＥＴ（２）の活性層５を前述のように狭くしたの
で、モニター電流も少なくてすむので、測定の電源を大
きくする必要もない。
【００２８】
【発明の効果】以上説明したように、本発明はリセスエ
ッチング量の制御用ＴＥＧとして、製品となるＦＥＴと
ゲート幅は同じであるが、活性層だけ狭めたＦＥＴを用
いるようにしたので、リセスエッチング量が製品となる
ＦＥＴと同じとなり、リセスエッチングのためのモニタ
ーが精度よくできるとともに、モニターのための電流も
少なくてすみ、リセスエッチング量の制御の向上が図
れ、結果として目的のＶthのＦＥＴが正確に製作でき
る。
ッチング量の制御用ＴＥＧとして、製品となるＦＥＴと
ゲート幅は同じであるが、活性層だけ狭めたＦＥＴを用
いるようにしたので、リセスエッチング量が製品となる
ＦＥＴと同じとなり、リセスエッチングのためのモニタ
ーが精度よくできるとともに、モニターのための電流も
少なくてすみ、リセスエッチング量の制御の向上が図
れ、結果として目的のＶthのＦＥＴが正確に製作でき
る。
【図１】本発明の実施例の説明図
【図２】従来技術の説明に供する工程図
【図３】製造工程における主段階の平面図
１ 素子間分離領域 ２ ソース・ドレイン ５ 活性層 １９ レジストパターン ２３ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−309236（ＪＰ，Ａ) 特開 昭58−197779（ＪＰ，Ａ) 特開 昭60−49674（ＪＰ，Ａ) 特開 昭52−79881（ＪＰ，Ａ) 特開 平３−173139（ＪＰ，Ａ) 特開 昭59−130478（ＪＰ，Ａ) 特開 昭62−183566（ＪＰ，Ａ) 特開 平６−177170（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 21/306 H01L 21/66 H01L 29/812
Claims (2)
- 【請求項１】 リセス構造のＦＥＴ（電界効果トランジ
スタ）を有する半導体素子の製造におけるリセスエッチ
ングの制御方法として、製品となる前記半導体素子が形
成される半導体基板と同一の基板上に、前記製品となる
半導体素子のＦＥＴとゲート電極の幅が同一で、活性層
の幅が前記製品となるＦＥＴより狭い前記リセスエッチ
ング制御のためのモニター用ＦＥＴを設けて、そのモニ
ター用ＦＥＴのソース・ドレイン間の電流を測定するこ
とによって前記リセスエッチング量の制御を行なうこと
を特徴とするリセス構造ＦＥＴのエッチング制御方法。 - 【請求項２】前記リセスエッチング制御のためのモニタ
ー用ＦＥＴの活性層の幅を４０μｍ以下とすることを特
徴とする請求項１記載のリセス構造ＦＥＴのエッチング
制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05158766A JP3107681B2 (ja) | 1993-06-29 | 1993-06-29 | リセス構造ｆｅｔのエッチング制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05158766A JP3107681B2 (ja) | 1993-06-29 | 1993-06-29 | リセス構造ｆｅｔのエッチング制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0745633A JPH0745633A (ja) | 1995-02-14 |
| JP3107681B2 true JP3107681B2 (ja) | 2000-11-13 |
Family
ID=15678876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05158766A Expired - Fee Related JP3107681B2 (ja) | 1993-06-29 | 1993-06-29 | リセス構造ｆｅｔのエッチング制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3107681B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4084436B2 (ja) * | 1997-03-26 | 2008-04-30 | 沖電気工業株式会社 | 化合物半導体装置の特性の制御方法 |
-
1993
- 1993-06-29 JP JP05158766A patent/JP3107681B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0745633A (ja) | 1995-02-14 |
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