JPS5955072A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の技術分野 本発明は半導体装置のＶ遣方法、峙ｌご半導体に導電性
領域をマスクｔご・よる選択的イオン注入によって形成
する製造方法め改★Ｃト関する□。−□　・□（ｂ）　
　技術の背景　　　　　　　□　　−″　□情報処理装
置の能力及θ□コストバフオ」マンニスの一層の同上は
これ一〇使用される単導体１岐置に赤かっていると目さ
れ、論理演□算装置の高蓮化、低消費電力化及び艷憤装
置の大容量化が強□力に推進されｔいる−　　　　　−
：・ 現在は禮ね′シリ□コンｃ’Ｓ１）半導体装置）ｘ実用
化されている°が、Ｓｌ半導体装置の高速イヒは、低電
界でのキャリアの移動度や強電界での飽和ドリフト漬度
にどのＳｉあ□物性によ□す“制約ｉれるため（こＪＳ
ｌによる超大規模集積回路装置の開発と並行して、ｓ’
ｉ’ｏ代りにガリ□ウム・砒素（ＧａＡム）やその地名
化合物□半導体を誉用して、Ｓ□′Ｉでは到達し得ない
高速性二低消費電力性を具えたすぐれ妹半導体装置を実
現する努力が進められている。

１化合物半導体においては少数キ斗リアの寿命が短いこ
となどの□理油によって、現在牟として電算効果トラレ
ジ刻夕（以下ＦＥＴ□ど越称する）か加発め□対象とさ
れているが、＠１こ半□絶瞭性の化合物半導体を基板に
用いるととによもて対地容量を小さてする□ことができ
名利□点□を活用してＪショット１１１ キニゲートＦ　ＥＴ　ｉ　７’、：は接合ゲートＦＥＴ
□が主力と々っている。

（Ｃ）′従莱技１と袖績ｈ”′　□　　　　　□電界効
果トランジスタ（Ｆ’　Ｅ　’Ｉ”　）　＋こおいて（
ユ、ゲート長を短縮することによって高速化、低消費電
力化を進め、かつ、製造プロセスの合理化のためｌこ、
ゲート電極をマスクの一部としてソース及びドレイン領
域形成のための不純物のイオン注入ヲ行なうセルファラ
イン（５ｅｌｆ　　ａｔｆｇｎ）　法の効果が極めて太
きい。

ＧａＡｓシ電ットキーゲー）　ＦＥＴをセルファライン
法によって実」する製造方法としては、例えば本発明者
が特願昭５５−１８９５４４号によって提供した以下に
実施例によって説明する製造方法がある。

第１図（ａ）乃至（ｄ）は該発明の実施例の主要工程に
おける断面図を示す。

第１回診参照 ＧａＡｓ半絶縁性基板１１こ厚さ例えば６００（ｎｍ）
の二酸化シリコン（ＳｉＯｚ）胛２を形成し、これを通
常の技法でバターニングして窓２ａを形成する。

前記ｓ　ｔ　ｏ、　ｉｍ　２をマスクとして、例えばシ
リコン（Ｓｉ）を、エネルギー５９（ＫｅＶ）、ドーズ
量ｌＸｌ０”（ｃｒｎ−１〕程度ζこイオン注入する。

３はＳｉイオン注入領域を示す。

第１図（ｂ）参照 Ｓ　ｔ　Ｏｔ　験２を除去して改めて厚さ例えば１．０
０［ｎｍ）程度の５ｌｏｔ膜（図に表示さｔない）を形
成し、例えば温度８５０　（℃）、時間１５分程度の熱
処理を行なって８１を活性化し、ｎ型領域４を形成する
。熱処理終了後前記５１０２膜を除去する。

次いで、高融点金属の硅化物例えばチタン・タングステ
ン−シリサイド（Ｔ　ｉＯ，３Ｗ　Ｏ，７Ｓ　ｉ２　）
合金をスパッタ法ｌこよって被着して、厚さ例えば６ｏ
ｏ（ｎｍ）の皮膜を形成し、こｎ、を４弗化炭素（ＣＦ
４）に酸素（Ｏ！　）を混合してエッチャントとするド
ライ・エツチング法によってバｐ・−二ソグしてゲート
電極５を形成する。

第１図（ｃ）参照 Ｓ　ｌ　０２　免６を形成しこｎをバターニングして窓
６ａを形成して、ｎ型領域４を表出させる。

３− 次いでゲート電極５及び８１０ｗ膜６をマスクとして、
例えばＳｔをエネルギー１７５（ＫａＶ）、ドーズ量１
．７　Ｘ　］　Ｏ”　（ｃｒｎ−冨〕程度にイオン注入
する。７及び８１１Ｓｉイオン注入領域を示す。

第１図（ｄ）参照 Ｓ１０！膜６を除去して改めてＳｉｎ、膜（図に表示さ
れない）を形成し、例えば温度８００〔℃〕時間１５分
程度の熱処理を行なって８１を活性化し、ｎ中型領域９
及びＩＯを形成する。熱処理終了後前記ｓｉｏ、膜を除
去する。

次いで通常の技法Ｉこより例えば金・ゲルマニウム／金
（ＡｕＧｅ／Ａｕ　）をもって、ｎ中型領域９及びＩＣ
Ｈこそれぞｎオーミック接触するソース■はドレイン）
電極１１及びドレイン（又はソース）電極１２を形成す
る０以上の如くにしてＧａＡｓショットキーゲー）ＦＥ
Ｔ素子が完成する。

しかしながら以上の製造方法のセルファライン法Ｉこよ
る不純物イオン注入Ｉこ関して以下ζこ説明する問題点
がある。

すなわち周知の如く、半導体基板ｔこ注入された４− イオンは基板の格子原イと衝突してジグザグの経路をた
どり、次第１こエネルギーを失って停止する。

この衝突ｔこよって散乱される結果、注入されたイオン
は実際には第１図（ｃ）の７．８の如くマスクの開口部
分のみに分布するものではなく、第２図ｆこ７′及び８
′として示す如くマスクとしたゲート電極５等に被覆さ
ｎた領＠Ｉこも分布する。

このゲート電極５下に分布する不純物ｌこよって前記熱
処理抜ｌこｎ＋型＠故はゲート電極５の下にも形成さｎ
て、実効ゲート長、閾値電圧或いは伝達コンダクタンス
を変化させ、半導体装置の設計性、再現性ｌこ対する障
害要因と寿っている。

（ｄ）　　発明の目的 本発明は、前記セルファライン法によるＦＥＴのソース
及びドレイン領域の形成など、牛導体基体上に選択的に
皮膜を配設し、肢皮勝をマスクとして半導体基体に不純
物のイオン注入を行なうｆこ際して、マスクに被覆され
た領竣下への注入不純物の効果を抑制する半導体装置の
製造方法を提供することを目的とする。

（ｅ）　　発明の構成 本発明の前ｆ目的は、半導体基体上Ｃど選択的に皮膜を
配設し、該皮膜をマスクとして、前記半導体基体内にキ
ャリアを形灰する第１群の単数又は複数の元素と、前記
半導体内−こ前ＨＦキャＩＩアを捕獲する準位を形成す
るＷ、２群の単数又は複数の元素とをイオン注入するこ
とにより達成される。

この時、前記第１群及び第２群の各元素の平均射影飛程
Ｒｐに対する射影飛程の標準偏差ΔＲの比ΔＲ／Ｒｐを
選択して組合わせるす 本発明の要旨を第３図（ａ）乃至（６）を参照して説明
する。

半導体基板に注入されたイオンは先に述べた如く格子原
子と衝突を繰り返してジグザグの経路を通って停止する
。実用的には入射点より停止点までを石紳で結び、こｎ
を入射点よりの垂紳ｆこ射影した値、つまり基板表面か
らの深さをもってこｎを表わし、この距離を射影飛程Ｒ
と呼ぶ。

この射影飛程Ｒは統計的な変動幅をもって分布するため
に、注入さ扛たイオンは半導体基板内で正規分布をする
と考えられる。いま第３図（ａ）Ｇこ示す如く、基板表
面に原点を置に基板内部方向にＸ軸をとり、注入のドー
ズ量をＱ１平均射影飛程をＲｐ、射影飛程の標準偏差を
ΔＲとすると、注入さｎたイオンの密度分布Ｎ（ｘ）は
次式（菫）で表わされる。

４　Ｎｐ＠！ｐ（ニーＩπｙ、１（１）ただし、Ｎ　は
最矢密度婆表わし Ｑ− Ｎｐ＝４ｔ、ΔＲ である。第３図（ｂ）は密度分布Ｎ（ｘ）を示す画表で
ある。

以上説明じた密度分布Ｎ　（ｘ　）は半導体基板上にマ
スクを鰻けないでイオン注入を行った場容で−るが、ｉ
図（ｃ）に示す如く半導体基板１上のｙ≧０なる領域を
マス夛２で被覆するならば、ｙ＝０なるＸ軸上ζこおい
てはマスク２を設けない′場合に到達するイオンの１／
２が阻止されるため−こ、例えばｘ　’Ｒｐ　＋　ｙ　
”　Ｏかる位置の密屍はＮｐ／２どなる。

７− またｙ＞Ｏ々るマスクで被覆ｉれた牛導体領竣において
はイオンの密度分布はｙ軸方向にも止規芥布をすると考
えられ、例えばｘ　＝　Ｒｐ　ｆｘる直−上のｙ≧０な
る領ｋＪｌζこおいてはイオンの密度分布Ｎ（ｙ）は、
標準偏差ΔＲ）ど方向性がないと見做して Ｎ　（ｙ　）　＝”　ｅ　Ｘ　ｐ　［−丁＆Ｖγ〕（２
）と表わすことができる。ｘ’　＝　Ｒｐ以外めｙ≧０
なる領域においても同様に分布する。第３図（ｄ）の実
線Ａは密度外布の一例を示す図表である一１先に鋭、明
した障害の要因であるゲート電極等のマスクに被覆され
た半導体基体上の不純物の分布氷第３図（ｄ）の実ａＡ
で表わされ函とき、骸不鈍物ｔこよって形成されるキャ
リア例えば電子を捕獲する準位を、例えば第３図（ｄ）
の破線Ｂで表わす如く分散すなわち平均射影飛程Ｒｐに
対する標準偏差ΔＲの比ΔＲ，／　ＲｐがＡより大きい
元素のイオン注入ｌこよって形成するならば、熱処理に
よって形成されるキャリアの分布は、キャリアを形成す
る不純物元素の分布とキャリアの捕獲単載を形成する元
素の分布との差であって、第３図′（ｅ）に示す例の如
く、ｙ＞０方向の分布が鋭ぐ抑′鯖□される。　　　　
　　　　　　　　′ （ｆ）発明の実施例 以下本発明を先に説明したＧ　ａ　Ａ　ｓシｖ’　ｙ　
トキーゲー）ＦＥＴに係る実施例によって具体的に説明
する。

一４図（ａ）乃至（ｅ）は本実施例の主要工程における
断面図を示す。

第４図’（ａ）’７”びｉ）参鹸 第４１！ｍ（ａ）ｌび（１）Ｉに示す製造工程□は先−
こ説明した第１図（ａ）及□び（ｂ）′と同一であって
、その製造方法は前記従来例と同様である。

第４図（ｃ）参照 前記従来例と同様に□、チタン参タングステン・シリサ
イド等の高融点金属硅化□物からガるゲート電極１５及
びＳｉＯ・１ｊ１６を一スクとしそ、例見はシリコｙ（
Ｓｌ）を工導ルギー１７５ＣＫｅｖ：ｌ、ドーズｌＦ１
．７　Ｘ　１１１１’　ｆ”　５ｍ−１１句Ｗｌｔｒ、
ｚ　−Ｊ−ｑｌ＆’１する。Ｓｔ＋イオン注入領域１７
及び１８の−ｉはゲート電極１５及びＳ１０．膜１６の
下に及んでいる。

第４図（ｃｌ）参照 続いて例えば酸素（０）を、エネルギー９８〔ＫｅＶ）
、ドーズ−ＩＬ３．７Ｘ　１０１”　（ｎ−２）程度ｌ
こイオン注入する。０＋イオン注入領域１９及び２０は
Ｓ１イオン注入領琥１７及び１８より広くゲート電極１
５及びＳｉｎ、、Ｓ１６の下に及んでいる。かかる酸素
（１キヤリア（本実施例にあっては電子）を捕獲する漁
位を形成するものである。

第４図（ｅ）参照 前記従来例と同様に例えば温度８００〔℃〕、時間１５
分程度の熱処理を行なう。かかる熱処理によって注入烙
ｎだシリコン及び酸１の活性化が行わ扛る。この時、か
かる酸素によって形成された捕獲準位によって電子が捕
獲さ扛るために、シリコンイオンの活性化によるゲート
電極１５、絶縁膜１６等の下へのｎ中型細状２１及び２
２（ソース及びドレイン頭切）の拡がりが抑制される。

従って良好々ゲート領域が形成でれている。

以下従来技術によってソース（又はドレイン）電極２３
及びドレイン（又はソース）電極２４の形成等を行なう
。

以十請明した本実施例のＧａＡｓショ、トキーゲートＦ
ＥＴと前記従来例のＧａＡｓショットキーゲー）ＦＥＴ
とのゲート閾値電圧ｖｔｈを比較１７た例を第５図（ａ
）及び（ｂ月こ示す。

第５図（ａ）（ば従来例、（ｂ）６１本寅施例ζこつい
て、横軸ζこ示じたゲート長ｌこ対するゲート閾値電圧
ｖｔｈを示す図表である。これらの例１こおいてゲート
長が１〔μｍ〕以上であるときはゲート閾値電圧ｖｔｈ
ｉ；０．３［Ｖ］と一定であるが、従来例においてはゲ
ート−長が短縮さ扛るに伴ってゲート閾値電圧ｖｔｈが
低下してゲート長が０．２〔μｍ〕においては約０、１
　［Ｖ　）どなっている。これｌこ対して本実施例にお
いてはゲート長が０．２〔μｍａｔで一定値が保たれて
いる。

なお前記実施例においてはｎ中型領域２１及び２２形成
のためのイオン注入）Ｉ、１ずシリコンを一１１＝ 次いで酸素の順序としているが、このイオン注入は何れ
が先でもよく、またキャ】ノア形成、キャリア捕獲べＩ
・位形成の各元素は各一種類に限ら扛る必要はなく、目
的に応じて複数の元素を組合せてもよく、キャリア捕獲
準位形成のためにイオン注入する元素としては例えば硼
累（Ｂ）等を用いることもできる。

（ｇ）　　発明の効果 以」−説明した如く本発明によ扛ば、マスクを設けて選
択的にイオン注入を行ない所要のキャリア濃度を有する
半導体領琥を形成する（こ際して、マスクに被覆さｎ、
た半導体内ｌこ及ぶ注入イオンによって形成てれるキャ
リアが捕獲さ扛て、例えばＦ似 ＥＴのゲート領埴等の４細で半導体装置の特性上張も重
要な構造部分をも優れた安定件をもって再現性よく形成
することが可能となる。

【図面の簡単な説明】

第１図（ａ）乃至（ｄ）はＧａＡｓ　　ショットキーゲ
ートＦＥＴ１こかかる従来例を示す断面図、第２図は前
記従来例における問題点を示す断面図、第３図（ａ）１
２− 乃至（ｅ）は本発明の要旨の訣明図であって、計図中（
ａ）及び（ｅ）は断面図、（ｂ）及び（ｄ）は注入元素
密度を示す図表、（ｅ）はキャ１３ア密度を示す図表で
ある。第４図（ａ）乃至（ｅ）は本発明の実施例を示す
断面図、第５図（ａ）及び（ｂ）はそれぞｎ従来例及び
本発明の実施例についてゲート閾値電圧を示す図表であ
る。 図において、１，１１ＬｔＧａＡｇ基板、４，１４はｎ
型領域、５．］５はゲート電極、７，８．１７及びＩ８
はＳｔイオン注入領域、９，１０．２１及び２２はｎ中
型領域、１１，１２．２３及び２４は電極、１９及び２
０はＯ＋イオン注入領域を示すＯ 第　７（Ｊ Ｊｔ Ｓｔ　　　　Ａ；　　　　５ｉ キ　２　図 Ｊｌｌｊｊｌｌｉｊ 第　３　図 ＃４　Ｍ 又 ０４　　　　Ａダ　　　　　　０す

Claims (1)

【特許請求の範囲】
1. 半導体基板上に選択的に皮膜を配設し、該皮膜をヤスク
   として、前記単導体基体内にキンリアを発生する第１群
   の単数又は複数の元素と一前記半導体内に前記キャリア
   を捕獲する準位を形成する第２群の単数又は複数め元素
   とを５イオン注入する工程を含んでなることを特′−と
   する半導体装量の製造方法。　　　　　　　　　　　　
   　　　　：