JPS59114872A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の技術分野 本発明はゲート電極の直下のみに活性領域を設けた電界
効果トランジスタの製造方法に関する。

（ｂ）　　技術の背景 ショットキ障壁ゲート電界効果トランジスタの接合形電
界効果トランジスタと異なるところは後者のゲート電極
がｐｎ接合で構成されているのに対し、前者は金属と半
導体との接触で構成されている点である。それでショッ
トキ障壁ゲート電界効果トランジスタはＭＥＳ　（ｍｅ
ｔａｌ　ｓｅｍｉｃｏｎｄｕｃ　−ｔｏｒ）ＦＥＴと略
称されている。

ＭＥＳ・ＦＥＴに使用される半導体としてはシリコン（
Ｓｉ）、ガリウム砒素（ＧａＡｓ）、インジウム燐（Ｉ
ｎＰ）などがあり、用途は主としてマイクロ−波などの
超高周波、高性能素子である。

こ＼でＧａＡｓは電子移動度がＳｉと較べて６〜８倍大
きいと云う高周波素子とし、て有利な性質が着目され、
マイクロ波用材料として広く用いられている。

本発明はＧａＡｓ牛導体牛用体てなるＭＥＳ・ＦＥＴに
及び、ＭＥＳ−ＦＥＴを用いた集積回路においてゲート
領域とゲート電極との新しい製造方法に関するものであ
る。

（Ｃ）　　従来技術と問題点 第１図は従来のＭＥＳ−ＦＥＴの製造におけるゲート領
域とゲート電極の形成方法を示す断面図である。

すなわちクローム（Ｃｒ　）などの元素がドープされた
半絶縁性の基板１の上に気相成長法（ＣＶＤ）によって
二酸化硅素（Ｓｉ０２）からなる絶縁層２を厚さ約５ｏ
ｏｏ（りに形成し更にこの上にレジスト層３例えばＡＺ
１３５０を約０．８（μｍ：］の厚さにスピンコード法
により塗布して２層からなる保護膜４を形成する。次い
で写真蝕刻技術（ホトリングラフィ）により、ゲート領
域の形成予定領域５を窓明けしたる後（第１図Ａ）、こ
の部分にｎ型半導体を構成するようなイオン例えばＳｉ
イオンをイオン注入６する。（第１図Ｂ） 次に保護膜４を除去したる後ＣＶＤ法により５ｉ−０２
絶縁層を約１ｏｏｏ（Ａ）に形成し、次にこれを８００
〜８５０〔℃〕の温度で１０〜２０〔分〕間焼鈍処理を
行ってｎ型領域からなる活性領域７を形成する。

こ＼で８１０２絶縁層は熱処理に当ってＧａＡｓの構成
成分である砒素（Ａｓ）の分解蒸発を防ぐためである。

熱処理終了後はこの５ｔｏｔ絶縁層を除去したる後ゲー
ト電極を形成するため厚さ約４５００Ｃ人〕のタングス
テン（Ｗ）硅化物からなる薄膜８をスパッタ法などで形
成しく第１図Ｃ）、次にこれをドライエツチング等によ
り選択的に除去してゲート電極９を形成する（第１図Ｄ
）。

次にソース及びドレイン領域を形成するため再び厚さ約
５０００　（λ〕のｓｉｏ、絶縁層１０および厚さ約０
９８〔μｍ〕のレジスト層１１からなる保護層１２を形
成したる後、写真蝕刻技術を用いて窓明けし、これにＳ
ｉイオンのイオン注入１３を行い、更に先と同様な防禦
処理と熱処理を施してｎ＋型領領域１４形成する（第１
図Ｅ）。

このように複雑な工程を経て活性領域７およびゲート電
極９が作られているが、か＼る従来の方法では次のよう
な問題点がある。

（１）第１図（Ｂｌに示すイオン注入工程と同図（Ｃ）
に示すゲート電極用薄膜の形成工程の間にレジスト層３
と５ｉｏ２絶縁層２の除去工程と８５０　［：’Ｃ）の
焼鈍工程が入るためゲート電極形成位置が汚染される。

（２）第１図（Ｄ）に示したゲート電極９の形成は四弗
化炭素（ＣＦ４）と酸素（０，）とのガスプラズマを用
いるドライエツチング法により行われているが、この場
合加工性は硅化物の組成とエツチングガスの組成に敏感
に左右されて再現性が乏しく特にゲート幅が１〔μｍ〕
以下のサブミクロンゲート等の微細構造を寸法精度よく
安定して得ることは難しい。

（ｄ）　　発明の目的 本発明はゲート領域の活性層を汚染を蒙ることなく形成
すると共にゲート電極を寸法精度よく安定して形成する
方法を提供することを目的とする。

（ｅ）（発明の構成 本発明の目的はＧａＡｓ基板上のゲート電極形成位置の
みに選択的にイオン注入を施すと共に、選択注入に使用
したマスク材料をそのま＼リフトオフ材料に使用してゲ
ート電極を形成するＦＥＴ形成方法により実現すること
ができる。

（ｆ）　　発明の実施例 第２図は本発明に係るＦＥＴの形成工程を示す断面図で
ある。

すなわち半絶縁性の基板１の上には本実施例の場合、従
来の場合と同様に５ｉｌｌからなる厚さ約５０００（λ
〕の絶縁層２と厚さ約０８〔μｍ〕のレジスト層３から
なる保護Ｍ４を形成するが、この保護膜４においてゲー
ト電極形成位置１５にのみ窓明けしく第２図Ａ）、この
部分に本実施例の場合Ｓｉイオンのイオン注入６を行い
（第２図Ｂ）、次にこの保護膜４をその才＼用いスパッ
タ法によりタングステン硅化物からなるゲート電極形成
用薄膜８を形成する。（第２図Ｃ） 次にリフトオフ法によりレジスト層３を除去する。次い
で８００〜８５０（℃）、１０〜２０〔分〕の焼鈍処理
を行った後Ｓ　ｓ　０２絶縁層２を溶解除去し、ゲート
電極９及びその下に接するｎ型領域からなる活性領域７
′を形成する（第２図Ｄ）。

次に従来と同様にソース及びドレイン領域の形成のため
ｓｉｏ２層１０およびレジスト層１１からなる保護膜１
２を形成したる後窓明は部分にＳＬイオンのイオン注入
１３を行い、先と同様な処理によりｎ＋層１４を形成す
る（第２図Ｅ）。

以上のように本発明はゲート電極９の直下にのみ活性領
域７を作ると共にリフトオフ法によりゲート電極９を形
成するためゲート電極９を正確に形成することができ、
また今までのゲート電極９はＧａＡｓ基板１の上にゲー
ト電極形成用薄膜を形成したる後、電極パターンをホト
エッチしていたため正確な位置合わせが困難であったが
本発明の実施によりこれらの点が改良された。

第３図はこのようにして形成した′ＭＥＳ−ＦＥＴ素子
の構成図で（イ）は平面図、また（Ｂ）は断面図であ−
る。

こ＼でソース電極１５およびドレイン電極１６の形成方
法は従来と変わらない。

すなわち本実施例の場合、２〔μｍ〕の幅をもって形成
されたゲート電極９の両側に写真蝕刻技術を用いて面積
５×８〔μｍ〕で厚さ約３００〔入〕の金（Ａｕ　）・
ゲルマニウム（Ｇｅ　）合金薄層および厚さ約３ｏｏｏ
（１）のＡｕ層からなるソース電極１５およびドレイン
電極１６を形成する。

こ＼でＡｕｌｌＧｅ層を介する理由はオーミックな接触
を得るためである。

以上説明したように本発明はＭＥＳ−ＦＥＴの製造に当
ってゲート電極領域のＧａＡｓに選択的にイオン注入を
行って活性層を形成し、注入マスク材料をその才＼ゲー
トメタルのりフトオフ材料として用いるものである。

（ｇ）　　発明の効果 本発明によればＧａＡｓ基板とゲート電極との界面での
汚染が生じないためＦＥＴの特性が向上し、また電極の
位置精度を著しく高めることができた。

【図面の簡単な説明】

第１図（５）〜（５）は従来のＦＥＴ製造工程を示す断
面図また第２図（５）〜（８））は本発明に係る製造工
程のを示す断面図また第３図は本発明の実施にがかるＦ
ＥＴの構成を示す平面図（４）、断面図（８）である。 １は半絶縁性の基板、２．１０は絶縁層、３．１１はレ
ジスト層、４．１２は保護膜、７，７は活性領域、８は
ゲート電極形成用薄膜、９はゲート電極、１４はｎ層、
１５はソース電極、１６はドレイン電極。 代理人　弁理士　　松　岡　　宏四町扁第１図　　　　
　茅２Ｂ ／ 乙 −で−ＮＸ−不コ ／３　　／２ ／−７ 寥３図 （Ａ） 〆／ｌ

Claims (1)

【特許請求の範囲】
1. 半導体基体上に、ゲート電極パターンに対応する開口を
   有するマスク層を形成し、次いで前記マスク層をマスク
   として前記半導体基体に不純物を導入１次いで、前記半
   導体基体の不純物導入領域表面から前記マスク層上に延
   在してゲート電極材料を被着肱しかる後前記マスク層及
   びマスク層上のゲート電極材料を除去する工程を有する
   ことを特徴とする電界効果トランジスタの製造方法。