JPS59127874A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はショットキーバリアゲート型電界効果トランジ
スタの製造方法に関し、特にゲート部とソースおＬびド
レイン部との間隔を短か（自己整合方式で形成する電界
効果トランジスタの製造方法に関する。

ＧａＡａ半導体は、Ｓｌに較べて５〜６倍と大きな電子
移動度を有し、この高速性に大きな特長があるために、
近年、超高速集積回路（ＩＣ）に応用する研究開発が活
発に行なわれている。このＱａＡｓＩＣの能動素子とし
ては、基本的に第１図に示すようにショットキーバリア
型電界効果トランジスタ（ＭＥＳＦＥＴ　）が提案され
ている。これは、プレーナ構造と呼ばれ、半絶縁性Ｇａ
Ａａ基板４上にエピタキシャル成長やイオン注入により
厚さ約０．２μｍのｎ形不純物からなる動作層５を形成
し、ホトレジスト膜を用いたリフトオフ法などによりゲ
ート電極ｌを形成し、マスクの位置合せをして同様なリ
フトオフ法などによりソースおよびドレインのオーミッ
ク性冨極２．３を形成した比較的簡単な構造のものであ
る。

しかし、このようなプレーナ構造の製造方法では、オー
ミック性電極を形成するために目合せが必要である。目
合せ精度は最良の機器においても±０５μｍ　ぐらいで
あり、実用機では±１．０μｍぐらいである。このよう
な目合せ装置を用いて製造する。ＭＥＳＦＥＴ　ではオ
ーミック性電極とゲト電極との電極間隔を１０μｍ以下
にすることは、実際上困難である。一方、ゲート電極間
のＧａＡｓ動作層表面では、表面での結晶性の乱れや気
体の吸着などにより第２図に示すように表面空乏層９が
発生し実効的な動作層が薄（なり、オーミック性電極と
ゲート電極との電極間隔が長い場合には、ゲート・ソー
ス間の動作層抵抗（ソース直列抵抗）が増大して相互コ
ンダクタンスｇｍが著しく低下し、良好なＦＥＴ特性を
得ることが難しい。

そこで、目合せの問題を避けてソース直列抵抗を小さく
するために、種々の方法が提案されている。第３図はリ
セス構造と呼ばれるもので、動作層５を厚く形成し、ホ
トレジストなどをマスクとしてゲート部を堀込み、ゲー
ト電極１をリフトオフ法などにより自己整合的に形成す
るものである。

この構造はゲート近傍外の動作層を厚くすることにより
ソース直列抵抗を少な（している。しかし、ゲート部を
湿式エツチングにより堀込むためにＦＥＴのゲート遮断
電圧■ｐ１のばらつきが大きくなり、高集積回路には好
ましくない。第４図は鎧型極間構造と呼ばれるもので、
ホトレジストをマスクにしてＡＩゲート電極１をサイド
エツチングにより形成し、オーミック性電極ＡｕＧｅ　
　２．３をリフトオフにより自己整合的に形成するもの
である。この構造は電極間隔を０５μｍまで狭めること
は可能であるが、これ以下は精度的に難かしい欠点があ
る。第５図はオー＜ツク性電極２．３下に高濃度にｎ形
不純物をイオン注入したｎ″４４劃Ｉ−ト電極１に近す
げるように設けたものである。しかし、ｎ千尋電層　６
自体は再度の目合せにより形成するため、表面空乏層の
影響は第１図と同じであり、高集積回路には実用的では
ない。第６図は、ｎ形動外層５を形成した後、高耐熱性
ゲート電極１をマスクにイオン注入してｎ千尋電層６を
自己整合的に形成し、オーミック性電極２．３を設げた
ものである。この構造ではＧａＡｓの高耐熱性ゲート電
極１の微細加工が難かしい、また、ｎ千尋電層６をイオ
ン注入後、結晶性回復のために約８００℃の熱処理が必
要となるが、ゲート電極金属１がｎ形動外層５の中へ拡
散してショットキー特性が悪くなること、ゲート遮断電
圧Ｖ、が変化しやすい形成し、（ｂ）のように保護膜１
２としてプラズマ窒化膜０．１５μｍ１続いて高耐熱レ
ジスト１１を０．８μｍ１スパツタ蒸着酸化膜１３を０
３μｍにより全面を覆い、ホトレジストをマスクに平行
平板ドライエツチングでＣＦ４＋Ｈ２ガスにより高耐熱
レジスト１１までエツチングしてオーミック部を形成す
るだめの開口を設け、さらに残った酸化膜１３をマスク
に円筒形ドライエツチングで酸素ガスに（５） より高耐熱レジスト１１を数千λサイドエツチングした
後、残った酸化膜１３をマスクにプラズマ窒化膜の保護
膜を通してイオン注入をすることによりｈ＋導電層　６
を形成し、（Ｃ）のようにスパッタ蒸着酸化膜１４厚さ
０３μｍにより全面を覆い、（ｄ）のようにバッファド
弗酸液で軽（エツチングすると高耐熱レジス）１１の側
壁についたスパッタ蒸着酸化膜１４は弱いために速（溶
けてなくなり、高耐熱レジストをは（り液で溶してリフ
トオフするとゲート部となるゲート開口１５が生じ、プ
ラズマ窒化膜１２を保護膜として熱処理をすることによ
り動作層５およびｎ＋導電層６の結晶性を回復し、（ｅ
）のように円筒型ドライエツチングでＣＦ４ガスにより
酸化膜１４をマスクにプラズマ窒化膜１５をエツチング
して動作層５を露出させ、（ｆ）のようにゲ　ト開ロ１
５上にオーバーレイのゲート電極１を、ｎ千尋電層６上
にソースおよびドレインのオーミック性電極２．３を形
成してＭＥＳＦＥＴを完成するものである。この製造方
法はゲート金属電極をイオン注入層の熱処理後に形成す
るため、（６） ゲート金稿が動作層に拡散する問題はない。しかし、こ
の製造方法で問題になることは、高耐熱レジストに付着
したスパッタ蒸着酸化膜の結晶性が弱いことを利用して
バックアト弗酸で溶してリフトオフしゲ　ト開口１５を
形成するが、ＦＥＴ特性上の要求される形状精度として
このような選択性を利用した湿式エツチングでは再現性
や加工精度が悪（、安定な大量生産には適さないことで
ある。

ゲート開口１５の精度として、保護膜イオン注入ではれ
千尋電層の表面のキャリア濃度が高くなり、ドレイン耐
電圧やＦＥＴ飽和特性が悪（なることを防ぐために酸化
膜１３をマスクに高耐熱性レジスト１１を数千＾サイド
エツチングしているが、ゲート開口１５の精度はこれ以
下である必要がある。

しかし、このような結晶質の選択性を利用した湿式エツ
チングでは、ゲート開口を正確にしようとしてエツチン
グ時間を短かくするとリフトオンされない部分があり、
確実にリフトオフしようとしてエツチング時間を長（す
るとゲート開口が広がり、最終的なゲート長が長（なり
、ドレイン耐電圧やドレインコンダクタンスが小さくな
るなどの問題が生じる。さらに、スパッタ蒸着酸化膜の
角部における結晶膜質の境界はマイクルクランク方向で
あり、エツチングされたゲート開口１５の壁面は垂直で
はなく斜めになる。この酸化膜のゲート開口をマスクに
下のプラズマ窒化膜を円筒型ドライエツチングにより等
方向にエツチングすると、酸化膜自身もエツチングされ
て広がり、プラズマ窒化膜のゲート開口は広くなる。さ
らにまた、ゲート開口にプラズマ窒化膜が確実に残らな
いようにしようとしてエツチング時間を長（すると、サ
イドエツチングされてまたゲート開口は広（なる。

このように工程を追うごとにゲート開口は広くなると同
時にゲート長のばらつきも太き（なってい（。この結果
、最終的なＦＥＴ特性としてもほらつきが太き（なり、
このような製造方法を高集積回路に適用しても素子特性
の整合が悪いために希望する良好な回路特性を得ること
ができない。

本発明の目的は、表面空乏層の影響がな（、ゲート遮断
筒、圧が均一である良好なＭＥＳＦＥＴを得るだめに、
ゲート金属が動作層中へ拡散することがな（、ゲート電
極の近傍までソースおよびドレイン部となる高＃度ｈ＋
導電層を高精度に再現性よく自己整合的に形成する電界
効果トランジスタの製造方法を提供することにある。

本発明によれば半導体基板上に電界効果トランジスタ部
となる不純物層を形成し、該不純物層上にゲート形状を
決めるためのゲートパターンを形成し、該ゲートパター
ンを第１の被覆膜で覆い、前記ゲートパターンをマスク
にイオン注入により前記不純物層に高濃度不純物層を形
成し、第２の被覆膜で全面を横い、前記ゲートパターン
上部の該第１および第２の被覆膜を選択的に除去し、前
記ゲートパターンのみを選択的に除去してゲート開口を
前記被覆膜に設け、熱処理により前記高濃度不純物層の
結晶性を回復し、前記ゲート開口にゲート電極を形成す
る工程を有することを特徴とする電界効果トランジスタ
の製造方法が得られる。

次に本発明の実施例を図面を用いて説明する。

第８図（ａｌ〜（ｈｌが本発明の製造工程を示す第１の
実潰≠モ　　　　　　　（９） 流側である。

（、）のようにＣｒ濃度１　ｗｔｐｐｍの半絶縁性Ｇａ
Ａｓ基板４土にホトレジスト膜をマスクにしてＳｉ＋イ
オンを加速電圧５０　ＫｅＶ、ドーズ量１．６５　Ｘ　
１０１２．−２でイオン注入しピークキャリア濃度的２
．０Ｘ１０１７儒　、ヒーク娘度深さ約４５０入となる
ｎ形不純物の動作層５を形成し、このｎ形動外層５上に
アルミニウムＡＩを厚さ１．０μｍ全面蒸着しホトレジ
スト膜をマスクにして６０℃濃リン酸によりサイドエツ
チングしゲート長０５μｍのゲートパターン２１を形成
し、全面に第１の被覆膜としてプラズマ窒化膜２２を０
．２μｍ成長し、（ｂ）のようにＣＦ４＋Ｈ２（１０％
）ガスによる平行平板ドライエツチングにより異方性エ
ツチングして動作層５表面のプラズマ窒化［２２をエツ
チング除去し、ＡＩゲートパターン２１の側面にプラズ
マ窒化膜２２の側壁が残り、この側壁２２のゲート長方
向の長さはほぼ成長した膜厚の０．２μｍであり、（Ｃ
）のようにｎ形動外層５の周辺をホトレジスト膜２３で
覆い、側壁２２を付加したＡＩゲートバク−７２１（１
０） とホトレジスト膜２２をマスクに８１＋イオンを加速電
圧１３０　ＫｅＶ、　　ドーズ量７Ｘ１０　　ＣＩｎ　
でイオン注入し、ピークキャリア濃度１．５ＸｌＯｃｍ
。

ピーク濃度深さ１ｓｏｏｉ　となる高濃度ｎ形不純物か
らなるｎ＋導電層６を形成し、（ｄ）のようにホトレジ
スト膜２３を除去し、第２の被覆膜として厚さ０．４μ
ｍのプラズマ窒化膜２４で全面を覆い、ホトレジスト膜
２５を厚さ約１０μｍに塗布して約１８０°０３０分で
乾燥すると、ゲートパターン２１の凸部上のホト１／シ
スト膜２５は薄（なり、　（、）のようにＣＦ４ガスを
用いた平行平板ドライエツチングにより全面エツチング
してＡｔゲートパターン２１を露出させ、（ｆ）のよう
に残ったホトレジスト膜２５をは（り液で除去し１．Ａ
ｔゲートパターン２１を６０℃濃リン酸でエツチング除
去してゲート開口２６を設け、（ｇ）のように酸化膜（
Ｓｉ０２）２７を２０００人気相成長してゲート開口２
６を覆ってアニール保護膜とし、水素中８００℃２０分
間の熱処理により動作層５およびｎ千尋電層６の結晶性
を回復し、再度（ｆ）のように７二−ル保護膜の酸化膜
２７をバッファド弗酸液によりエツチング除去してゲー
ト開口２６Ｆの動作層５を露出させ、６０″Ｃ濃リン酸
によりＧａＡａ動作層５の表面を洗浄し、（ｈ）のよう
にアルミニウムＡＩを全面に蒸着しホトレジスト膜をマ
スクにサイドエツチングしてＡｌゲート電極１を形成し
、ｎ＋４電層６上に開口があるホトレジスト膜をマスク
にプラズマ窒化膜２３を平行平板ドライエツチングでＣ
Ｆ４　＋Ｈ２（Ｉ　Ｏ％　）ガスにより除去し、硫酸と
過酸化水素水から成るＧａＡｓエノチンダ液によりｎ千
尋電層６のＧａＡｓ表面を数百Ａエツチング除去し、オ
ーミック性金属としてＡｕＧｅ　１０００　Ａ、Ｐｔ　
１０００大を蒸着しホトレジスト膜を溶してリフトオフ
し、水素中４８０℃５分間熱処理してＡｕＧｅをｎ＋導
電１層６に拡散させることによりソースおよびドレイン
のオーミック性金属２．３が形成されてＧａＡｓ　ＭＥ
ＳＦＥＴが完成する。

次に第２の実施例としての製造工程を第９図（ａ）〜（
ｄ）に示す。第１の実施例と異なる点として、第８図価
）においてプラズマ窒化膜２２を平行平板ドライエツチ
ングして動作層５表面を露出させると動作ノー５に欠陥
が発生する場合があり、これを防ぐだめに膜を薄（残し
てｎ＋イオン注入をすることである。（、）のように半
絶縁性ＧａＡｓ基板４上に選択的にイオン注入してｎ形
動作置５を形成し、高さ１０μｍ１ゲート長０．５μｍ
のゲートパターン２１を形成し、全面に第１の被覆膜と
してプラズマ窒化膜２２を０２μｍ成長し、（ｂ）のよ
うにＣＦ４ガスによる平行平板ドライエツチングにより
異方性エツチングして動作層５表面のプラズマ窒化膜２
２を０、０５〜０．１０　ｐｍ　に薄（し、Ａｔゲート
パターン２１の側面にプラズマ窒化膜２２の側壁が残り
、側壁２２を付加し、たＡｔゲートパターン２１をマス
クにＳ＋＋イオンを選択的に加速電圧２００　ＫｅＶ。

ドーズ量１．５　Ｘ　１０”　ｃｍ−２でイオン注入し
高濃度ｎ形不純物からなるｎ千尋電層６を形成し、（Ｃ
）のようにＡＩゲートパターン２１上部のプラズマ窒化
膜２２．２４を選択的に除去し、Ａｔゲートパターン２
１を選択的にエツチング除去し、第１の実施例と同じよ
うに７二−ル保瞳膜で覆い熱処理をしてＧａＡｓの結晶
性を回復し、アニール保護膜をエソ（１３） チング除去してゲート電極を形成し、ソースおよびドレ
インのオーミック性電極をｎ＋４　電層上に形成してＧ
ａＡｓ　ＭＥ　Ｓ　Ｆ　ＥＴが完成する。

イオン注入後の結晶性を回復する熱処理方法（アニール
方法）として実施例ではキャップアニールと呼ばれる保
繰膜で半導体結晶表面を榎って結晶成分の蒸発を防ぐ熱
処理方法を示したが、このようなキャップアニールに限
ったことはな（、キャップレスアニールと呼ばれる保護
膜を用いない熱処理方法であってもよい。Ａ８圧力を制
御するキャップレスアニール方法として、Ｈ２ガスにＡ
　ｓ　Ｈ３ガスを分圧数＋ｍｔｏｒｒ加えて８５０℃６
０分間熱処理する方法、Ａ１１を含む溶けたＧａにＧａ
Ａａ基板表面を接触させて熱処理する方法などであって
もよい。また、短時間に急速加熱して結晶成分の蒸発や
再分布を防ぐ短時間アニールとして、電子ビームやレー
ザビームなどをＧａＡｓ表面に照射する熱処理方法、Ｇ
ａＡｓ表面を８１基板やＧａＡｓ基板で覆って赤外線ヒ
ータやカーボンヒータなどｉにより熱処理する方法であ
ってもよい。

（１４） 第３の実施例と１７ての製造工程を第１０図（、）〜［
ｄ）に示す。この実施例は最初にアニール保護膜で覆っ
た後、ゲートパターンを設けてゲート部の加工をするも
のである。、Ｎ（’、）のように半絶縁性ＧａＡｓ基板
４上に選択的にイオン注入してｎ形動作置５を形成し、
アニール保護膜として酸化膜（５ｉ０２　）２８を厚さ
０．２μｍ気相成長し、高さ１．０μｍ１　ゲート長０
５μｍのゲートパターン２１をサイドエツチングもしく
はｃｃｔ４　　ドライエツチングにより形成し、全面に
プラズマ窒化膜２２を０．２μｍ成長し、（ｂ）のよう
にＣＦ４ガスによる平行平板ドライエツチングにより異
方性エツチングして動作層５表面の酸化膜２８を０．０
５〜０．１０　ｐｍ　まで薄（し、ＡＩケートパターン
２１の側面にプラズマ窒化膜２２の側壁が残り、側壁２
２を付加Ｉ７たＡ１ゲートパターン２１をマスクにＳＳ
＋イオンを選択的に加速電圧２００　ＫｅＶ、ドーズｔ
１．５Ｘ１０　　ｃｍ　　でイオン注入し高濃度ｎ形不
純物からなるｎ＋導電層６を形成し、（ｃ）のように被
覆膜として厚さ０．４μｍのプラズマ窒化膜２４で全面
を覆い、（ｄ）のようにＡＩゲートパターン２１上部の
プラズマ屋化膜２２．２４を選択的に除去し、ＡＩゲー
トノくターン２１を選択的にエツチング除去し、水素中
８００℃２０分間熱処理してＧａＡ　ｓの結晶性を回復
し、プラズマ窒化膜のゲート開口２６Ｆのアニール保護
膜２８をバッファド弗酸液でエツチングしてＧａＡｓ動
作層５を露出させ、ゲート電極を形成し、ソースおよび
ドレインのオーミック性電＋ｌｊＡをｎ千尋電層上に形
成してＧａＡｓ　ＭＥＳＦＥＴが完成する。

実施例では、ゲートパターン２１にアルミニウムＡ１を
用いたが、他にモリブデンＭ０やチタンＴｉなどの金属
でもよ（、酸化アルミニウム、酸化シリコン、窒化アル
ミニウム、窒化シリコン、窒化モリブデン、窒化チタノ
などの絶縁物、高耐熱レジスト、ポリイミドなどの有機
樹脂膜などであってもよい。

また、保護膜と１７て気相成長５ｉ０２膜、被覆膜とし
てプラズマ窒化膜を用いだが、プラズマ窒化シリコン膜
、二酸化シリコン膜（酸化膜）、−酸化シリコン膜、酸
化アルミニウム膜などを組合せたり、両方とも同一であ
ってもよい。

また、ゲートパターン上の被覆膜の除去に平行平板ドラ
イエツチングを用いたが、円筒型ドライエツチング、イ
オンミーリングなどを用いてもよい。

また、ショットキーバリアゲート型ＦＥＴの製造方法と
して説明してきたが、ｎ形動作置にゲート開口からＢｅ
、　Ｍｇ、　ｚｎなどのＰ形不純物をイオン注入もしく
は拡散させてゲート部としたＰｎ接合による接合ゲート
型ＦＥＴとしてもよい。

上記のような本発明によれは、始めに形成した壁面が垂
直なゲートパターンをプラズマ窒化膜（被覆膜）にゲー
ト開口として反転した形状に変換し、壁面の垂直さ、ゲ
ート長を保持したまま結晶性を回復する熱処理をし、再
度このゲート開口をゲート金属で埋めることによりゲー
トパターンと□同一・なゲート形状を可視することがで
きる。実施例に用いたアルミニウムＡＩは微細加工性が
よ（、サイドエツチングやＣＣｌ４平行平板ドライエツ
チングによりくびれることな（はぼ均一な０．５μｍ幅
（１７） の配線も形成可能であり、側壁もほぼ垂直に高っている
。平行平板ドライエツチングによるゲートパターン上の
プラズマ窒化膜（＃を覆膜）の除去は、エツチング電、
力、ガス圧、エツチング時間などのエツチング条件を決
めれば再現性よ（できる。プラズマ窒化膜はアルミニウ
ムを溶かす６０℃濃リン酸には溶けず、シリコン酸化膜
を溶かすバッファド弗酸にはシリコン酸化膜に較べて約
１／３０のエツチング速度であり、このような組合せに
おけるエツチング選択性は非常に良好である。このよう
にゲートパターンをゲート開口として精度よ（保持する
ことができ、このゲート開口によりゲート長が決まるた
め、ショットキー特性やＦＥＴ特性が良好なＭＥＳＦＥ
Ｔを再現性よ（安定に生産することが可能になる。そし
て、結晶回復の熱処理後にゲート電極を形成するために
ゲート金属が動作層に拡散し、ゲートショットキー特性
が悪（なりゲート遮断電圧■が変動しばらつきが太き（
なるなどの問題が生じることはない。ゲート金属として
も高耐熱性である必要はな（、一般的なアル（１８） ミニウムＡＩ、チクンＴｉ１　　りロムＣｒなどを利用
することが可能である。

このようにゲート電極によリソースおよびドレイン部が
自己整合的に形成され、ゲートとソース部が０．５　μ
ｍ以下に接近したＧａＡｓ　ＭＥＳＦＥＴの特性として
、第１の実施例で作成したゲート幅２０μｍ１ゲート長
０５μｍにおいて、ゲート遮断電圧Ｖｐ　は平均値＋〇
、０９４　Ｖ、標準偏差０．０２１　Ｖであり、相互コ
ンダクタンスｇｍＨ２，６ｍｓと良好な結果を得た。

従来の第４図のようなゲート幅２０μｍ１　ゲート長１
．０μｍの短電極凹構造ではｇｍは１．７ｍｓであり、
第１図のように目合せで形成した電極間隔１．５μｍの
ものではｇｍｌ′ｉ０．４　ｍｓ以下であり、ドレイン
電流がまったく流れないものもあった。このように従来
のＭＥＳＦＥＴ特性との比較からも本発明の効果は明ら
かでめる。

【図面の簡単な説明】

第１図は従来の最も基本的なプレーナ構造のショットキ
ーバリ７ゲート型電界効果トランジスト（ＭＥＳＦＥＴ
）の断面図であり、第２図はこのブレーナ構造ＭＥＳＦ
ＥＴのＧａＡｓ動作層の表面に表面空乏層が発生してい
る状態を示しである。第３図はゲート部を堀込んだりセ
ス構造のＭＥＳＦＥＴであり、第４図はソースおよびド
レイン金属電極をゲート電極に接近させた短電極凹構造
のＭＥＳＦＥＴであり、第５図は目合せによるｎ＋４電
層があるブレーナ構造のＭＥＳＦＦＪＴであり、第６図
は高耐熱性ゲート電極をマスクにして自己整合的に評導
電層を設けたものであり、第７図（ａ）〜（ｆ）は高耐
熱性ゲート金属を用いずに第４図を応用してｎ＋導電層
を設けるＭＥＳＦＥＴの製造方法を説明するだめの図で
ある。第８図（ａ）〜（ｈ）、第９図（ａ）〜（ｄ）、
第１θ図（ａ）〜（ｄ）は本発明の製造方法を説明する
だめの図である。 図において、１はゲー）！極、２はソース電極、３はド
レイン電極、４は半絶縁性ＧａＡｓ基板、５はｎ形動作
置、６はｎ＋４電層、９は表面空乏層、１１は高耐熱性
レジスト、１２はプラズマ窒化膜、１３．１４はスパッ
タ蒸着酸化膜、１５はゲート開口、２１はゲートパター
ン、２２，２４はプラズマ窒化膜、２３．２５Ｖｉホト
レジスト膜、２７．２８は７二−ル保護膜である。 代理人弁理士　内線　　晋 （２１） 年　１　ロ　　　　　キ４　図

Claims (1)

【特許請求の範囲】
1. 半導体基板上に電界効果トランジスタ部となる不純物層
   を形成し、該不純物層上にゲート形状を決めるだめのゲ
   ートパターンを形成し、該ゲートパターンを第１の被覆
   膜で覆い、前記ゲートパターンをマスクにイオン注入に
   より前記不純物層に高濃度不純物層を形成し、第２の被
   覆膜で全面を覆い、前記ゲートパターン上部の該第１お
   よび第２の被覆膜を選択的に除去し、前記ゲートパター
   ンのみを選択的に除去してゲート開口を前記被覆膜に設
   け、熱処理により前記高濃度不純物層の結晶性を回復し
   、前記ゲート開口にゲート電極を形成する工程を有する
   ことを特徴とする電界効果トランジスタの製造方法。