JPS62254470A - 接合型薄膜トランジスタの製造方法 - Google Patents
接合型薄膜トランジスタの製造方法Info
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- JPS62254470A JPS62254470A JP9882286A JP9882286A JPS62254470A JP S62254470 A JPS62254470 A JP S62254470A JP 9882286 A JP9882286 A JP 9882286A JP 9882286 A JP9882286 A JP 9882286A JP S62254470 A JPS62254470 A JP S62254470A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/8086—Thin film JFET's
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁基板上の半導体薄膜いわゆるＳＤ Ｉ
（Ｓｉｌｉｃｏｎ又はＳｅ＋ｗｉｃｏｎｄｕｃｔｏｒ
ｏｎ Ｉｎ５ｕｌａｔｏｒ）を用いた接合型薄膜トラ
ンジスタ（ＴＰＴ）の製造方法に関する。
（Ｓｉｌｉｃｏｎ又はＳｅ＋ｗｉｃｏｎｄｕｃｔｏｒ
ｏｎ Ｉｎ５ｕｌａｔｏｒ）を用いた接合型薄膜トラ
ンジスタ（ＴＰＴ）の製造方法に関する。
接合型ＳＩＴやＦＥＴ、バイポーラトランジスタ、ショ
ットキーゲート型ＦＥＴ等のＴＦＴの製造方法で ＋１１絶縁基板上にビームアニールされた高抵抗半導体
膜を島状に形成 （２）該島状半導体膜上に第１マスク膜と第２マスク膜
を積層して設け、第２マスク膜が第１マスク膜に対し、
オーバーハング状にする工程 （３）第２マスク膜をマスクに一導電型の第１．第２主
電極半導体領域を形成 （４）絶縁膜を堆積後筒１及び第２マスク膜を除去し絶
縁膜をリフトオフし、島状半導体膜に開孔部を形成 （５）第１導電膜を堆積し、前記開孔部に制御電極を形
成する工程より成る。高抵抗半導体膜の導電型、第１導
電膜の材質（金属又は半導体膜）等によって上記種々の
接合型ＴＰＴに適用出来る。
ットキーゲート型ＦＥＴ等のＴＦＴの製造方法で ＋１１絶縁基板上にビームアニールされた高抵抗半導体
膜を島状に形成 （２）該島状半導体膜上に第１マスク膜と第２マスク膜
を積層して設け、第２マスク膜が第１マスク膜に対し、
オーバーハング状にする工程 （３）第２マスク膜をマスクに一導電型の第１．第２主
電極半導体領域を形成 （４）絶縁膜を堆積後筒１及び第２マスク膜を除去し絶
縁膜をリフトオフし、島状半導体膜に開孔部を形成 （５）第１導電膜を堆積し、前記開孔部に制御電極を形
成する工程より成る。高抵抗半導体膜の導電型、第１導
電膜の材質（金属又は半導体膜）等によって上記種々の
接合型ＴＰＴに適用出来る。
非晶質シリコン（ａ−ｓｉ）や多結晶ｓｉを用いたＴＰ
Ｔはガラス等の絶縁基板上に形成された絶縁ゲート型Ｆ
ＥＴであり、主に液晶表示装置等に応用されている。し
かし上記半導体薄膜のキャリア移動度が低いために高速
動作に限界がある。移動度向上のためにレーザ等ビーム
アニールした半導体薄膜を用いる方法があるが、ゲート
絶縁膜はやはり低温で堆積するため膜質に問題があり、
しきい値電圧ｖＴ、Ｉ等の制御や信鯨性向上が困難であ
った。
Ｔはガラス等の絶縁基板上に形成された絶縁ゲート型Ｆ
ＥＴであり、主に液晶表示装置等に応用されている。し
かし上記半導体薄膜のキャリア移動度が低いために高速
動作に限界がある。移動度向上のためにレーザ等ビーム
アニールした半導体薄膜を用いる方法があるが、ゲート
絶縁膜はやはり低温で堆積するため膜質に問題があり、
しきい値電圧ｖＴ、Ｉ等の制御や信鯨性向上が困難であ
った。
本発明は畝上の問題点を鑑みてなされたもので、低温製
造が可能でかつ電気的特性の制御性が良く、高速動作が
できるＴＰＴの製造方法を提供するものである。
造が可能でかつ電気的特性の制御性が良く、高速動作が
できるＴＰＴの製造方法を提供するものである。
ｃ問題点を解決するための手段〕
本発明による製造方法は、Ｓｏｌ構造の接合型ＳＩＴ、
ＦＥＴ、バイポーラトランジスタ等に適用できるもので
、 体膜を島状に形成。
ＦＥＴ、バイポーラトランジスタ等に適用できるもので
、 体膜を島状に形成。
（２）この島状半導体膜上に第１及び第２マスク膜を順
次堆積し、制御電極形状に前記２層マスク膜を残すと共
に第２マスク膜を第１マスク膜に対しオーバーハング状
にする工程。
次堆積し、制御電極形状に前記２層マスク膜を残すと共
に第２マスク膜を第１マスク膜に対しオーバーハング状
にする工程。
（３）第２マスク膜を用い島状半導体膜の両側に一導電
型の第１．第２主電極領域を選択形成。
型の第１．第２主電極領域を選択形成。
（４）絶縁膜を堆積し、第１．第２マスク膜の除去によ
るリフトオフで、制Ｗ電極形成用開孔部を設ける工程。
るリフトオフで、制Ｗ電極形成用開孔部を設ける工程。
（５）第１導電膜を堆積し制御電極形状する工程。
より成る。
第１．第２主電極領域の形成には、イオン注入や一導電
型半導体膜の堆積によって行う。
型半導体膜の堆積によって行う。
本発明の製造方法によるＴＰＴは、接合型であるため絶
縁膜の膜質の影響を受けにクク、接合の特性できまる。
縁膜の膜質の影響を受けにクク、接合の特性できまる。
高抵抗半導体膜にレーザアニールされた単結晶または多
結晶膜であるため、基本的に低温プロセスである。それ
故、高速動作が可能なＴＦＴが、ガラス等の低融点の基
板に大面積に形成できる利点を存する。
結晶膜であるため、基本的に低温プロセスである。それ
故、高速動作が可能なＴＦＴが、ガラス等の低融点の基
板に大面積に形成できる利点を存する。
ａ、実施例Ｉ ＳＩＴ製造工程（第１図）第１図には
本発明を接合型ゲートをもつＳＩＴに適用した場合の製
造工程例を示す、第１図Ｔａｌは絶縁基板１上にビーム
アニールされたｎ−３ｉ膜２を島状に形成した断面であ
る。絶縁基板ｌには、ガラス、石英、セラミックス等の
絶縁物や、絶縁膜コートされたＳｉや金属が用いられる
。特に基板１がガラス等の低融点材料の場合には、表面
をＳｉＯ！や５ｉ１１＋＋でコートすると有効である。
本発明を接合型ゲートをもつＳＩＴに適用した場合の製
造工程例を示す、第１図Ｔａｌは絶縁基板１上にビーム
アニールされたｎ−３ｉ膜２を島状に形成した断面であ
る。絶縁基板ｌには、ガラス、石英、セラミックス等の
絶縁物や、絶縁膜コートされたＳｉや金属が用いられる
。特に基板１がガラス等の低融点材料の場合には、表面
をＳｉＯ！や５ｉ１１＋＋でコートすると有効である。
ｎ−５ｉ膜２の形成には、ａ−３ｉや多結晶Ｓｉをレー
ザ光、電子線、赤外線等のビームで溶融再結晶アニール
を用いる。ｎ型不純物は、予めａ−５ｉ膜に添加したり
、アニール前または後にイオン注入等で添加される。
ザ光、電子線、赤外線等のビームで溶融再結晶アニール
を用いる。ｎ型不純物は、予めａ−５ｉ膜に添加したり
、アニール前または後にイオン注入等で添加される。
第１図中）は、島状ｎ−５ｔ膜２を横切る形で、即ち将
来のゲート電極形状に第１．第２マスク膜１０゜２０を
残した断面である。その際、第２マスク膜２０を第１マ
スク膜に対しオーバーハング状になる様に、第２マスク
膜２０をオーバーエッチする。第１、第２マスク膜ｔｏ
、２０には次工程のソース・ドレイン領域１３．２３の
選択形成や絶縁膜４の堆積に耐えられる膜が必要で、金
属、絶縁膜等が使用される。この例では第１マスク膜Ｉ
ＯにＣｒ、第２マスク膜２０にＭｏ、Ａ１．ＰＩＱ等を
用い、それぞれの厚さは例えば０．１〜０．２ ｕ、
０．５〜１ ａｍである。第１図（ｃｌは、第２マスク
膜２０をマスクにイオン注入によりｎ０ソース及びドレ
イン領域１３．２３をｎ−５ｉ膜２内に形成した状態を
示す、その結果、第２マスク膜２０の下部にはｎ−チャ
ンネル領域１２が形彫される。イオン注入時にマスクに
は、第２マスク膜２０の選択エッチ時のレジストもその
一部に使える。第１図＋ｄｌは、絶縁膜４を堆積後筒１
．第２マスクＭ１０．２０を除去して、絶縁膜４に開孔
部を設けた断面である。絶縁膜４はＳｉＯｘ、 ＳｉＮ
ｘ等で、ＰＣＶＤ、光ＣＶＤ等のＣＶＤやスバフタ等で
堆積される。その厚みは例えば０．３〜０．５μｍであ
る。
来のゲート電極形状に第１．第２マスク膜１０゜２０を
残した断面である。その際、第２マスク膜２０を第１マ
スク膜に対しオーバーハング状になる様に、第２マスク
膜２０をオーバーエッチする。第１、第２マスク膜ｔｏ
、２０には次工程のソース・ドレイン領域１３．２３の
選択形成や絶縁膜４の堆積に耐えられる膜が必要で、金
属、絶縁膜等が使用される。この例では第１マスク膜Ｉ
ＯにＣｒ、第２マスク膜２０にＭｏ、Ａ１．ＰＩＱ等を
用い、それぞれの厚さは例えば０．１〜０．２ ｕ、
０．５〜１ ａｍである。第１図（ｃｌは、第２マスク
膜２０をマスクにイオン注入によりｎ０ソース及びドレ
イン領域１３．２３をｎ−５ｉ膜２内に形成した状態を
示す、その結果、第２マスク膜２０の下部にはｎ−チャ
ンネル領域１２が形彫される。イオン注入時にマスクに
は、第２マスク膜２０の選択エッチ時のレジストもその
一部に使える。第１図＋ｄｌは、絶縁膜４を堆積後筒１
．第２マスクＭ１０．２０を除去して、絶縁膜４に開孔
部を設けた断面である。絶縁膜４はＳｉＯｘ、 ＳｉＮ
ｘ等で、ＰＣＶＤ、光ＣＶＤ等のＣＶＤやスバフタ等で
堆積される。その厚みは例えば０．３〜０．５μｍであ
る。
第１図＋１１１は、第１ａｍｔＷＡ５とし７Ｐ”５ｉＷ
ｊ４を堆積して選択エッチによりＰ゛ゲート電極１５を
形成した状態である。Ｐ″Ｓｔ膜にはＰ″ａ−５ｉ膜や
多結晶５ｉｌｌが用いられ、ビームアニールで低抵抗化
と共にｎ−チャンネル領域１２内にＰゲート領域１１５
も形成され、かつｎ°ソースドレイン領域１３．２３の
活性化も図れる。このアニールはＰ″Ｓｔ膜を溶融させ
る温度以下で行う。
ｊ４を堆積して選択エッチによりＰ゛ゲート電極１５を
形成した状態である。Ｐ″Ｓｔ膜にはＰ″ａ−５ｉ膜や
多結晶５ｉｌｌが用いられ、ビームアニールで低抵抗化
と共にｎ−チャンネル領域１２内にＰゲート領域１１５
も形成され、かつｎ°ソースドレイン領域１３．２３の
活性化も図れる。このアニールはＰ″Ｓｔ膜を溶融させ
る温度以下で行う。
第１図（ｆｌは、絶縁ＪＰＪ４にコンタクト開孔を設け
、第２導電膜６を堆積選択エッチして、例えばソース配
線１６．ドレイ配ｖＡ２６．ゲート配線（図示せず）を
設けた完成断面である。必要に応じコンタクト開孔前に
フィールド絶縁膜も堆積できる。
、第２導電膜６を堆積選択エッチして、例えばソース配
線１６．ドレイ配ｖＡ２６．ゲート配線（図示せず）を
設けた完成断面である。必要に応じコンタクト開孔前に
フィールド絶縁膜も堆積できる。
本例はｎチャンネルＳＩＴの例であるが、各領域の導電
型を逆にしてＰチャンネルも同様に製造できる。短チャ
ンネル化のためには、第１マスク膜１０のオーバーエッ
チ量を増加して行えると共に、ｎ９ソースドレイン領域
１３．２３とＰゲート領域１１５の間の容量低下、耐圧
向上ができる。そのためにはさらに、絶縁膜４の堆積を
より平均自由行程の小さい条件で行う。
型を逆にしてＰチャンネルも同様に製造できる。短チャ
ンネル化のためには、第１マスク膜１０のオーバーエッ
チ量を増加して行えると共に、ｎ９ソースドレイン領域
１３．２３とＰゲート領域１１５の間の容量低下、耐圧
向上ができる。そのためにはさらに、絶縁膜４の堆積を
より平均自由行程の小さい条件で行う。
ＳＩＴでは、ｎ−チャンネル領域１２とＰゲート領域１
１５の接合によりｎ−チャンネル領域１２が空乏層化す
る様、不純物密度や寸法が選ばれる。その値の選択によ
っては、通常の接合型ＦＥＴとしても本発明は適用され
る。
１５の接合によりｎ−チャンネル領域１２が空乏層化す
る様、不純物密度や寸法が選ばれる。その値の選択によ
っては、通常の接合型ＦＥＴとしても本発明は適用され
る。
ｂ、実施例２ バイポーラトランジスタ（第２図）第２
図は本発明の製造方法が適用された横型バイポーラトラ
ンジスタの構造例である。第１図と同様な製造工程を用
いているが、高抵抗半導体薄膜２としてＰ−３ｉ膜を用
いており、これがＰ−ベース領域１２となる。第１．第
２主電極領域１３．２３はそれぞれｎ゛エミツタｎ°コ
レクタ領域となり、制御電極１５はＰ°ベース電極とな
る。
図は本発明の製造方法が適用された横型バイポーラトラ
ンジスタの構造例である。第１図と同様な製造工程を用
いているが、高抵抗半導体薄膜２としてＰ−３ｉ膜を用
いており、これがＰ−ベース領域１２となる。第１．第
２主電極領域１３．２３はそれぞれｎ゛エミツタｎ°コ
レクタ領域となり、制御電極１５はＰ°ベース電極とな
る。
Ｃ１実施例３ ＳＩＴ構造例（第３図）第３図は第１
図の実施例をさらに応用した場合のＳＩＴ構造例である
。実施例１における工程で絶縁膜４のリフトオフ（第１
図ｃｄ））の後、Ｐ型イオンをｎ′チャンネル６１ Ｍ
ｉ １２の基板！側界面にイオン注入してＰ壁領域２１
５を設け、界面の欠陥の影響を低減したものである。そ
の際の選択イオン注入のマスクには絶縁１ｔ！ｉ！４が
使用される。
図の実施例をさらに応用した場合のＳＩＴ構造例である
。実施例１における工程で絶縁膜４のリフトオフ（第１
図ｃｄ））の後、Ｐ型イオンをｎ′チャンネル６１ Ｍ
ｉ １２の基板！側界面にイオン注入してＰ壁領域２１
５を設け、界面の欠陥の影響を低減したものである。そ
の際の選択イオン注入のマスクには絶縁１ｔ！ｉ！４が
使用される。
ｄ、実施例４ ＭＥＳＦＥＴ製造工程（第４図）第４
図にはショットキー・ゲート型ＦＥＴ（ＭＥＳＦＦ、Ｔ
）に本発明を適用した製造工程例を示す。
図にはショットキー・ゲート型ＦＥＴ（ＭＥＳＦＦ、Ｔ
）に本発明を適用した製造工程例を示す。
第４図（ａｌは、実施例１と同様ｎ−５ｔ膜１２上に第
１、第２マスク膜１０．２０を選択形成した断面（第１
図（ｂｌ）である、第４１！Ｉ（ｂ）は、実施例１のイ
オン注入のかわりにｎ″ＳｉＳｉ膜３した状態を示す。
１、第２マスク膜１０．２０を選択形成した断面（第１
図（ｂｌ）である、第４１！Ｉ（ｂ）は、実施例１のイ
オン注入のかわりにｎ″ＳｉＳｉ膜３した状態を示す。
ｎ”５ｉｌｌＷ３には、ｎ”ａ−５ｉ膜やｎ′″多結晶
５ｉ膜が用いられＰＣＶＤ、光ＣＶＤ等ＣＶＤの他に蒸
着、スパッタ等で堆積できる。
５ｉ膜が用いられＰＣＶＤ、光ＣＶＤ等ＣＶＤの他に蒸
着、スパッタ等で堆積できる。
ｎ”ｓｉ膜３の低抵抗化にはやはりビームアニールが効
果的である―また、この工程ではｎ”５ｉｌｌ！Ｊが不
要部（基＋ｉ を上など）にもつくので、不要部を選択
除去する必要がある。この選択エッチの後、第４図（Ｃ
）の様に絶縁膜４を堆積する。その後、第２マスク膜２
０上のｎ”ｓｉ膜３、絶縁膜４をリフトオフする。第４
図（ｄｌは、ショットキー金属を第１導電膜５として堆
積し、シッットキーゲート電極１５を形成した断面であ
る。第４図（＠）は、必要に応シフイールド絶縁膜７を
堆積し、コンタクト開孔後各配線を形成して完成した断
面である。
果的である―また、この工程ではｎ”５ｉｌｌ！Ｊが不
要部（基＋ｉ を上など）にもつくので、不要部を選択
除去する必要がある。この選択エッチの後、第４図（Ｃ
）の様に絶縁膜４を堆積する。その後、第２マスク膜２
０上のｎ”ｓｉ膜３、絶縁膜４をリフトオフする。第４
図（ｄｌは、ショットキー金属を第１導電膜５として堆
積し、シッットキーゲート電極１５を形成した断面であ
る。第４図（＠）は、必要に応シフイールド絶縁膜７を
堆積し、コンタクト開孔後各配線を形成して完成した断
面である。
この例の様にｎ″ＳＩＳＩ膜３によってソース・ドレイ
ン領域１３．２３等の第１．第２主電極領域の形成が可
能であり、これは接合型ＳＩＴ、ＦＥＴやバイポーラト
ランジスタにも適用できる。この場合も、ｎ″ＳｔＳｔ
膜３時の平均自由行程より絶縁Ｗｉ４の堆積時のそれを
短くすることが有効である。
ン領域１３．２３等の第１．第２主電極領域の形成が可
能であり、これは接合型ＳＩＴ、ＦＥＴやバイポーラト
ランジスタにも適用できる。この場合も、ｎ″ＳｔＳｔ
膜３時の平均自由行程より絶縁Ｗｉ４の堆積時のそれを
短くすることが有効である。
本発明は、１１Ｉ御電極構造がＰＮ接合やショットキー
接合の電界効果型トランジスタであるＳＩＴやＦＥＴ、
また制御電極がベースであるバイポーラトランジスタ等
の接合型ＴＰＴの製造のすべてに適用できる。セルファ
ライン工程を利用しているため、制御電極の幅の微細化
が容易なためＳＯ１構造と相まって高速性能の向上に有
効である。
接合の電界効果型トランジスタであるＳＩＴやＦＥＴ、
また制御電極がベースであるバイポーラトランジスタ等
の接合型ＴＰＴの製造のすべてに適用できる。セルファ
ライン工程を利用しているため、制御電極の幅の微細化
が容易なためＳＯ１構造と相まって高速性能の向上に有
効である。
本発明による製造方法は、ビームアニールＳｔに限らず
他の半導体薄膜にも適用される。また、本発明によって
製作されたＴＰＴは高速、低消費電力、高信鎖性の特徴
を有するため、例えば大面積ＴＰＴ液晶パネルの駆動回
路等に適用される一方、ａ −Ｓ ｉ Ｉｌｌデバイス
との混載化、多層ＩＣ化への応用も可能である。
他の半導体薄膜にも適用される。また、本発明によって
製作されたＴＰＴは高速、低消費電力、高信鎖性の特徴
を有するため、例えば大面積ＴＰＴ液晶パネルの駆動回
路等に適用される一方、ａ −Ｓ ｉ Ｉｌｌデバイス
との混載化、多層ＩＣ化への応用も可能である。
第１図（ａｌ〜（ｆｌは本発明によるＳＩＴの製造工程
断面図、第２図と第３図はそれぞれ本発明を用いたバイ
ポーラトランジスタとＳＩＴの構造断面図、第４図１８
）〜ｔａｌは本発明によるＭＥＳＦＥＴの製造工程断面
図である。 ■・・・基板 ２・・・ｎ−３ｉ膜３・・・ｎ”
ｓｉ膜 ４・・・絶縁膜 ５・・・第１導電膜（Ｐ″Ｓｉ膜または金属）６・・・
第２導電ＩＩ！ １０・・・第１マスク膜１３・・・
ｎ９第１主電極領域（ソースまたはエミッタ） １５・・・制御電極（ゲートまたはベース）２０・・・
第２マスク膜 ２３・・・ｎ′第２主電Ｈａ ８ｉ域（ドレインまたは
コレクタ） 以上 出願人 セイコー電子工業株式会社 ノ（イ４ホ０−ラトラン二゛スタΦ矛鵜濫「１面０ワ第
２図 ＳＩＴ句Ｓｇ前面図 第３ｖＡ
断面図、第２図と第３図はそれぞれ本発明を用いたバイ
ポーラトランジスタとＳＩＴの構造断面図、第４図１８
）〜ｔａｌは本発明によるＭＥＳＦＥＴの製造工程断面
図である。 ■・・・基板 ２・・・ｎ−３ｉ膜３・・・ｎ”
ｓｉ膜 ４・・・絶縁膜 ５・・・第１導電膜（Ｐ″Ｓｉ膜または金属）６・・・
第２導電ＩＩ！ １０・・・第１マスク膜１３・・・
ｎ９第１主電極領域（ソースまたはエミッタ） １５・・・制御電極（ゲートまたはベース）２０・・・
第２マスク膜 ２３・・・ｎ′第２主電Ｈａ ８ｉ域（ドレインまたは
コレクタ） 以上 出願人 セイコー電子工業株式会社 ノ（イ４ホ０−ラトラン二゛スタΦ矛鵜濫「１面０ワ第
２図 ＳＩＴ句Ｓｇ前面図 第３ｖＡ
Claims (6)
- （１）（ａ）絶縁基板上に一導電型もしくは逆導電型不
純物を含む半導体薄膜を堆積し、エネルギービームで溶
融・再結晶化して高抵抗半導体薄膜とする第１工程 （ｂ）前記高抵抗半導体薄膜を選択エッチして島状領域
とする第２工程 （ｃ）前記島状領域を横切る様に第１マスク膜とその上
の第２マスク膜を選択形成し、かつ第１マスク膜に対し
第２マスク膜をオーバーハング状にする第３工程 （ｄ）前記第２マスク膜をマスクに高抵抗半導体膜をは
さんで互いに離間する一導電型不純物を含む第１主電極
半導体領域と第２主電極半導体領域を形成する第４工程 （ｅ）絶縁膜を堆積後、第１及び第２マスク膜を除去す
ることにより高抵抗半導体膜を第１又は第２マスク膜の
形状に露出する第５工程 （ｆ）第１導電膜を堆積後、選択エッチにより前記露出
した高抵抗半導体膜に接する制御電極を形成する第６工
程とから成る接合型薄膜トランジスタの製造方法。 - （２）前記高抵抗半導体膜が一導電型であり、前記第１
導電膜が逆導電型半導体膜であり、第１及び第２主電極
領域が一導電型ソース及びドレイン領域、制御電極が逆
導電型ゲート電極であることを特徴とする特許請求の範
囲第１項記載の接合型薄膜トランジスタの製造方法。 - （３）前記高抵抗半導体膜が一導電型であり、前記第１
導電膜が金属であって、第１及び第２主電極領域が一導
電型ソース及びドレイン領域、制御電極がショットキー
ゲート電極であることを特徴とする特許請求の範囲第１
項記載の接合型薄膜トランジスタの製造方法。 - （４）前記高抵抗半導体膜が逆導電型であり、前記第１
導電膜が逆導電型半導体膜であって、第１及び第２主電
極領域が一導電型エミッタ及びコレクタ領域、制御電極
がベース電極であることを特徴とする特許請求の範囲第
１項記載の接合型薄膜トランジスタの製造方法。 - （５）前記第４工程における第１及び第２主電極領域の
形成が一導電型不純物のイオン注入でなされることを特
徴とする特許請求の範囲第１項から第４項いずれか記載
の接合型薄膜トランジスタの製造方法。 - （６）前記第４工程における第１及び第２主電極領域の
形成が一導電型半導体膜を堆積する工程と、不要部の一
導電型半導体膜を除去する工程とから成ることを特徴と
する特許請求の範囲第１項から第４項いずれか記載の接
合型薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9882286A JPS62254470A (ja) | 1986-04-28 | 1986-04-28 | 接合型薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9882286A JPS62254470A (ja) | 1986-04-28 | 1986-04-28 | 接合型薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62254470A true JPS62254470A (ja) | 1987-11-06 |
Family
ID=14229996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9882286A Pending JPS62254470A (ja) | 1986-04-28 | 1986-04-28 | 接合型薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62254470A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103811353A (zh) * | 2012-11-08 | 2014-05-21 | 中芯国际集成电路制造(上海)有限公司 | 一种结型场效应晶体管及其制备方法 |
| CN105336793A (zh) * | 2014-07-29 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
Citations (8)
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-
1986
- 1986-04-28 JP JP9882286A patent/JPS62254470A/ja active Pending
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| CN105336793A (zh) * | 2014-07-29 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
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