JPS6020582A - Ｍｉｓトランジスタ及びその製造方法 - Google Patents
Ｍｉｓトランジスタ及びその製造方法Info
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- JPS6020582A JPS6020582A JP12841883A JP12841883A JPS6020582A JP S6020582 A JPS6020582 A JP S6020582A JP 12841883 A JP12841883 A JP 12841883A JP 12841883 A JP12841883 A JP 12841883A JP S6020582 A JPS6020582 A JP S6020582A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
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- H01L29/78657—SOS transistors
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- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、絶縁基板上に形成されるＭＩＳ ）ランジス
タ及びその製造方法に関する。
タ及びその製造方法に関する。
絶縁基板上に形成されるＭＩＳ ）ランジスタ（以下、
ＳＯＩ （ｓｅｍｉｅｏｎｄｕｃｔｏｒ ｏｎ １ｎｓ
ｕｌａｔｏｒ） Ｍ）Ｓ ）ランジスタと略す）はトラ
ンジスタ間の分離が容易である、寄生容量が少ない、な
どの特徴を有し、高性能ＬＳＩに最も適した構造と考え
られている。
ＳＯＩ （ｓｅｍｉｅｏｎｄｕｃｔｏｒ ｏｎ １ｎｓ
ｕｌａｔｏｒ） Ｍ）Ｓ ）ランジスタと略す）はトラ
ンジスタ間の分離が容易である、寄生容量が少ない、な
どの特徴を有し、高性能ＬＳＩに最も適した構造と考え
られている。
ＳＯＩ ＭＯＳ ）ランジスタの典型的な例は、ＳＯ８
（（Ｓｉｌｉｃｏｎ ｏｎ ５ａｐｐｈｉｒｅ ）であ
るが、一般に通常のエピタキシャル法で良好な結晶を得
るためにはシリコン単結晶薄膜は０．２μｍ以上の厚み
が必要とされている。実用的には、０．４〜０．６μｍ
程度の厚さが最も良く用いられている。
（（Ｓｉｌｉｃｏｎ ｏｎ ５ａｐｐｈｉｒｅ ）であ
るが、一般に通常のエピタキシャル法で良好な結晶を得
るためにはシリコン単結晶薄膜は０．２μｍ以上の厚み
が必要とされている。実用的には、０．４〜０．６μｍ
程度の厚さが最も良く用いられている。
ζこで高性能化を目的とした短チヤネル化の問題点につ
いて考える。
いて考える。
ＳＯＩ ＭＩＳ ）ランジスタにおいても通常のバルク
ＭＩＳ）ランジスタと同様に短チヤネル化に伴ない、パ
ンチスルー、閾電圧の低下等に対処するためにチャネル
が形成される半導体基板の不純物濃度を高くする必要が
ある。しかし基板不純物濃度が高くなると、ドレインブ
レークダウン電圧が低下したシ、あるいは基板が電気的
に浮遊しているために、ダイナミック特性が低下したり
するといった悪影響が予想される。この第１の問題点は
半導体基板の膜厚が、空乏層厚みと同程度かあるいはそ
れ以上であるために、バルクＭＩＳ ）ランジスタの場
合と同様に空乏層中のチャージがトランジスタの電気特
性に多大な影響を与えることが原因である。第２の問題
点はチャネル長の制御性である。
ＭＩＳ）ランジスタと同様に短チヤネル化に伴ない、パ
ンチスルー、閾電圧の低下等に対処するためにチャネル
が形成される半導体基板の不純物濃度を高くする必要が
ある。しかし基板不純物濃度が高くなると、ドレインブ
レークダウン電圧が低下したシ、あるいは基板が電気的
に浮遊しているために、ダイナミック特性が低下したり
するといった悪影響が予想される。この第１の問題点は
半導体基板の膜厚が、空乏層厚みと同程度かあるいはそ
れ以上であるために、バルクＭＩＳ ）ランジスタの場
合と同様に空乏層中のチャージがトランジスタの電気特
性に多大な影響を与えることが原因である。第２の問題
点はチャネル長の制御性である。
ＳＯＩ ＭＩＳ ）ランジスタでは通常ソース・ドレイ
ン拡散層厚みは半導体基板のそれと等しい。従って拡散
の制御性から実用的な実効チャネル長は半導体基板厚み
の２〜３倍以下にすることはできない。
ン拡散層厚みは半導体基板のそれと等しい。従って拡散
の制御性から実用的な実効チャネル長は半導体基板厚み
の２〜３倍以下にすることはできない。
第１及び第２の間ｉＷは、従って、半導体基板の厚みを
よシ薄くすることができれば基本的には避けられる。し
かし、ソース・ドレインの厚さが薄くなることで寄生抵
抗が非常に大きくなったり、あるいは中途半ばな厚さで
基板領域の大半が空乏化してしまうような状態では、か
えってパンチスルー特性は悪くなるので、単純な半導体
基板の薄膜化は、必ずしも短チヤネル化には適さない。
よシ薄くすることができれば基本的には避けられる。し
かし、ソース・ドレインの厚さが薄くなることで寄生抵
抗が非常に大きくなったり、あるいは中途半ばな厚さで
基板領域の大半が空乏化してしまうような状態では、か
えってパンチスルー特性は悪くなるので、単純な半導体
基板の薄膜化は、必ずしも短チヤネル化には適さない。
従って本発明の目的は、短チャネルにおいてもパンチス
ルー電圧や閾電圧の低下といったいわゆる短チヤネル効
果が有効に抑制され、かつ、チャネルが形成される半導
体基板内の不純物に起因するブレークダウン電圧の低下
、ダイナミック特性の低下がなく、しかもソース、ドレ
インによる寄生抵抗が充分低いＳＯＩ ＭＩＳ ）ラン
ジスタと、このようなトランジスタを容易に実現できる
製造方法を提供することにある。
ルー電圧や閾電圧の低下といったいわゆる短チヤネル効
果が有効に抑制され、かつ、チャネルが形成される半導
体基板内の不純物に起因するブレークダウン電圧の低下
、ダイナミック特性の低下がなく、しかもソース、ドレ
インによる寄生抵抗が充分低いＳＯＩ ＭＩＳ ）ラン
ジスタと、このようなトランジスタを容易に実現できる
製造方法を提供することにある。
すなわち本発明は、絶縁基板上に形成され、チャネルが
形成される半導体基板を２００Å以下の厚みとし、かつ
ソース・ドレイン領域がゲート直下のゲートとオーバー
ラツプしている部分を除いて、前記半導体基板の厚みよ
シも厚くしたことを特徴とするＭＩＳ ）ランジスタお
よび絶縁基板上に半導体単結晶薄膜を成長させ、ゲート
絶縁膜とゲート電極を形成し、ゲート電極の側面を絶縁
体でカバーした後、選択的エピタキシャル成長によって
ソース・ドレインの領域の上にのみ半導体を成長させ、
前記半導体薄膜に比べて厚いソース−ドレインを形成す
ることを特徴とするＭＩＳ ）ランジスタの製造方法で
ある。
形成される半導体基板を２００Å以下の厚みとし、かつ
ソース・ドレイン領域がゲート直下のゲートとオーバー
ラツプしている部分を除いて、前記半導体基板の厚みよ
シも厚くしたことを特徴とするＭＩＳ ）ランジスタお
よび絶縁基板上に半導体単結晶薄膜を成長させ、ゲート
絶縁膜とゲート電極を形成し、ゲート電極の側面を絶縁
体でカバーした後、選択的エピタキシャル成長によって
ソース・ドレインの領域の上にのみ半導体を成長させ、
前記半導体薄膜に比べて厚いソース−ドレインを形成す
ることを特徴とするＭＩＳ ）ランジスタの製造方法で
ある。
次に本発明の構造のＭＩＳ ）ランジスタの動作原理に
ついて説明する。
ついて説明する。
ＭＩＳ）ランジスタの反転層の厚みは通常数十λ〜１０
０Ａである。従ってトランジスタとして本質的に必要と
されるのはゲート絶縁膜の下のせいぜい２００Ａの半導
体層だけである。短チャネルにおける閾電圧の低下とか
、パンチスルー耐圧の低下とかはすべて反転層の下に広
がっている空乏層中の電位が、ドレイン電極の影響によ
って変化するだめに生じるのであり、チャネル部分に直
接影響を与えるからではない。すなわちゲート電極から
チャネルまでの距離（ゲート酸化膜厚）がチャネル長に
比べて充分短いならば、チャネルのポテンシャルはあく
までもゲートでコントロールされる。
０Ａである。従ってトランジスタとして本質的に必要と
されるのはゲート絶縁膜の下のせいぜい２００Ａの半導
体層だけである。短チャネルにおける閾電圧の低下とか
、パンチスルー耐圧の低下とかはすべて反転層の下に広
がっている空乏層中の電位が、ドレイン電極の影響によ
って変化するだめに生じるのであり、チャネル部分に直
接影響を与えるからではない。すなわちゲート電極から
チャネルまでの距離（ゲート酸化膜厚）がチャネル長に
比べて充分短いならば、チャネルのポテンシャルはあく
までもゲートでコントロールされる。
そこでチャネルの下の空乏層領域を絶縁体でおきかえ、
かつソース・ドレインの下端と、チャネルの下端とを同
一平面上にそろえておけば、空乏層にまつわる短チヤネ
ル効果を抑制したまま、ＭＩＳトランジスタとしての良
好な動作が実現できる。
かつソース・ドレインの下端と、チャネルの下端とを同
一平面上にそろえておけば、空乏層にまつわる短チヤネ
ル効果を抑制したまま、ＭＩＳトランジスタとしての良
好な動作が実現できる。
ただしこのままではソース・ドレイン層の厚みがチャネ
ルと同程度になシ、寄生抵抗は非常に大きくなる。従っ
て、ゲート直下のゲートとオーバーラツプしている部分
を除いたソース・ドレイン領域の厚みを上方向に厚くす
ることで外因性の寄生抵抗は低減できる。
ルと同程度になシ、寄生抵抗は非常に大きくなる。従っ
て、ゲート直下のゲートとオーバーラツプしている部分
を除いたソース・ドレイン領域の厚みを上方向に厚くす
ることで外因性の寄生抵抗は低減できる。
以下、第１図（ａ）〜（ｆ）の一連の工程図を用いて本
発明の典型的な一実施例につき、その構造及び製造方法
を説明する。以下の説明では説明の便宜上、絶縁基板を
サファイア、また半導体をシリコンと仮定するが、単結
晶薄膜が形成できさえすれば他の材料でもよく、これも
当然本発明の範囲に含まれる。
発明の典型的な一実施例につき、その構造及び製造方法
を説明する。以下の説明では説明の便宜上、絶縁基板を
サファイア、また半導体をシリコンと仮定するが、単結
晶薄膜が形成できさえすれば他の材料でもよく、これも
当然本発明の範囲に含まれる。
第１図（＆）は、サファイア基板１にシリコンを分子線
エピタキシャル法で約３０ＯＡ成長させた後（１００面
）、トランジスタに必要な部分２を異方性エツチングに
よってエッチオフし、 ２００Ａのゲート酸化膜３を成
長させた状態を示す。この時点でシリコン基板２の厚み
は２００＾となる。第１図（１））は、第１あるいは第
２導伝凰のドープトポリシリ−ｙｙｓｏｏｏ大と、ＣＶ
Ｄ Ｓｉｎ、 ２０００Ａとを順にたい積した後選択エ
ツチングによシゲート電極４を形成した状態である。５
はマスク酸化膜を示す。第１図（ｅ）はイオン注入で第
１導伝型のソースドレイン領域６を形成した状態である
が、この時イオン注入のエネルギーは２００＾のゲート
酸化膜３の直下に不純物分布のピークが来るように選ば
れる。第１図（ｄ）はポリシリコンゲート４の側面に熱
酸化膜を約２００＾成長させ゛た後に異方性スパッタエ
ツチング法によシンース争ドレイン６のゲートにオーバ
ーラツプしていない領域の表面の酸化膜を取り除いた状
態である。この時ゲート４の上の酸化膜５は約２０００
＾程度あるのでポリシリコン表面は外には現れない。
エピタキシャル法で約３０ＯＡ成長させた後（１００面
）、トランジスタに必要な部分２を異方性エツチングに
よってエッチオフし、 ２００Ａのゲート酸化膜３を成
長させた状態を示す。この時点でシリコン基板２の厚み
は２００＾となる。第１図（１））は、第１あるいは第
２導伝凰のドープトポリシリ−ｙｙｓｏｏｏ大と、ＣＶ
Ｄ Ｓｉｎ、 ２０００Ａとを順にたい積した後選択エ
ツチングによシゲート電極４を形成した状態である。５
はマスク酸化膜を示す。第１図（ｅ）はイオン注入で第
１導伝型のソースドレイン領域６を形成した状態である
が、この時イオン注入のエネルギーは２００＾のゲート
酸化膜３の直下に不純物分布のピークが来るように選ば
れる。第１図（ｄ）はポリシリコンゲート４の側面に熱
酸化膜を約２００＾成長させ゛た後に異方性スパッタエ
ツチング法によシンース争ドレイン６のゲートにオーバ
ーラツプしていない領域の表面の酸化膜を取り除いた状
態である。この時ゲート４の上の酸化膜５は約２０００
＾程度あるのでポリシリコン表面は外には現れない。
第１図（ｅ）に約１０００℃でシリコンの選択的エピタ
キシャル成長によシバ四ゲン化気体を主体とする成長ガ
スを用いてエピタキシャルシリコン７を約５００ＯＡ成
長させた状態を示す。このとき成長ガスに第１伝導屋の
不純物を混入しておけばエピタキシャルシリコン７と４
．！：のソース・ドレイン６とは電気的にも接続するこ
とになる。さらに、もとのソース・ドレインは（１００
）面なのでゲートポリシリコン側壁の酸化膜とシリコン
の材質の不一致が原因となってエピタキシャルシリコン
７の側面にはテーパーが形成され、このためゲートポリ
シリコン４との間に７字形のみぞができあがることにな
る。第１図（ｆ）は層間絶縁酸化膜８を成長させコンタ
クト用の穴をあけたあとメタル配線９を施した状態であ
る。これが本発明ＭＩＳ）ランジスタの構造の典型的な
一例である。
キシャル成長によシバ四ゲン化気体を主体とする成長ガ
スを用いてエピタキシャルシリコン７を約５００ＯＡ成
長させた状態を示す。このとき成長ガスに第１伝導屋の
不純物を混入しておけばエピタキシャルシリコン７と４
．！：のソース・ドレイン６とは電気的にも接続するこ
とになる。さらに、もとのソース・ドレインは（１００
）面なのでゲートポリシリコン側壁の酸化膜とシリコン
の材質の不一致が原因となってエピタキシャルシリコン
７の側面にはテーパーが形成され、このためゲートポリ
シリコン４との間に７字形のみぞができあがることにな
る。第１図（ｆ）は層間絶縁酸化膜８を成長させコンタ
クト用の穴をあけたあとメタル配線９を施した状態であ
る。これが本発明ＭＩＳ）ランジスタの構造の典型的な
一例である。
が２００Ａと非常に薄く、従って基板不純物が電気的特
性に及ぼす影響は無視できる。このため例えば、閾電圧
はゲート金属と半導体の仕事関数差によってだけ決″１
シ、いわゆる基板効果とか、短チャネルにおける閾電圧
の低下という問題は生じない・又ドレインブレークダウ
ン耐圧も、ゲート酸化膜厚やチャネル長で決まる真性値
に等しくなシ、不純物ｌ１１度の影響は受けない。さら
にチャネル長が、１００ＯＡ程度になってもシリコン基
板はまだ充分薄く、ゲート酸化膜厚を考慮してもチャネ
ルの中央は充分ゲート電極のコントロールできる状態で
あるため、たとえ低不純物ｎ度の基板であっても、パン
チスルーのおそれはない。第２図に二次元解析でめたゲ
ート電圧（ＶＧ）とドレイン電流（ＩＤ）との関係、い
わゆるテーリング特性を示す。
性に及ぼす影響は無視できる。このため例えば、閾電圧
はゲート金属と半導体の仕事関数差によってだけ決″１
シ、いわゆる基板効果とか、短チャネルにおける閾電圧
の低下という問題は生じない・又ドレインブレークダウ
ン耐圧も、ゲート酸化膜厚やチャネル長で決まる真性値
に等しくなシ、不純物ｌ１１度の影響は受けない。さら
にチャネル長が、１００ＯＡ程度になってもシリコン基
板はまだ充分薄く、ゲート酸化膜厚を考慮してもチャネ
ルの中央は充分ゲート電極のコントロールできる状態で
あるため、たとえ低不純物ｎ度の基板であっても、パン
チスルーのおそれはない。第２図に二次元解析でめたゲ
ート電圧（ＶＧ）とドレイン電流（ＩＤ）との関係、い
わゆるテーリング特性を示す。
同図によシ充分な０Ｎ１０ Ｆ Ｆ比が取れていること
がわかる。
がわかる。
一方、ソース・ドレインの本来の厚さは２００大なので
ゲート金属の加工さえ充分な精度で行なわれるならば、
チャネル長のコントロールも数１ＯＡのオーダーて可能
である。しかも、ゲートとオーバーラツプしていないソ
ース・ドレイン領域は、５０００Ａと充分厚みがあり、
外因性の寄生抵抗は極小におさえられている。又、この
エビタキシャルソースｅドレインとゲート電極との間に
はＶみぞがあるので、ゲートとソース・ドレインのカッ
プリング容量も小さくなっており、高速動作が行なえる
・ 本発明の製造方法によれば、本来のソース・ドレインの
機能が必要゛とされる領域はシリコン基板と同様のごく
薄い厚みに設定されているにもかかわらず、選択エピタ
キシャル法を使うことで厚いノース・ドレイン（エピタ
キシャル層）をゲート電極に対してセルファラインで形
成できる。しかも、この厚いソース・ドレインとゲート
電極との間にはＶ字型のみぞな自動的に形成することが
でき、寄生容量の増加も抑制できる。従って本発明の構
造を作る上で卓絶した効果を発揮できるものである。
ゲート金属の加工さえ充分な精度で行なわれるならば、
チャネル長のコントロールも数１ＯＡのオーダーて可能
である。しかも、ゲートとオーバーラツプしていないソ
ース・ドレイン領域は、５０００Ａと充分厚みがあり、
外因性の寄生抵抗は極小におさえられている。又、この
エビタキシャルソースｅドレインとゲート電極との間に
はＶみぞがあるので、ゲートとソース・ドレインのカッ
プリング容量も小さくなっており、高速動作が行なえる
・ 本発明の製造方法によれば、本来のソース・ドレインの
機能が必要゛とされる領域はシリコン基板と同様のごく
薄い厚みに設定されているにもかかわらず、選択エピタ
キシャル法を使うことで厚いノース・ドレイン（エピタ
キシャル層）をゲート電極に対してセルファラインで形
成できる。しかも、この厚いソース・ドレインとゲート
電極との間にはＶ字型のみぞな自動的に形成することが
でき、寄生容量の増加も抑制できる。従って本発明の構
造を作る上で卓絶した効果を発揮できるものである。
以上の説明では説明の便宜上、典型的てしかも簡便な一
実施例についてのみ述べて来たが、本発明はこのような
実施例についてのみ限定されるものではない。例えば、
トランジスタ領域の分離にはシリフン島をエッチオフに
よって形成する方法以外にも熱酸化膜を成長させる方法
でもかまわない。このような変形も当然本発明の範囲に
含まれる。
実施例についてのみ述べて来たが、本発明はこのような
実施例についてのみ限定されるものではない。例えば、
トランジスタ領域の分離にはシリフン島をエッチオフに
よって形成する方法以外にも熱酸化膜を成長させる方法
でもかまわない。このような変形も当然本発明の範囲に
含まれる。
第１図（ａ）〜（ｆ）は本発明の典型的実施例を製造工
程を追って示した要部断面図、第２図はゲート電昆とド
レイン電流との開係を示す特性曲線図である。 １・・・絶縁基板、ｉ・・・シリコン基板、３・・・ゲ
ート絶縁膜、４・・・ゲートポリシリコン、５・・・マ
スク酸化膜、６・・・ソース−ドレイン、７・・・エピ
タキシャルシリコン、８・・・層間絶縁ｊ摸、９・・・
メタル配綜特許出販人 日本電気株式会社 第１図 （ｂ） 々 第１図 （Ｃ） （ｄ） 第１図 （ｅ）
程を追って示した要部断面図、第２図はゲート電昆とド
レイン電流との開係を示す特性曲線図である。 １・・・絶縁基板、ｉ・・・シリコン基板、３・・・ゲ
ート絶縁膜、４・・・ゲートポリシリコン、５・・・マ
スク酸化膜、６・・・ソース−ドレイン、７・・・エピ
タキシャルシリコン、８・・・層間絶縁ｊ摸、９・・・
メタル配綜特許出販人 日本電気株式会社 第１図 （ｂ） 々 第１図 （Ｃ） （ｄ） 第１図 （ｅ）
Claims (2)
- （１）絶縁基板上に形成されるＭＩＳ ）ランジスタ（
いわゆるＳＯＩ ＭＩＳ ）ランジスタ）におりて、チ
ャネルが形成される半導体基板ｔ−２００Å以下の厚み
とし、かつソースドレイン領域がゲート直下のゲートと
オーバーラツプしている部分を除いて前記半導体基板の
厚みよりも厚くしたことを特徴とするＭＩＳ ）ランジ
スタ。 - （２）絶縁基板に半導体単結晶薄膜を成長させ、この上
にゲート絶縁膜とゲート電極とを形成し、ゲート電極側
面を絶縁体でカバーした後、選択的エピタキシャル成長
によって、ソース拳ドレイン領域の上にのみ半導体を成
長させ、前記半導体薄膜に比べて厚いソース・ドレイン
を形成することを特徴とするＭＩＳ）ランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12841883A JPS6020582A (ja) | 1983-07-14 | 1983-07-14 | Ｍｉｓトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12841883A JPS6020582A (ja) | 1983-07-14 | 1983-07-14 | Ｍｉｓトランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6020582A true JPS6020582A (ja) | 1985-02-01 |
| JPH0563948B2 JPH0563948B2 (ja) | 1993-09-13 |
Family
ID=14984265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12841883A Granted JPS6020582A (ja) | 1983-07-14 | 1983-07-14 | Ｍｉｓトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020582A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63283068A (ja) * | 1987-05-14 | 1988-11-18 | Sharp Corp | 薄膜トランジスタの製造方法 |
| JPH0298969A (ja) * | 1988-10-06 | 1990-04-11 | Agency Of Ind Science & Technol | Ｍｏｓトランジスタおよびその製造方法 |
| US5510640A (en) * | 1990-04-17 | 1996-04-23 | Cannon Kabushiki Kaisha | Semiconductor device and process for preparing the same |
| FR2799307A1 (fr) * | 1999-10-01 | 2001-04-06 | France Telecom | Dispositif semi-conducteur combinant les avantages des architectures massives et soi, procede de fabrication |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58158971A (ja) * | 1982-03-16 | 1983-09-21 | Seiko Epson Corp | 薄膜半導体装置 |
-
1983
- 1983-07-14 JP JP12841883A patent/JPS6020582A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58158971A (ja) * | 1982-03-16 | 1983-09-21 | Seiko Epson Corp | 薄膜半導体装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63283068A (ja) * | 1987-05-14 | 1988-11-18 | Sharp Corp | 薄膜トランジスタの製造方法 |
| JPH0298969A (ja) * | 1988-10-06 | 1990-04-11 | Agency Of Ind Science & Technol | Ｍｏｓトランジスタおよびその製造方法 |
| US5510640A (en) * | 1990-04-17 | 1996-04-23 | Cannon Kabushiki Kaisha | Semiconductor device and process for preparing the same |
| FR2799307A1 (fr) * | 1999-10-01 | 2001-04-06 | France Telecom | Dispositif semi-conducteur combinant les avantages des architectures massives et soi, procede de fabrication |
| WO2001026160A1 (fr) * | 1999-10-01 | 2001-04-12 | France Telecom | Dispositif semi-conducteur combinant les avantages des architectures massives et soi, et procede de fabrication |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0563948B2 (ja) | 1993-09-13 |
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