JPS6115372A

JPS6115372A - 半導体装置およびその製造方法

Info

Publication number: JPS6115372A
Application number: JP59136941A
Authority: JP
Inventors: Kenji Maeguchi; 前口　賢二
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-07-02
Filing date: 1984-07-02
Publication date: 1986-01-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］本発明はｌｖｌ　ＯＳ型半導体装置およびその製造方法
に関するものである。

［発明の技術的背景とその問題点〕ＭＯ８型半導体装置の従来構造の一例を第２図に示す。

図において、１丁はｐ型シリコン基板であり、このシリ
コン基板１１上には全面に厚い酸化膜を形成してこれを
パターニングすることにより、素子領域を島状に分離す
るフィールド酸化膜１２が形成されている。そして、こ
のフィールド酸化膜１２下には、ｐ型不純物拡散による
高濃度のフィールド反転防止層１３が形成されており、
また、前記素子領域にはｎ型の不純物拡散によるソース
、ドレイン領域１４．１５が形成しである。

更に、このソース、ドレイン領域１４．１５のチャネル
領域上にはゲート酸化膜１６が、そして、その上面には
ゲート電極１７が形成しである。そして、このゲート電
極１７を含む全面に層間絶縁膜１８が形成してあり、こ
の層間絶縁膜１８の上記ソース、ドレイン領域１４．１
５にコンタクトホール１９．２０を開孔するとともに、
この層間絶縁膜１８上にはＡ２配線２１．２２が形成さ
れ、このＡ℃配線２１．２２は上記コンタク１〜ホール
１９．２０を介して上記ソース、ドレイン領ｉｉｉ！１
４・、１５に接続されている。

このような構造を有する従来の半導体装置は、その微細
化、高速化に対する妨げとなるいくつかの問題点を抱え
ている。

第１にはグー１〜長が短くなるにつれて増大するソース
、ドレイン領域間のバ、ンチスルーによる耐圧低下や、
ドレイン領域側空乏層の拡がりによる閾値電圧の低下な
どのいわゆるショートチャネル効果である。

また、第２には高不純物濃度のソース、ドレイ、ン領域
１４．１５とフィールド反転防止層１３との間に発生す
る浮遊容量Ｃｊであり、この浮遊容量Ｃｊによる素子の
高速動作化への障害と云う点である。

第３にはフィールド酸化膜１２とソース、ドレイン領域
１４．１５の表面並びにゲート電極１７とソース、ドレ
イン領域１４．１５の表面の間に存在する段差（表面の
凹凸）による微細パターン加工の妨げであり、更にはコ
ンタクトホール１９゜２０内配線金属膜の膜厚減少、い
わゆるステップカバレージの劣化現象などである。

［発明の目的］本発明は上記の事情に鑑みて成されたものであり、その
目的とするところはショートチャネル効果の抑制と、ド
レイン領域の空乏層に起因する浮遊容量の減少、素子表
面の平滑化を図り、これにより素子の微細化ならびに高
速化、高信頼性化を図ることの出来る半導体装置および
その製造方法を提供することを目的とする。

［発明の概要］すなわち、上記目的を達成するため本発明は、第１導電
型半導体基板表面に暴子領域を島状に分離するフィール
ド絶縁膜を形成し、この分離された素子領域にゲート絶
縁膜を形成するとともに前記フィールド絶縁膜の高さと
ほぼ同じ高さにゲート電極材料を堆積して後、これらを
パターニングしてゲート電極を形成し、更にこのゲート
電極側壁面に絶縁膜を形成して後、前記フィールド絶縁
膜とゲート電極との間の半導体基板露出面上に、これら
とほぼ同じ高さに、第２導電型の不純物を含む半導体層
を形成するとともに、この第２ｓ電型の不純物を該半導
体層下の半導体基板に拡散させ、ソース、ドレイン領域
を形成するようにする。

すなわち、本発明は従来゛技術による種々の問題がソー
ス、ドレイン領域をシリコン基板中に形成していること
に起因していると考え、フィールド絶縁膜とゲート電極
との間に多結晶シリコン層を形成して、アニールを行い
単結晶シリコン層とするとともに、この単結晶シリコン
層に不純物を導入し、基板に拡散してソース、ドレイン
領域を形成ず′ることでソース、ドレイン領域を基板表
面よりも上部に形成し、且つ、基板中に形成されるソー
ス、ドレイン領域は極めて浅く（〜０．２μｒｒｔｇ。

下）なるようにし、これによって、ショートチャネル効
果と浮遊容量の縮減を図り、且つ、ソース。

ドレイン領域をフィールド酸化膜とゲート電極部の間に
埋め込み形成したことで素子表面の平滑化を実現する。

［発明の実施例］以下、本発明の実施例について図面を参照しながら説明
する。

実施例　　　　。

第１図（ａ）〜（Ｑ）に示す製造工程図に従って実施例
１を説明する。

まず、ｐ型シリコン基板１０１上にレジストを塗布し、
写真蝕刻法によりこれをパターニングし　４て、フィー
ルド酸化膜予定部が開口されたレジストパターン１０２
を形成した後、このレジストパターン１０２をマスクに
ｐ型不純物をイオン注入して、フィールド酸化膜下の反
転防止層形成用不純物領域１０３１．１０３２を形成し
た（第１図（ａ）図示）。

次にレジストパターン１０２を除去し、□次いで全面に
厚いＳｉＯ２膜を堆積した後、その全面にレジストを塗
布し、写真蝕刻法によりパターニングして素子領域が開
口されたレジストパターンを形成した。つづいて、この
レジストパターンをマスクにＳ！０２１１をエツチング
除去した。これにより、素子領域を島状に分離するフィ
ールド酸化ＩＩ！１０４が形成された。次にレジストパ
ターン（図示せず）を除去し、つづいて、熱酸化を行っ
て基板１０１の露出面にゲート絶縁膜どなる薄いＳｉＯ
２膜１０５を形成した。次いで全面に多結晶シリコン膜
１０６を堆積した後、全面にＳｉ：ｌＮ４膜１０７を堆
積した。この一連の工程における加熱により、フィール
ド酸化膜１０４下のｐ型不耗物イオンは活性化されて、
フィールド反転防止層１０８１．１０８２が形成された
（第１図（ｂ）図示）。

次に全面にレジストを塗布し、これをバター二；ン・・
グしてレジストパターンを形成し、これをマスクに５ｉ
ａＮ＋膜１０７をエツチング除去して、ゲート電極予定
部にのみＳｉ３Ｎ４膜パターン１０７＝を残した。次い
でレジストパターンおよび５１ｇＮ４１１パターン１０
７−をマスクに多結晶シリコン１１１０６およびその下
のＳｉＯ２膜１０５をエツチング除去した。これにより
、基板１０１表面より残存ＳｉＯ２膜によるゲート酸化
膜１０５′、その上の残存多結晶シリコン膜によるゲー
ト電極１０６−１その上の３ｉ３Ｎ＋膜パターン１０７
が残った。この後、レジストパターンを除去した（第１
図（Ｑ）図示）。

次に、ＣＶＤ法により、全面に５ｉ０２１１１１０９を
約５０００人堆積した（第１図（ｄ）図示）後、反応性
イオンエツチング（ＲＩＥ）を行い、Ｓ　ｉ　０２膜１
０９をエツチング除去した。これにより、ゲート電極部
１０６′およびフィールド酸化膜１０４の側面のみにＳ
ｉＯ２膜１０９′が残った（第１図（ｅ）図示）。次に
、露出した基板１０１表面にゲート電極１０６−の高さ
まで、多結晶シリコン層１１１を選択的にエピタキシャ
ル成長させた。この選択エピタキシャル成長は５ｉＨ２
Ｃλ２−ＨＣｊ２−８２混合ガス雰囲気中において　〜
９００°Ｃの加熱条件で行った。つづいて、ＰＯＣｎａ
ガスにより多結晶シリコン層中にリンを導入し１次いで
アニーリングを行い、この多結晶シリコン層を単結晶シ
リコン層１１０に変換させ、かつこのシリコン層１１０
下の基板１０１１、ニリンを拡散させた。これにより、
単結晶シリコン層１１０およびその下の基板１０１のリ
ン拡散領域がｎ＋型のソース、ドレイン領域１１１゜１
１２となった（第１図（ｆ）図示）。これにより形成さ
れた基板１０１中のリン拡散領域によるｎ“型のソース
、ドレイン領域の厚みは０．２μｍ以下となる。なお、
ソース、ドレイン領域１１ｊ、１１２形成のための不純
物導入は多結晶シリコン膜１１０の成長時にドーピング
ガスから導入させるようにしても良く、或いはイオン注
入法により行うようにしても良い。

次に、５ｉａＮ＋膜パターン１０７′を除去し、以後は
通常の半導体製造工程に従って層間絶縁膜１１３の堆積
、この層間絶縁膜１１３のソース。

ドレイン領域１１１．１１２位置へのコンタクトホール
１１４１．１１４２の開孔、Ａ２膜の堆積とそのパター
ニングによるＡ℃配線１１５−１．１１５２の形成を行
って半導体装置を完成させたく第１図（ｇ）図示）。

このような工程に従って製造した第１図（Ｑ）の如き構
造の半導体装置は、ｐ型シリコン基板１０１上に厚いフ
ィールド酸化膜１０４が形成してあり、このフィールド
酸化膜１０４で島状に分離された素子領域上にはソース
、ドレイン領域１１１．１１２が浅く形成しである。そ
して、そのチャネル領域上にはゲート酸化膜１０５′を
介してフィールド酸化膜１０４上面の高さとほぼ同じ高
さとなるゲート電極１０６′が形成され、このゲート電
極１０６−の側壁部は５ｉ０２膜１０９′により絶縁さ
れている。更に、素子領域にはリンがドープされたシリ
コン層１１０がゲート電極１０６−の高さまで形成して
あり、これらゲート電゛極１０６′、シリコン膜１１０
．フィールド酸化膜１０４を含む全面に層間絶縁膜１１
３が形成され、また、層間絶縁膜１１３にはシリコン膜
１１０面に至るコンタクトホール１１４１，１１４２が
開孔されており、更に、層間絶縁膜１１３上にはこのコ
ンタクトホール１１４１．１．１４２を介してソース、
ドレイン領域１１１．１１２に電気的に接続されたＡｆ
ｌ配線１１５１．１１５２が形成されている。

このような構造によれば、シリコン基板１０１中のソー
ス、ドレイン領域１１１，１１２は非常に浅く形成され
ており、そのためにフィールド反転防止層と接する領域
が小さいため、これらの間の浮遊容量は非常り小さくな
り、従って、素子動作の高速化が実現できる。また、ソ
ース、ドレイン領域１１１，１１２は、その上のリン・
ドープ・単結晶シリコン層１１０より、リンをシリコン
基板１０１中に拡散することによって形成されるため、
ゲート電極下へのソース、ドレイン領域１１１．１１２
の拡がりはほとんど無いので、ショ・−トチャネル効果
の改善が図れる。また、かかるゲート電極下のソース、
ドレイン領域の拡がり部分で形成されるゲートオーバラ
ップ容量が減少するのでこれも素子の高速化に寄与する
。また、フィールド酸化１１１０４．ソース、ドレイン
１１１゜１１２上のシリコン層およびゲート電極部分の
高さを同じ高さ、または、はぼ同じ高さに揃えたので、
極めて良好な平坦化が可能となり、これは微細パターン
の形成とそのパターニング時の制御性、さらに配線金属
のステップカバレージ改善による信頼性を大幅に改善で
きる。また、ソース、ドレイン領域１１１’、１１２形
成用のシリコン層をシリコン基板１０１上に成長させて
いるので、その電気抵抗は単結晶シリコン層１１０の厚
さによって変えることができることから、素子の微細化
に伴うソース、ドレイン領域１１１．１１２の電気的抵
抗の増大による素子特性の劣化は防止できる。

なお、本発明は上記し、且つ、図面に示す実施例に限定
することなく、その要旨を変更しない範囲内で適宜変形
して実施し得ることはもちろんであり、例えば、実施例
ではフィールド酸化膜、単結晶シリコン層１１０、ゲー
ト電極１０６′面を同一または、はぼ同一としたが、こ
れらは程度にもよるが多少の不揃いがあっても、従来の
ものよりは表面の平坦度が遥かに高いから、微細パター
ンの形成やその制御性、配線金属のステップカバレージ
は大幅に改善できる。また、上記実施例ではＲＩＥ技術
を用いてゲート電極部側壁に絶縁物を残したが、これに
代わり、ウェハー全面を酸化して多結晶シリコン層とシ
リコンの酸化膜厚差を利用してエツチング後に、多結晶
シリコンにより形成されたゲート電極側壁面部分のみに
ＳｉＯ２膜を残すようにしても良い。また、本発明はｎ
チャネルのものに限らず、ｎチャネルのものにも適用す
ることができる他、ＳＯ８型半導体装置にも適用するこ
とができる。また、ゲート電極は多結晶シリコンに限る
ことなく、金属シリサイドや金属を用いて形成すること
もできる。

［発明の効果］以上、詳述したように本発明によれば、ソース。

１４レイン領域は非常〜に浅く形成してフィールド反転
防止層と接する領域を小さくしたため、これらの間の浮
遊容量は非常に小さくなり、従って、素子動作の高速化
が実現でき、また、グー１〜電極下へのソース、ドレイ
ン領域の拡がりはほとんど無いので、ショー１−チャネ
ル効果の改善を図ることができる他、かかるゲート電極
下のソース、ドレイン領域の拡がり部分で形成されるグ
ー１−オーバラップ容量が減少するのでこれによっても
素子の一層の高速化が図れる。また、フィールド酸化膜
、ソース、ドレイン上の多結晶シリコン膜およびゲート
電極部分の高さをほぼ同じ高さに揃えたので、極めて良
好な平坦化が可能となり、微細パターンの形成とそのパ
ターニング時の制御性を大幅に改善できるようになり、
さらに配線金属のステップカバレージを改善出来てこれ
による信頼性を大幅に改善でき、また、ソース、ドレイ
ン領域形成用のシリコン膜をシリコン基板上に成長させ
ているので、その電気抵抗はシリコン膜の厚さによって
変えることができることから、素子の微細化に伴うソー
ス、ドレイン領域の電気的抵抗の増大による素子特性の
劣化を防止できるなどの特徴を有する半導体装置および
その製造方法を提供することが出来る。

【図面の簡単な説明】

第１図（ａ）〜（ｇ）は本発明の詳細な説明するための
製造工程図、第２図は従来例を説明するための断面図で
ある。１０１・・・シリコン基板、１０２・・・レジストパタ
ーン、１０４・・・フィールド酸化膜、１０５・・・酸
化膜、１０５′・・・ゲート酸化膜、１０６−・・・グ
ー、上電極、１０７・・・Ｓｉ３Ｎ＋膜、１０７′・・
・Ｓｉ３Ｎ４膜パターン、１０８工、１０８２・・・フ
ィールド反転防止層、１０９・・・Ｓ　ｉ　０２膜、１
１０・・・単結晶シリコン層、１１１，１１２・・・ソ
ース、ドレイン領域、１１３・・・層間絶縁膜、１１４
ｔ、１１４２・・・コンタクトホール、１１５１．１１
５２・・・Ａβ配線。第１図

Claims

【特許請求の範囲】

（１）第１導電型半導体基板上に形成された素子領域分
離用のフィールド絶縁膜と、素子領域に形成された浅い
ソース、ドレイン領域と、これらソース、ドレイン領域
間のチャネル上にゲート絶縁膜を介して形成された上面
がほぼフィールド絶縁膜と同じ高さのゲート電極と、ソ
ース、ドレイン領域上に前記ゲート電極とほぼ同じ高さ
堆積された第２導電型不純物を含む半導体層とを具備し
てなる半導体装置。
（２）第１導電型半導体基板表面に素子領域を島状に分
離するフィールド絶縁膜を形成する工程と、素子領域に
ゲート絶縁膜を形成するとともに前記フィールド絶縁膜
の高さとほぼ同じ高さにゲート電極材料を堆積して後、
これらをパターニングしてゲート電極を形成する工程と
、このゲート電極の側壁に絶縁膜を形成する工程と、前
記フィールド絶縁膜とゲート電極との間の半導体基板露
出面上にこれらとほぼ同じ高さに第２導電型の不純物を
含む半導体層を形成する工程と、この半導体層中の第２
導電型の不純物をその下の半導体基板に拡散させ、ソー
ス、ドレイン領域を形成する工程とを具備して成る半導
体装置の製造方法。