JPH0851216A - メサ分離ｓｏｉトランジスタおよびそれの製造方法 - Google Patents
メサ分離ｓｏｉトランジスタおよびそれの製造方法Info
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- 238000000926 separation method Methods 0.000 title description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 112
- 239000002019 doping agent Substances 0.000 claims abstract description 28
- 238000000151 deposition Methods 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 97
- 230000003071 parasitic effect Effects 0.000 claims description 17
- 239000007943 implant Substances 0.000 claims description 16
- 238000002955 isolation Methods 0.000 claims description 12
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 9
- 238000002513 implantation Methods 0.000 claims description 9
- 238000000137 annealing Methods 0.000 claims description 4
- 229910021419 crystalline silicon Inorganic materials 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 10
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 5
- 239000000377 silicon dioxide Substances 0.000 abstract description 5
- 229910052681 coesite Inorganic materials 0.000 abstract 4
- 229910052906 cristobalite Inorganic materials 0.000 abstract 4
- 229910052682 stishovite Inorganic materials 0.000 abstract 4
- 229910052905 tridymite Inorganic materials 0.000 abstract 4
- 229910007277 Si3 N4 Inorganic materials 0.000 abstract 2
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 230000008569 process Effects 0.000 description 47
- 230000015572 biosynthetic process Effects 0.000 description 27
- 238000004519 manufacturing process Methods 0.000 description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 19
- 229910052710 silicon Inorganic materials 0.000 description 18
- 239000010703 silicon Substances 0.000 description 18
- 125000006850 spacer group Chemical group 0.000 description 14
- 229920005591 polysilicon Polymers 0.000 description 11
- 239000000758 substrate Substances 0.000 description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 230000008021 deposition Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 239000012212 insulator Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 241000167854 Bourreria succulenta Species 0.000 description 1
- 229910005091 Si3N Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 235000019693 cherries Nutrition 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005382 thermal cycling Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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Abstract
(57)【要約】
【目的】 ゲート酸化物の完全性を改善したメサ分離Ｓ
ＯＩトランジスタを作製するための方法を得る。 【構成】 本方法は、シリコン基板（１２）上への埋め
込み酸化物の層（１４）の堆積、埋め込み酸化物層上へ
のＳＯＩ層（１６）の堆積、およびＳＯＩ層（１６）上
へのゲート酸化物層（１８）の形成を含み、更に、ゲー
ト酸化物層上へのゲート多結晶シリコンメサ（２０）の
形成、ゲート多結晶シリコンメサ上へのＳＯＩメサ（２
８）の形成、およびゲート多結晶シリコンメサおよびＳ
ＯＩメサへの酸化物側壁（２６）の形成工程を含む。ゲ
ート電極（３８）は酸化物側壁（３６）と一緒に形成さ
れる。ゲート電極に対してホウ素の打ち込みが行われ、
ゲート電極の上に酸化物側壁が形成される。ゲート電極
に対して燐が打ち込みされ、ソースおよびドレイン領域
が形成される。その後、この構造に対するアニールが施
される。
ＯＩトランジスタを作製するための方法を得る。 【構成】 本方法は、シリコン基板（１２）上への埋め
込み酸化物の層（１４）の堆積、埋め込み酸化物層上へ
のＳＯＩ層（１６）の堆積、およびＳＯＩ層（１６）上
へのゲート酸化物層（１８）の形成を含み、更に、ゲー
ト酸化物層上へのゲート多結晶シリコンメサ（２０）の
形成、ゲート多結晶シリコンメサ上へのＳＯＩメサ（２
８）の形成、およびゲート多結晶シリコンメサおよびＳ
ＯＩメサへの酸化物側壁（２６）の形成工程を含む。ゲ
ート電極（３８）は酸化物側壁（３６）と一緒に形成さ
れる。ゲート電極に対してホウ素の打ち込みが行われ、
ゲート電極の上に酸化物側壁が形成される。ゲート電極
に対して燐が打ち込みされ、ソースおよびドレイン領域
が形成される。その後、この構造に対するアニールが施
される。
Description
【０００１】
【産業上の利用分野】本発明は半導体デバイスに関する
ものであり、更に詳細には、進歩したゲート酸化物とメ
サ端部の完全性とを備えた分割プロセスの多結晶シリコ
ンゲートを有し、従来トランジスタの寄生的側壁ターン
オン特性を抑制され、更に多結晶シリコンゲートストリ
ンガー形成を低減化されたメサ分離の絶縁体上シリコン
（ＳＯＩ）トランジスタを形成するための方法に関す
る。
ものであり、更に詳細には、進歩したゲート酸化物とメ
サ端部の完全性とを備えた分割プロセスの多結晶シリコ
ンゲートを有し、従来トランジスタの寄生的側壁ターン
オン特性を抑制され、更に多結晶シリコンゲートストリ
ンガー形成を低減化されたメサ分離の絶縁体上シリコン
（ＳＯＩ）トランジスタを形成するための方法に関す
る。
【０００２】
【従来の技術】重要な集積回路技術である絶縁体上シリ
コン（ＳＯＩ）技術は、絶縁層を覆う半導体材料の層中
にトランジスタを形成することを扱う。ＳＯＩ構造の一
般的な具体例は二酸化シリコン層を覆う単一または複数
の単結晶シリコン層である。ＳＯＩトランジスタを使用
した集積回路中に存在する寄生効果低減化要素のため
に、ＳＯＩ技術を用いることによって高性能および高密
度の集積回路が実現できる。
コン（ＳＯＩ）技術は、絶縁層を覆う半導体材料の層中
にトランジスタを形成することを扱う。ＳＯＩ構造の一
般的な具体例は二酸化シリコン層を覆う単一または複数
の単結晶シリコン層である。ＳＯＩトランジスタを使用
した集積回路中に存在する寄生効果低減化要素のため
に、ＳＯＩ技術を用いることによって高性能および高密
度の集積回路が実現できる。
【０００３】ＳＯＩトランジスタに関して存在する問題
点は多結晶シリコンゲートの完全性に関するものであ
る。これらの問題は３つの分野に存在する。まず第１
に、メサ端部において熱成長ゲート酸化物が薄くなるこ
とに起因して、メサ分離ＳＯＩトランジスタがメサ端部
におけるゲート酸化物の完全性に乏しいことである。第
２に、メサ分離ＳＯＩトランジスタはメサ側壁に沿って
寄生ＭＯＳＦＥＴを含み、その導通がＳＯＩトランジス
タ中に大きなリーク電流を発生させることである。既知
のＳＯＩトランジスタの更に別の問題は、ＳＯＩメサの
垂直なトポグラフィのために、多結晶シリコンゲート電
極の異方性エッチングの間にメサの底部端に沿って多結
晶シリコンのストリンガーが形成されることを抑制する
ことが困難であるということである。
点は多結晶シリコンゲートの完全性に関するものであ
る。これらの問題は３つの分野に存在する。まず第１
に、メサ端部において熱成長ゲート酸化物が薄くなるこ
とに起因して、メサ分離ＳＯＩトランジスタがメサ端部
におけるゲート酸化物の完全性に乏しいことである。第
２に、メサ分離ＳＯＩトランジスタはメサ側壁に沿って
寄生ＭＯＳＦＥＴを含み、その導通がＳＯＩトランジス
タ中に大きなリーク電流を発生させることである。既知
のＳＯＩトランジスタの更に別の問題は、ＳＯＩメサの
垂直なトポグラフィのために、多結晶シリコンゲート電
極の異方性エッチングの間にメサの底部端に沿って多結
晶シリコンのストリンガーが形成されることを抑制する
ことが困難であるということである。
【０００４】
【発明の概要】従って、メサ端部において進歩したゲー
ト酸化物の完全性を保つメサ分離絶縁体上シリコン（Ｓ
ＯＩ）トランジスタを作製する方法と、そのような方法
から得られるメサ分離ＳＯＩトランジスタとに対する需
要が存在する。
ト酸化物の完全性を保つメサ分離絶縁体上シリコン（Ｓ
ＯＩ）トランジスタを作製する方法と、そのような方法
から得られるメサ分離ＳＯＩトランジスタとに対する需
要が存在する。
【０００５】メサ分離ＳＯＩトランジスタ中の寄生側壁
ターンオン特性を抑制する自己整合された側壁へのチャ
ンネルストップ打ち込みを形成するための、大きな熱サ
イクルを経ない方法に対する需要が存在する。
ターンオン特性を抑制する自己整合された側壁へのチャ
ンネルストップ打ち込みを形成するための、大きな熱サ
イクルを経ない方法に対する需要が存在する。
【０００６】更に、多結晶シリコンゲート電極の異方性
プラズマエッチングの間にメサの底部端に沿って形成さ
れる可能性のある多結晶シリコンストリンガーの形成を
回避できるメサ分離ＳＯＩトランジスタ作製方法に対す
る需要が存在する。
プラズマエッチングの間にメサの底部端に沿って形成さ
れる可能性のある多結晶シリコンストリンガーの形成を
回避できるメサ分離ＳＯＩトランジスタ作製方法に対す
る需要が存在する。
【０００７】従って本発明は、メサ分離ＳＯＩトランジ
スタを作製するための既知の方法とそのような方法から
得られるトランジスタとに付随する制約を克服する、分
割プロセスの多結晶シリコンゲートを使用したメサ分離
ＳＯＩトランジスタを作製するための方法とシステムと
を提供する。ここで用いられる”分割プロセス”という
用語は、その多結晶シリコンゲートが２段階以上のプロ
セスによって形成されることを意味する。本発明の方法
は、減圧化学蒸着法ＬＰＣＶＤ、メサ端部において進歩
したゲート酸化物の完全性を保つメサ分離ＳＯＩトラン
ジスタを作製するための酸化物側壁スペーサー形成プロ
セス、寄生的な側壁ターンオンを抑制するための、ドー
パントの拡散またはマイグレーションを最小限にする自
己整合された側壁チャンネルストップ打ち込み部、およ
び多結晶シリコンゲートのストリンガー形成を低減化す
る傾斜した側壁絶縁体と組み合わせた分割プロセス多結
晶シリコンゲート電極形成プロセスと一緒に使用するこ
とができる。
スタを作製するための既知の方法とそのような方法から
得られるトランジスタとに付随する制約を克服する、分
割プロセスの多結晶シリコンゲートを使用したメサ分離
ＳＯＩトランジスタを作製するための方法とシステムと
を提供する。ここで用いられる”分割プロセス”という
用語は、その多結晶シリコンゲートが２段階以上のプロ
セスによって形成されることを意味する。本発明の方法
は、減圧化学蒸着法ＬＰＣＶＤ、メサ端部において進歩
したゲート酸化物の完全性を保つメサ分離ＳＯＩトラン
ジスタを作製するための酸化物側壁スペーサー形成プロ
セス、寄生的な側壁ターンオンを抑制するための、ドー
パントの拡散またはマイグレーションを最小限にする自
己整合された側壁チャンネルストップ打ち込み部、およ
び多結晶シリコンゲートのストリンガー形成を低減化す
る傾斜した側壁絶縁体と組み合わせた分割プロセス多結
晶シリコンゲート電極形成プロセスと一緒に使用するこ
とができる。
【０００８】本発明の１つの態様に従えば、分割プロセ
スの多結晶シリコンゲートを有し、シリコン基板上へ埋
め込み酸化物の層を堆積させ、その埋め込み酸化物層の
上にＳＯＩ層を堆積させる工程を含むメサ分離ＳＯＩト
ランジスタ作製の方法が提供される。基板、埋め込み酸
化物、およびＳＯＩ層を有する製造プロセスデバイスを
形成する代わりに、これらの工程についてプレハブ式の
デバイスを利用することもできる。次の工程はＳＯＩ層
の上にゲート酸化物層を形成することである。次に、ゲ
ート酸化物層の上にゲートの多結晶シリコンおよび窒化
シリコン（Ｓｉ 3 Ｎ4 ）層が堆積される。この多結晶シ
リコン／Ｓｉ3 Ｎ4 層は次に、ゲート酸化物層上のメサ
に成形される。次に、ゲート多結晶シリコン／Ｓｉ3 Ｎ
4 メサの上に酸化物側壁が形成される。次に、ゲート多
結晶シリコン／Ｓｉ3 Ｎ4 メサをマスクとして用いてゲ
ート酸化物およびＳＯＩ層がエッチされ、ＳＯＩ層、ゲ
ート酸化物、ゲート多結晶シリコン、およびＳｉ3 Ｎ4
層を含むメサが形成される。結果のメサは後に能動デバ
イス領域のメサを構成することになる。次に、酸化物側
壁スペーサーがゲート多結晶シリコン／Ｓｉ3 Ｎ4 メサ
から除去される。本方法は次に、この製造プロセスデバ
イスに対してホウ素打ち込みを行う工程と、メサスタッ
ク上に酸化物側壁を形成する工程とを含む。次に、Ｓｉ
3 Ｎ4 層が除去され、付加的なゲート多結晶シリコンが
堆積され、ドープされ、パターン化およびエッチされて
ゲート電極が形成される。デバイスには次にソース／ド
レイン打ち込みが行われる。最後に、本方法にはこの製
造プロセスデバイスをアニールして、所望のメサ分離Ｓ
ＯＩトランジスタを完成させる工程が含まれる。
スの多結晶シリコンゲートを有し、シリコン基板上へ埋
め込み酸化物の層を堆積させ、その埋め込み酸化物層の
上にＳＯＩ層を堆積させる工程を含むメサ分離ＳＯＩト
ランジスタ作製の方法が提供される。基板、埋め込み酸
化物、およびＳＯＩ層を有する製造プロセスデバイスを
形成する代わりに、これらの工程についてプレハブ式の
デバイスを利用することもできる。次の工程はＳＯＩ層
の上にゲート酸化物層を形成することである。次に、ゲ
ート酸化物層の上にゲートの多結晶シリコンおよび窒化
シリコン（Ｓｉ 3 Ｎ4 ）層が堆積される。この多結晶シ
リコン／Ｓｉ3 Ｎ4 層は次に、ゲート酸化物層上のメサ
に成形される。次に、ゲート多結晶シリコン／Ｓｉ3 Ｎ
4 メサの上に酸化物側壁が形成される。次に、ゲート多
結晶シリコン／Ｓｉ3 Ｎ4 メサをマスクとして用いてゲ
ート酸化物およびＳＯＩ層がエッチされ、ＳＯＩ層、ゲ
ート酸化物、ゲート多結晶シリコン、およびＳｉ3 Ｎ4
層を含むメサが形成される。結果のメサは後に能動デバ
イス領域のメサを構成することになる。次に、酸化物側
壁スペーサーがゲート多結晶シリコン／Ｓｉ3 Ｎ4 メサ
から除去される。本方法は次に、この製造プロセスデバ
イスに対してホウ素打ち込みを行う工程と、メサスタッ
ク上に酸化物側壁を形成する工程とを含む。次に、Ｓｉ
3 Ｎ4 層が除去され、付加的なゲート多結晶シリコンが
堆積され、ドープされ、パターン化およびエッチされて
ゲート電極が形成される。デバイスには次にソース／ド
レイン打ち込みが行われる。最後に、本方法にはこの製
造プロセスデバイスをアニールして、所望のメサ分離Ｓ
ＯＩトランジスタを完成させる工程が含まれる。
【０００９】本発明の技術的な特長点には、まず何とい
っても、メサ端部における進歩したゲート酸化物の完全
性が含まれる。本発明を使用することによって、メサ端
部を覆うＬＰＣＶＤ酸化物側壁を形成することによって
ゲート酸化物が保護される。このＬＰＣＶＤ酸化物側壁
は急峻なメサの輪郭を覆い、メサ端部においてゲート酸
化物層の完全性を改善する。
っても、メサ端部における進歩したゲート酸化物の完全
性が含まれる。本発明を使用することによって、メサ端
部を覆うＬＰＣＶＤ酸化物側壁を形成することによって
ゲート酸化物が保護される。このＬＰＣＶＤ酸化物側壁
は急峻なメサの輪郭を覆い、メサ端部においてゲート酸
化物層の完全性を改善する。
【００１０】本発明の別の特長点は、寄生的な側壁ター
ンオン特性を抑制する、少ない熱的負担（ｔｈｅｒｍａ
ｌ ｂｕｄｇｅｔ）を備えた自己整合された側壁へのチ
ャンネルストップ打ち込み部を提供することと、多結晶
シリコンゲートのストリンガー形成を低減化する傾斜し
た側壁絶縁体を形成することである。本トランジスタの
チャンネルストップ打ち込み部は自己整合的であり、ゲ
ート酸化物および初期の多結晶シリコンゲート電極の形
成後に形成できる。このことは打ち込みされた側壁が受
ける熱拡散の量を大幅に削減し、それによって、多結晶
シリコンゲートのストリンガーの形成を最小限とすると
ともに側壁ドーパントの有効性を保持する。
ンオン特性を抑制する、少ない熱的負担（ｔｈｅｒｍａ
ｌ ｂｕｄｇｅｔ）を備えた自己整合された側壁へのチ
ャンネルストップ打ち込み部を提供することと、多結晶
シリコンゲートのストリンガー形成を低減化する傾斜し
た側壁絶縁体を形成することである。本トランジスタの
チャンネルストップ打ち込み部は自己整合的であり、ゲ
ート酸化物および初期の多結晶シリコンゲート電極の形
成後に形成できる。このことは打ち込みされた側壁が受
ける熱拡散の量を大幅に削減し、それによって、多結晶
シリコンゲートのストリンガーの形成を最小限とすると
ともに側壁ドーパントの有効性を保持する。
【００１１】本発明の別の技術的な特長点は、本発明が
実現するうえで非常に現実的であるということである。
例えば、本発明はメサ分離ＳＯＩトランジスタを作製す
るためのプロセス工程に何等の追加工程を必要としな
い。更に、本発明を実行するために特殊なプロセスを必
要としない。すなわち、既存のプロセスを有効に利用し
て、本発明のメサ分離ＳＯＩトランジスタを作製するこ
とができる。
実現するうえで非常に現実的であるということである。
例えば、本発明はメサ分離ＳＯＩトランジスタを作製す
るためのプロセス工程に何等の追加工程を必要としな
い。更に、本発明を実行するために特殊なプロセスを必
要としない。すなわち、既存のプロセスを有効に利用し
て、本発明のメサ分離ＳＯＩトランジスタを作製するこ
とができる。
【００１２】本発明および、それの利用形態や特長につ
いては以下の図面を参照した詳細な説明から最も良く理
解できるであろう。
いては以下の図面を参照した詳細な説明から最も良く理
解できるであろう。
【００１３】
【実施例】本発明の例示実施例は添付図面によって最も
良く理解できる。図面では、対応する各要素に同じ参照
符号が付されている。
良く理解できる。図面では、対応する各要素に同じ参照
符号が付されている。
【００１４】ＳＯＩトランジスタ用の分離メサ構造を覆
う多結晶シリコンゲートを形成する場合、ゲート電極を
形成することが重要である。この型のプロセスではしば
しば異方性エッチが採用されて、そのためゲートの多結
晶シリコン上に非常に急峻な壁が出現する。そのような
プロセスは電極のコーナー部分に多結晶シリコンの残留
物またはストリンガー（ｓｔｒｉｎｇｅｒ）を残す。そ
れらのストリンガーは多結晶シリコンの側壁上の電流短
絡経路として働く。それらの経路はゲートを短絡してし
まい、トランジスタの機能を阻害することがある。これ
に対して、本発明は、異方性エッチプロセスで典型的に
生成される垂直の急峻な壁の問題を回避する。その代わ
りに、本発明はメサ上へストリンガーの形成を妨げるよ
り緩やかな傾斜をもたらす酸化物側壁を提供する。
う多結晶シリコンゲートを形成する場合、ゲート電極を
形成することが重要である。この型のプロセスではしば
しば異方性エッチが採用されて、そのためゲートの多結
晶シリコン上に非常に急峻な壁が出現する。そのような
プロセスは電極のコーナー部分に多結晶シリコンの残留
物またはストリンガー（ｓｔｒｉｎｇｅｒ）を残す。そ
れらのストリンガーは多結晶シリコンの側壁上の電流短
絡経路として働く。それらの経路はゲートを短絡してし
まい、トランジスタの機能を阻害することがある。これ
に対して、本発明は、異方性エッチプロセスで典型的に
生成される垂直の急峻な壁の問題を回避する。その代わ
りに、本発明はメサ上へストリンガーの形成を妨げるよ
り緩やかな傾斜をもたらす酸化物側壁を提供する。
【００１５】本発明の実施例はまた、トランジスタ用の
既知の分離メサに付随する信頼性の問題も解決する。異
方性エッチングから生ずるメサの急峻な端部のために、
ゲート酸化物のコーナー部分で完全性の問題が発生す
る。この完全性の問題はコーナー部分での低い降伏電圧
をもたらす。それらの低降伏電圧はメサを多結晶シリコ
ンゲートから分離するゲート酸化物が非常に薄いために
発生する。このコーナー部分でのゲート酸化物の薄膜化
はＳＯＩトランジスタの動作を密かに損なう。
既知の分離メサに付随する信頼性の問題も解決する。異
方性エッチングから生ずるメサの急峻な端部のために、
ゲート酸化物のコーナー部分で完全性の問題が発生す
る。この完全性の問題はコーナー部分での低い降伏電圧
をもたらす。それらの低降伏電圧はメサを多結晶シリコ
ンゲートから分離するゲート酸化物が非常に薄いために
発生する。このコーナー部分でのゲート酸化物の薄膜化
はＳＯＩトランジスタの動作を密かに損なう。
【００１６】メサ分離ＳＯＩトランジスタを作製するた
めの既存プロセスに付随する別の１つの問題点は、設計
されたトランジスタを作製する場合に、ソース、ドレイ
ン、およびゲートを含む意図しない側壁トランジスタが
生成することがあるという事実と関連する。この作意の
ない側壁トランジスタはＳＯＩプロセス構造から発生す
る。このＭＯＳＦＥＴトランジスタはメサの上部の設計
されたＭＯＳＦＥＴに並列につながり、従って、設計さ
れたＭＯＳＦＥＴの動作を劣化させ得る。本発明の実施
例は、厚い酸化物側壁と側壁ホウ素ドーピングを提供し
て寄生ＭＯＳＦＥＴトランジスタ作用を抑制することに
よってこの問題を克服する。以下の図面およびそれに関
する説明は、本発明の実施例がそれらの目的を如何にし
て達成するかを示すように本発明実施例の作製について
述べられている。
めの既存プロセスに付随する別の１つの問題点は、設計
されたトランジスタを作製する場合に、ソース、ドレイ
ン、およびゲートを含む意図しない側壁トランジスタが
生成することがあるという事実と関連する。この作意の
ない側壁トランジスタはＳＯＩプロセス構造から発生す
る。このＭＯＳＦＥＴトランジスタはメサの上部の設計
されたＭＯＳＦＥＴに並列につながり、従って、設計さ
れたＭＯＳＦＥＴの動作を劣化させ得る。本発明の実施
例は、厚い酸化物側壁と側壁ホウ素ドーピングを提供し
て寄生ＭＯＳＦＥＴトランジスタ作用を抑制することに
よってこの問題を克服する。以下の図面およびそれに関
する説明は、本発明の実施例がそれらの目的を如何にし
て達成するかを示すように本発明実施例の作製について
述べられている。
【００１７】図１は初期段階にある製造プロセスデバイ
ス１０を示しており、それは埋め込み酸化物層１４によ
って覆われたシリコン基板１２を含んでいる。ＳＯＩ層
１６が埋め込み酸化物層１４を覆い、ゲート酸化物層１
８がＳＯＩ層１６を覆う。多結晶シリコン層２０とＳｉ
3 Ｎ4 層２２とをパターン化およびエッチングすること
によって、初期のメサ２４が得られる。
ス１０を示しており、それは埋め込み酸化物層１４によ
って覆われたシリコン基板１２を含んでいる。ＳＯＩ層
１６が埋め込み酸化物層１４を覆い、ゲート酸化物層１
８がＳＯＩ層１６を覆う。多結晶シリコン層２０とＳｉ
3 Ｎ4 層２２とをパターン化およびエッチングすること
によって、初期のメサ２４が得られる。
【００１８】製造プロセスデバイス１０の各種の層を形
成するためには数多くの既知の方法がある。製造プロセ
スデバイス１０を作製するための１つの方法は、酸素の
イオン打ち込みによってシリコン基板１２上に０．４μ
ｍの厚さの埋め込み酸化物層１４を設けることから始ま
る。次に、エピタキシーによって０．３３μｍの厚さの
ＳＯＩ層１６が堆積され、その後、スクリーン酸化物層
（図示されていない）が０．０３５μｍの厚さに堆積さ
れる。次にしきい値調節用の打ち込みが施される。打ち
込みの後、本方法はスクリーン酸化物を除去して、ゲー
ト酸化物層１８の厚さ０．０２μｍの成長が許容するこ
とを含む。ゲート酸化物層１８の上に、例えば減圧化学
蒸着法（ＬＰＣＶＤ）プロセスを用いて多結晶シリコン
層２０が厚さ０．２μｍに成長され、その後、これもＬ
ＰＣＶＤプロセスを用いて、Ｓｉ 3 Ｎ4 層２２が厚さ
０．２μｍに堆積される。
成するためには数多くの既知の方法がある。製造プロセ
スデバイス１０を作製するための１つの方法は、酸素の
イオン打ち込みによってシリコン基板１２上に０．４μ
ｍの厚さの埋め込み酸化物層１４を設けることから始ま
る。次に、エピタキシーによって０．３３μｍの厚さの
ＳＯＩ層１６が堆積され、その後、スクリーン酸化物層
（図示されていない）が０．０３５μｍの厚さに堆積さ
れる。次にしきい値調節用の打ち込みが施される。打ち
込みの後、本方法はスクリーン酸化物を除去して、ゲー
ト酸化物層１８の厚さ０．０２μｍの成長が許容するこ
とを含む。ゲート酸化物層１８の上に、例えば減圧化学
蒸着法（ＬＰＣＶＤ）プロセスを用いて多結晶シリコン
層２０が厚さ０．２μｍに成長され、その後、これもＬ
ＰＣＶＤプロセスを用いて、Ｓｉ 3 Ｎ4 層２２が厚さ
０．２μｍに堆積される。
【００１９】本方法の次の工程は、多結晶シリコン層２
０とＳｉ3 Ｎ4 層２２とによって構成される初期のメサ
２４に対するメサパターンを定義することである。初期
メサ２４のパターン定義の次の工程は、プラズマ異方性
エッチを用いたシリコン窒化物のエッチである。次に、
例えばプラズマ異方性エッチを用いて多結晶シリコン層
２０のエッチングが行われる。これにより、図１に示さ
れた段階の製造プロセスデバイス１０が完成する。
０とＳｉ3 Ｎ4 層２２とによって構成される初期のメサ
２４に対するメサパターンを定義することである。初期
メサ２４のパターン定義の次の工程は、プラズマ異方性
エッチを用いたシリコン窒化物のエッチである。次に、
例えばプラズマ異方性エッチを用いて多結晶シリコン層
２０のエッチングが行われる。これにより、図１に示さ
れた段階の製造プロセスデバイス１０が完成する。
【００２０】本発明の実施例において、図１に示された
製造プロセスデバイス１０はそれの基盤として、シリコ
ン基板、埋め込み酸化物層１４、およびＳＯＩ層１６を
含むプレハブ式のウエハを使用してもよい。例えば、米
国マサチュセッツ洲、デンバー市、チェリーヒルドライ
ブ３２Ａ所在のアイビス社（Ｉｂｉｓ Ｃｏｒｐ）、あ
るいはその他数多くの企業がそのような基盤構造を提供
できる。その場合、本発明の実施例の方法における次の
工程は初期のメサ２４の上に酸化物側壁２６を設けるこ
とを含む。これによって、図２に示される、より進んだ
製造プロセスデバイス１０が得られる。本方法は、例え
ばＬＰＣＶＤプロセスを用いて厚さ０．２μｍの酸化物
層を堆積することによって先へ進む。次に、プラズマ異
方性エッチによって酸化物層および下層のゲート酸化物
層がエッチされ、酸化物側壁２６が形成される。
製造プロセスデバイス１０はそれの基盤として、シリコ
ン基板、埋め込み酸化物層１４、およびＳＯＩ層１６を
含むプレハブ式のウエハを使用してもよい。例えば、米
国マサチュセッツ洲、デンバー市、チェリーヒルドライ
ブ３２Ａ所在のアイビス社（Ｉｂｉｓ Ｃｏｒｐ）、あ
るいはその他数多くの企業がそのような基盤構造を提供
できる。その場合、本発明の実施例の方法における次の
工程は初期のメサ２４の上に酸化物側壁２６を設けるこ
とを含む。これによって、図２に示される、より進んだ
製造プロセスデバイス１０が得られる。本方法は、例え
ばＬＰＣＶＤプロセスを用いて厚さ０．２μｍの酸化物
層を堆積することによって先へ進む。次に、プラズマ異
方性エッチによって酸化物層および下層のゲート酸化物
層がエッチされ、酸化物側壁２６が形成される。
【００２１】酸化物側壁２６の形成後、本方法はＳＯＩ
層１６に対して異方性プラズマシリコンエッチを施し、
ＳＯＩメサ２８を形成する。酸化物側壁２６はメサ２４
の有効な側部を拡大し、ＳＯＩ層のより大きなメサ、す
なわちＳＯＩメサ２８を生成するためのマスクとして機
能する。ＳＯＩメサ２８の形成後、次の工程は酸化物側
壁２６を除去することである。酸化物側壁２６は本発明
実施例では非常に容易にエッチされてしまう。それは酸
化物側壁２６が高温熱サイクルでアニールされたことが
ないからである。本発明の実施例では、従って、１秒間
に数千オングストロームのエッチ速度が実現する。
層１６に対して異方性プラズマシリコンエッチを施し、
ＳＯＩメサ２８を形成する。酸化物側壁２６はメサ２４
の有効な側部を拡大し、ＳＯＩ層のより大きなメサ、す
なわちＳＯＩメサ２８を生成するためのマスクとして機
能する。ＳＯＩメサ２８の形成後、次の工程は酸化物側
壁２６を除去することである。酸化物側壁２６は本発明
実施例では非常に容易にエッチされてしまう。それは酸
化物側壁２６が高温熱サイクルでアニールされたことが
ないからである。本発明の実施例では、従って、１秒間
に数千オングストロームのエッチ速度が実現する。
【００２２】図３は、本発明の実施例のより分離された
ＳＯＩトランジスタをもたらす製造プロセスデバイス１
０の次の処理を示している。これは露出したシリコン領
域上に付加的な酸化物を成長させることによって実現さ
れる。明らかに、露出したシリコンＳＯＩ層１６、２０
を酸化させることによって、付加的な酸化物層３０、３
４を有するＳＯＩメサ２８が得られる。多結晶シリコン
層２０はＳｉ3 Ｎ4 層２２の下に付加的な酸化物側壁３
２を有する。このプロセスは、ＳＯＩメサ２８を作成す
るためのＳＯＩ層１６のパターニングとプラズマ異方性
エッチを用いたエッチングとによって始まる。次の工程
は、例えばフッ化水素酸エッチを用いて酸化物側壁２６
をエッチし、多結晶シリコンメサ２０を露出させること
である。次の工程は、多結晶シリコンメサ２０およびＳ
ＯＩメサ２８上に厚さ約０．０２μｍの側壁酸化物層３
４、３２、および３０を成長させることである。これに
より、図３に示した製造プロセスデバイス１０が得られ
る。図４に矢印３６で示したように、露出したＳＯＩメ
サ端部をドープするためにこの構造に対してホウ素の打
ち込みを行うことによって製造プロセスデバイス１０の
作製は先へ進められる。
ＳＯＩトランジスタをもたらす製造プロセスデバイス１
０の次の処理を示している。これは露出したシリコン領
域上に付加的な酸化物を成長させることによって実現さ
れる。明らかに、露出したシリコンＳＯＩ層１６、２０
を酸化させることによって、付加的な酸化物層３０、３
４を有するＳＯＩメサ２８が得られる。多結晶シリコン
層２０はＳｉ3 Ｎ4 層２２の下に付加的な酸化物側壁３
２を有する。このプロセスは、ＳＯＩメサ２８を作成す
るためのＳＯＩ層１６のパターニングとプラズマ異方性
エッチを用いたエッチングとによって始まる。次の工程
は、例えばフッ化水素酸エッチを用いて酸化物側壁２６
をエッチし、多結晶シリコンメサ２０を露出させること
である。次の工程は、多結晶シリコンメサ２０およびＳ
ＯＩメサ２８上に厚さ約０．０２μｍの側壁酸化物層３
４、３２、および３０を成長させることである。これに
より、図３に示した製造プロセスデバイス１０が得られ
る。図４に矢印３６で示したように、露出したＳＯＩメ
サ端部をドープするためにこの構造に対してホウ素の打
ち込みを行うことによって製造プロセスデバイス１０の
作製は先へ進められる。
【００２３】初期のメサ２４はＳＯＩメサ２８をマスク
して、以下に図４に関して説明する工程において施され
るイオン打ち込みが、図１に関してなされたＶT 打ち込
みを、すなわちしきい値電圧を乱さないようにしてい
る。このように、図４のイオン打ち込み３６はＳＯＩメ
サ２８の側壁をドープするだけである。ホウ素濃度はＳ
ＯＩメサ２８の側壁でより高いため、このプロセスで発
生する寄生ＭＯＳＦＥＴは上部トランジスタよりも高い
ＶT を有する。この特徴は、結果のメサ分離ＳＯＩトラ
ンジスタが既知のデバイスの有害な寄生トランジスタを
持たないことを保証するために重要である。このドーパ
ントは、例えば、２つの異なるエネルギーレベルを用い
て打ち込むことができる。１つのエネルギーレベル（例
えば、８０ｋｅＶイオン）はＳＯＩメサ２８の底部に沿
ってドーパント濃度のピークをもたらす。別のエネルギ
ーレベル（例えば、２０ｋｅＶイオン）はメサ２８の上
部および側壁に沿ってドーパント濃度のピークをもたら
す。これら２つの異なるエネルギーレベルイオンを適当
な割合で選ぶことによって、ＳＯＩメサ２８の側壁に沿
って一様なドーピングを実現することができる。
して、以下に図４に関して説明する工程において施され
るイオン打ち込みが、図１に関してなされたＶT 打ち込
みを、すなわちしきい値電圧を乱さないようにしてい
る。このように、図４のイオン打ち込み３６はＳＯＩメ
サ２８の側壁をドープするだけである。ホウ素濃度はＳ
ＯＩメサ２８の側壁でより高いため、このプロセスで発
生する寄生ＭＯＳＦＥＴは上部トランジスタよりも高い
ＶT を有する。この特徴は、結果のメサ分離ＳＯＩトラ
ンジスタが既知のデバイスの有害な寄生トランジスタを
持たないことを保証するために重要である。このドーパ
ントは、例えば、２つの異なるエネルギーレベルを用い
て打ち込むことができる。１つのエネルギーレベル（例
えば、８０ｋｅＶイオン）はＳＯＩメサ２８の底部に沿
ってドーパント濃度のピークをもたらす。別のエネルギ
ーレベル（例えば、２０ｋｅＶイオン）はメサ２８の上
部および側壁に沿ってドーパント濃度のピークをもたら
す。これら２つの異なるエネルギーレベルイオンを適当
な割合で選ぶことによって、ＳＯＩメサ２８の側壁に沿
って一様なドーピングを実現することができる。
【００２４】図４の打ち込み３６は、寄生側壁トランジ
スタがターンオンする側壁しきい値電圧ＶT を設定す
る。本発明の実施例の重要な特徴は、メサ分離のＳＯＩ
トランジスタを作製する典型的なプロセスの場合よりも
ずっと容易にゲート酸化が発生するということである。
まずゲート酸化物を成長させて、その後、側壁ＶT 打ち
込みを行うことによって、本発明の実施例のプロセスは
側壁ＶT 打ち込み以後に製造プロセスデバイス１０が施
される熱サイクルの数を最小化している。側壁Ｖ T 打ち
込み以後に製造プロセスデバイス１０が被る熱サイクル
の数が最小化されることで、打ち込みドーパントのマイ
グレーションや再分布はメサ分離ＳＯＩトランジスタを
作製する従来のプロセス工程よりも少ない。
スタがターンオンする側壁しきい値電圧ＶT を設定す
る。本発明の実施例の重要な特徴は、メサ分離のＳＯＩ
トランジスタを作製する典型的なプロセスの場合よりも
ずっと容易にゲート酸化が発生するということである。
まずゲート酸化物を成長させて、その後、側壁ＶT 打ち
込みを行うことによって、本発明の実施例のプロセスは
側壁ＶT 打ち込み以後に製造プロセスデバイス１０が施
される熱サイクルの数を最小化している。側壁Ｖ T 打ち
込み以後に製造プロセスデバイス１０が被る熱サイクル
の数が最小化されることで、打ち込みドーパントのマイ
グレーションや再分布はメサ分離ＳＯＩトランジスタを
作製する従来のプロセス工程よりも少ない。
【００２５】図５は製造プロセスデバイス１０の更に進
展した段階を示し、酸化物側壁３８の形成が含まれてい
る。図５が示す本方法の段階は、ＳＯＩメサ構造のコー
ナーでしばしば見られるゲート酸化物の薄膜化の問題を
克服している。酸化物側壁３８の処理はまず、例えばＬ
ＰＣＶＤプロセスを用いて約０．４５μｍの厚さに酸化
物堆積を実行することによって開始される。この後に異
方性エッチが続き、堆積酸化物側壁３８が形成される。
次に、酸化物側壁３８は８００℃の水蒸気雰囲気中で高
密度化され、酸化物エッチ速度は熱成長酸化物のそれに
相当するまで向上する。これにより、酸化物層３８は密
になり、ＳＯＩメサのコーナーで酸化物が増加する。
展した段階を示し、酸化物側壁３８の形成が含まれてい
る。図５が示す本方法の段階は、ＳＯＩメサ構造のコー
ナーでしばしば見られるゲート酸化物の薄膜化の問題を
克服している。酸化物側壁３８の処理はまず、例えばＬ
ＰＣＶＤプロセスを用いて約０．４５μｍの厚さに酸化
物堆積を実行することによって開始される。この後に異
方性エッチが続き、堆積酸化物側壁３８が形成される。
次に、酸化物側壁３８は８００℃の水蒸気雰囲気中で高
密度化され、酸化物エッチ速度は熱成長酸化物のそれに
相当するまで向上する。これにより、酸化物層３８は密
になり、ＳＯＩメサのコーナーで酸化物が増加する。
【００２６】図１の構成の重要な点は、本発明の実施例
が、メサ分離ＳＯＩトランジスタのための多結晶シリコ
ン層２０のすべてを同時に堆積させることのない分割プ
ロセスの多結晶シリコン堆積を採用しているということ
である。例えば、本発明の実施例における２段階堆積プ
ロセスでは、各段階において所望の厚さの約半分だけが
堆積される。従って、図６は製造プロセスデバイス１０
の次の段階を示しており、それはＳｉ3 Ｎ4 層２２を除
去して多結晶シリコン層２０および側壁３２を露出させ
て、本発明実施例の多結晶シリコンゲート形成プロセス
を完了させることを含んでいる。このプロセスにおい
て、酸化物側壁３８はある程度まで除去されるが、それ
らの側面において側壁３２を露出するまでには至らな
い。本発明実施例では短時間のＨＦディップと熱燐酸エ
ッチを使用してＳｉ3 Ｎ4 層２２を除去している。
が、メサ分離ＳＯＩトランジスタのための多結晶シリコ
ン層２０のすべてを同時に堆積させることのない分割プ
ロセスの多結晶シリコン堆積を採用しているということ
である。例えば、本発明の実施例における２段階堆積プ
ロセスでは、各段階において所望の厚さの約半分だけが
堆積される。従って、図６は製造プロセスデバイス１０
の次の段階を示しており、それはＳｉ3 Ｎ4 層２２を除
去して多結晶シリコン層２０および側壁３２を露出させ
て、本発明実施例の多結晶シリコンゲート形成プロセス
を完了させることを含んでいる。このプロセスにおい
て、酸化物側壁３８はある程度まで除去されるが、それ
らの側面において側壁３２を露出するまでには至らな
い。本発明実施例では短時間のＨＦディップと熱燐酸エ
ッチを使用してＳｉ3 Ｎ4 層２２を除去している。
【００２７】シリコン窒化物２２を除去することによっ
て多結晶シリコン層２０が露出される。このことは、ゲ
ート電極の厚さを増大させて、それによって本発明の分
割プロセス多結晶シリコン堆積の第２の段階を完了させ
るための残りの多結晶シリコン堆積を許容する。これに
よって多結晶シリコン層２０は他のトランジスタへの接
続を行う通常のゲートとして機能するようになる。この
プロセスは酸化物側壁３８に対して何らかの侵食をなす
可能性がある。しかし、このプロセスが典型的には、酸
化物層３８を５００Åよりも多くは侵食しないというこ
とを注意しておく。
て多結晶シリコン層２０が露出される。このことは、ゲ
ート電極の厚さを増大させて、それによって本発明の分
割プロセス多結晶シリコン堆積の第２の段階を完了させ
るための残りの多結晶シリコン堆積を許容する。これに
よって多結晶シリコン層２０は他のトランジスタへの接
続を行う通常のゲートとして機能するようになる。この
プロセスは酸化物側壁３８に対して何らかの侵食をなす
可能性がある。しかし、このプロセスが典型的には、酸
化物層３８を５００Åよりも多くは侵食しないというこ
とを注意しておく。
【００２８】図７ａおよび図７ｂはそれぞれ、本方法の
次の段階の結果の構造の正面図および側面図を示す。図
７ａおよび図７ｂの両図から、本方法のこの段階の結果
がゲート電極４０であり、それは図７ｂの側面図から、
酸化物側壁３８および酸化物層３０を覆っていることが
分かる。この図には、メサ２８のＰ+ ホウ素ドープされ
た側壁とメサ２８のＰ形ドーピングについても示されて
いる。
次の段階の結果の構造の正面図および側面図を示す。図
７ａおよび図７ｂの両図から、本方法のこの段階の結果
がゲート電極４０であり、それは図７ｂの側面図から、
酸化物側壁３８および酸化物層３０を覆っていることが
分かる。この図には、メサ２８のＰ+ ホウ素ドープされ
た側壁とメサ２８のＰ形ドーピングについても示されて
いる。
【００２９】従って、図７ａおよび図７ｂの構造を生成
する段階は、例えば、ＬＰＣＶＤプロセスを用いて多結
晶シリコン層２０を覆う厚さ０．２５μｍの付加的多結
晶シリコンを堆積させ、合計の厚さを約０．４５μｍと
する工程を含む。次の工程は、多結晶シリコンゲート全
体をＰＯＣｌ3 でドープして、６０Ω／□の抵抗率とす
ることである。次に、ゲート電極４０を形成するための
多結晶シリコンのパターニングが行われる。次の工程
は、多結晶シリコンをエッチしてゲート電極４０を形成
することである。プラズマ異方性エッチであれば所望の
ゲート電極を満足行くように作製できる。
する段階は、例えば、ＬＰＣＶＤプロセスを用いて多結
晶シリコン層２０を覆う厚さ０．２５μｍの付加的多結
晶シリコンを堆積させ、合計の厚さを約０．４５μｍと
する工程を含む。次の工程は、多結晶シリコンゲート全
体をＰＯＣｌ3 でドープして、６０Ω／□の抵抗率とす
ることである。次に、ゲート電極４０を形成するための
多結晶シリコンのパターニングが行われる。次の工程
は、多結晶シリコンをエッチしてゲート電極４０を形成
することである。プラズマ異方性エッチであれば所望の
ゲート電極を満足行くように作製できる。
【００３０】側壁３８は２つの役目を持っている。１つ
の働きはＳＯＩメサ２８のコーナーで酸化物の厚さを増
やすことである。第２の機能は酸化物側壁スペーサー３
８を覆う多結晶シリコンゲート電極４０に緩やかな傾斜
を与えることである。これにより、メサ分離ＳＯＩトラ
ンジスタの適正な動作を損なう恐れのあるストリンガー
の形成が回避できる。
の働きはＳＯＩメサ２８のコーナーで酸化物の厚さを増
やすことである。第２の機能は酸化物側壁スペーサー３
８を覆う多結晶シリコンゲート電極４０に緩やかな傾斜
を与えることである。これにより、メサ分離ＳＯＩトラ
ンジスタの適正な動作を損なう恐れのあるストリンガー
の形成が回避できる。
【００３１】図７ａおよび図７ｂに示した段階の製造プ
ロセスデバイス１０が作製されれば、次のプロセス工程
は図８に示されたトランジスタ１００を得ることであ
る。このように、図８には、図７ａおよび図７ｂの製造
プロセスデバイス１０から形成された本発明の実施例の
メサ分離ＳＯＩトランジスタ１００が出現している。メ
サ分離ＳＯＩトランジスタ１００はＳＯＩ層２８に接す
る酸化物側壁４５を有する多結晶シリコンゲート４０を
含んでいる。ゲート構造４０はゲート酸化物層３０によ
ってＳＯＩメサ２８から分離されている。ＳＯＩメサ２
８はＮ+ ソース／ドレイン領域４６に隣接するＰ形領域
４２を含んでいる。Ｎ+ ソース／ドレイン領域４６は酸
化物側壁４５の下側にある。Ｎ+ 領域４６およびＰ領域
４２はより高濃度にドープされたＮ++領域４８に隣接し
ている。Ｎ++ソース／ドレイン領域４８は側壁５０に隣
接する。既に述べたように、構造全体がシリコン基板１
２を覆う埋め込み酸化物層１４に取り付けられている。
ロセスデバイス１０が作製されれば、次のプロセス工程
は図８に示されたトランジスタ１００を得ることであ
る。このように、図８には、図７ａおよび図７ｂの製造
プロセスデバイス１０から形成された本発明の実施例の
メサ分離ＳＯＩトランジスタ１００が出現している。メ
サ分離ＳＯＩトランジスタ１００はＳＯＩ層２８に接す
る酸化物側壁４５を有する多結晶シリコンゲート４０を
含んでいる。ゲート構造４０はゲート酸化物層３０によ
ってＳＯＩメサ２８から分離されている。ＳＯＩメサ２
８はＮ+ ソース／ドレイン領域４６に隣接するＰ形領域
４２を含んでいる。Ｎ+ ソース／ドレイン領域４６は酸
化物側壁４５の下側にある。Ｎ+ 領域４６およびＰ領域
４２はより高濃度にドープされたＮ++領域４８に隣接し
ている。Ｎ++ソース／ドレイン領域４８は側壁５０に隣
接する。既に述べたように、構造全体がシリコン基板１
２を覆う埋め込み酸化物層１４に取り付けられている。
【００３２】メサ分離ＳＯＩトランジスタ１００を作製
する場合、最終の工程は、ＬＤＤスペーサーである領域
４６を生成するための低濃度ドープのドレイン（ＬＤ
Ｄ）打ち込みを実行することを含む。ＬＤＤ打ち込みは
燐の打ち込みである。次に、本方法はＬＰＣＶＤプロセ
スを用いて酸化物側壁スペーサーを０．２μｍの厚さに
堆積させて、ＬＤＤスペーサー酸化物である領域４５を
形成することを含む。この酸化物側壁スペーサーは、次
に、例えば、プラズマ異方性エッチプロセスを用いてエ
ッチされ、ＬＤＤスペーサー酸化物である領域４５が形
成される。次に、本方法は、例えば、ＬＰＣＶＤプロセ
スを用いて約０．０３μｍの厚さにスクリーン酸化物を
堆積させることを含む。これに続いて、燐または砒素の
ソース／ドレイン打ち込みが行われ、Ｎ++領域４８が形
成される。最後に、約８５０℃またはそれより高温にお
いて打ち込み部をアニールすることによって、メサ分離
のＳＯＩトランジスタ１００の構造が完成する。
する場合、最終の工程は、ＬＤＤスペーサーである領域
４６を生成するための低濃度ドープのドレイン（ＬＤ
Ｄ）打ち込みを実行することを含む。ＬＤＤ打ち込みは
燐の打ち込みである。次に、本方法はＬＰＣＶＤプロセ
スを用いて酸化物側壁スペーサーを０．２μｍの厚さに
堆積させて、ＬＤＤスペーサー酸化物である領域４５を
形成することを含む。この酸化物側壁スペーサーは、次
に、例えば、プラズマ異方性エッチプロセスを用いてエ
ッチされ、ＬＤＤスペーサー酸化物である領域４５が形
成される。次に、本方法は、例えば、ＬＰＣＶＤプロセ
スを用いて約０．０３μｍの厚さにスクリーン酸化物を
堆積させることを含む。これに続いて、燐または砒素の
ソース／ドレイン打ち込みが行われ、Ｎ++領域４８が形
成される。最後に、約８５０℃またはそれより高温にお
いて打ち込み部をアニールすることによって、メサ分離
のＳＯＩトランジスタ１００の構造が完成する。
【００３３】本発明の実施例の方法は、メサのコーナー
で酸化物の厚さを増大させることによって既知のメサ分
離ＳＯＩトランジスタでのゲート酸化物不完全性の問題
を克服している。本発明の実施例は、ＳＯＩメサ２８の
端部に沿ってドーパントを打ち込むことにより寄生ＭＯ
ＳＦＥＴの問題を克服している。これにより、メインの
ＭＯＳＦＥＴのＶT に相対的に寄生ＭＯＳＦＥＴのＶT
が上昇する。トランジスタを作製する高温サイクルが完
了した後にＭＯＳＦＥＴバルクへのドーパント導入を行
うことによって、本発明の実施例はドーパントのマイグ
レーションや再分布を最小化している。これにより、ド
ーパントの表面濃度を保持し、寄生ＭＯＳＦＥＴにおけ
る高いＶT を保持することができる。従って、寄生ＭＯ
ＳＦＥＴはＳＯＩトランジスタ１００の動作に対して悪
影響を与えない。
で酸化物の厚さを増大させることによって既知のメサ分
離ＳＯＩトランジスタでのゲート酸化物不完全性の問題
を克服している。本発明の実施例は、ＳＯＩメサ２８の
端部に沿ってドーパントを打ち込むことにより寄生ＭＯ
ＳＦＥＴの問題を克服している。これにより、メインの
ＭＯＳＦＥＴのＶT に相対的に寄生ＭＯＳＦＥＴのＶT
が上昇する。トランジスタを作製する高温サイクルが完
了した後にＭＯＳＦＥＴバルクへのドーパント導入を行
うことによって、本発明の実施例はドーパントのマイグ
レーションや再分布を最小化している。これにより、ド
ーパントの表面濃度を保持し、寄生ＭＯＳＦＥＴにおけ
る高いＶT を保持することができる。従って、寄生ＭＯ
ＳＦＥＴはＳＯＩトランジスタ１００の動作に対して悪
影響を与えない。
【００３４】要約すると、本発明の実施例は、まずシリ
コン基板上のシリコン層の下に埋め込み酸化物層を形成
する工程を含む、分割プロセスの多結晶シリコンゲート
を用いたメサ分離ＳＯＩトランジスタ作製方法を提供す
る。次に、本方法は、もし必要であれば埋め込み酸化物
層上のＳＯＩ層の厚さを増大させる工程を含み、次に、
ＳＯＩ層の上にゲート酸化物層を形成する工程を含む。
次の工程は、ゲート酸化物層上へゲート多結晶シリコン
およびＳｉ3 Ｎ4 メサのスタックを形成することであ
る。次の工程は、ゲート多結晶シリコン／Ｓｉ3 Ｎ4 メ
サの上に酸化物側壁を形成して、それの寸法を増大させ
ることである。次に、本方法は、Ｓｉ3 Ｎ 4 メサおよび
多結晶シリコンメサをエッチマスクとして使用して、ゲ
ート多結晶シリコン／Ｓｉ3 Ｎ4 メサスタックの下にＳ
ＯＩメサを形成する工程を含む。次の工程は、ゲート多
結晶シリコンメサおよびＳｉ3 Ｎ4 メサ上の酸化物側壁
を除去することである。次に、本方法は、ＳＯＩメサ、
ゲートメサおよびＳｉ3 Ｎ4メサの上に酸化物側壁を形
成するとともに、この構造に対してホウ素打ち込みを行
う工程を含む。次の工程は、Ｓｉ3 Ｎ4 メサを除去する
ことである。次に、付加的な多結晶シリコンを堆積さ
せ、多結晶シリコンを燐でドープし、そしてゲート電極
をパターニングおよびエッチングすることによってゲー
ト電極を形成する工程が続く。このプロセスでは、燐打
ち込みおよびそれに続く側壁スペーサー酸化物によって
低濃度にドープされたドレイン領域が形成される。次
に、砒素および／または燐を用いて、高濃度にドープさ
れたソース／ドレイン領域が形成される。その後、この
構造はアニールされて、本発明の実施例のメサ分離ＳＯ
Ｉトランジスタが形成される。
コン基板上のシリコン層の下に埋め込み酸化物層を形成
する工程を含む、分割プロセスの多結晶シリコンゲート
を用いたメサ分離ＳＯＩトランジスタ作製方法を提供す
る。次に、本方法は、もし必要であれば埋め込み酸化物
層上のＳＯＩ層の厚さを増大させる工程を含み、次に、
ＳＯＩ層の上にゲート酸化物層を形成する工程を含む。
次の工程は、ゲート酸化物層上へゲート多結晶シリコン
およびＳｉ3 Ｎ4 メサのスタックを形成することであ
る。次の工程は、ゲート多結晶シリコン／Ｓｉ3 Ｎ4 メ
サの上に酸化物側壁を形成して、それの寸法を増大させ
ることである。次に、本方法は、Ｓｉ3 Ｎ 4 メサおよび
多結晶シリコンメサをエッチマスクとして使用して、ゲ
ート多結晶シリコン／Ｓｉ3 Ｎ4 メサスタックの下にＳ
ＯＩメサを形成する工程を含む。次の工程は、ゲート多
結晶シリコンメサおよびＳｉ3 Ｎ4 メサ上の酸化物側壁
を除去することである。次に、本方法は、ＳＯＩメサ、
ゲートメサおよびＳｉ3 Ｎ4メサの上に酸化物側壁を形
成するとともに、この構造に対してホウ素打ち込みを行
う工程を含む。次の工程は、Ｓｉ3 Ｎ4 メサを除去する
ことである。次に、付加的な多結晶シリコンを堆積さ
せ、多結晶シリコンを燐でドープし、そしてゲート電極
をパターニングおよびエッチングすることによってゲー
ト電極を形成する工程が続く。このプロセスでは、燐打
ち込みおよびそれに続く側壁スペーサー酸化物によって
低濃度にドープされたドレイン領域が形成される。次
に、砒素および／または燐を用いて、高濃度にドープさ
れたソース／ドレイン領域が形成される。その後、この
構造はアニールされて、本発明の実施例のメサ分離ＳＯ
Ｉトランジスタが形成される。
【００３５】当業者には明らかなように、この設計に対
して数多くの代替え例や変更が可能である。そのような
代替えのいくつかは、コスト、性能上の理由、実装上の
制約、材料入手の問題、任意の設計上の決定、その他の
理由で本発明の実施例のメサ分離ＳＯＩトランジスタに
は採用されないかもしれない。それらの代替え例のいく
つかについては上に述べた。これは、もちろん、当業者
には同じく明かなその他の実施例の制限なしに行われた
ものであるが、ここには時間と紙面の制約のために述べ
ない。このように、本発明は特許請求の範囲によっての
み制限されるものであり、その特許請求の範囲はそのよ
うな明かな代替え例および好適設計、好適実施例からの
変形を包含するものと解釈されるべきである。
して数多くの代替え例や変更が可能である。そのような
代替えのいくつかは、コスト、性能上の理由、実装上の
制約、材料入手の問題、任意の設計上の決定、その他の
理由で本発明の実施例のメサ分離ＳＯＩトランジスタに
は採用されないかもしれない。それらの代替え例のいく
つかについては上に述べた。これは、もちろん、当業者
には同じく明かなその他の実施例の制限なしに行われた
ものであるが、ここには時間と紙面の制約のために述べ
ない。このように、本発明は特許請求の範囲によっての
み制限されるものであり、その特許請求の範囲はそのよ
うな明かな代替え例および好適設計、好適実施例からの
変形を包含するものと解釈されるべきである。
【００３６】以上の説明に関して更に以下の項を開示す
る。 （１）進歩したゲート酸化物完全性を備えたメサ分離Ｓ
ＯＩトランジスタを作製するための方法であって、次の
工程、ＳＯＩエッチマスクであって、Ｓｉ3 Ｎ4 層によ
って覆われた多結晶シリコン層によって覆われたゲート
酸化物層を含み、更にＳＯＩエッチマスクエリアを広げ
るための第１のＳｉＯ2 側壁を含むＳＯＩエッチマスク
をＳＯＩ層の上に形成すること、ＳＯＩ層から、ＳＯＩ
エッチマスクの寸法に従ってＳＯＩメサを形成するこ
と、ＳＯＩエッチマスクから前記第１のＳｉＯ2 側壁を
除去すること、ＳＯＩメサの露出した端部をドープし
て、ＳＯＩメサ中にしきい値電圧調節用の打ち込み部を
形成すること、前記第１のＳｉＯ2 側壁およびＳｉ3 Ｎ
4 層を除去すること、多結晶シリコン層およびＳＯＩメ
サ上に付加的な多結晶シリコンを堆積させてゲート電極
層を形成すること、ゲート電極層をドープすること、ゲ
ート電極層をエッチングしてゲート電極を形成するこ
と、ドーパントと第２のＳｉＯ2 側壁とを用いてＳＯＩ
メサ中にドレイン領域を形成すること、付加的なドーパ
ントを用いてＳＯＩメサ中にソース／ドレイン領域を形
成し、ゲート電極およびソース／ドレイン領域を含むメ
サ分離ＳＯＩトランジスタを実現すること、および前記
メサ分離ＳＯＩトランジスタをアニールすること、を含
む方法。
る。 （１）進歩したゲート酸化物完全性を備えたメサ分離Ｓ
ＯＩトランジスタを作製するための方法であって、次の
工程、ＳＯＩエッチマスクであって、Ｓｉ3 Ｎ4 層によ
って覆われた多結晶シリコン層によって覆われたゲート
酸化物層を含み、更にＳＯＩエッチマスクエリアを広げ
るための第１のＳｉＯ2 側壁を含むＳＯＩエッチマスク
をＳＯＩ層の上に形成すること、ＳＯＩ層から、ＳＯＩ
エッチマスクの寸法に従ってＳＯＩメサを形成するこ
と、ＳＯＩエッチマスクから前記第１のＳｉＯ2 側壁を
除去すること、ＳＯＩメサの露出した端部をドープし
て、ＳＯＩメサ中にしきい値電圧調節用の打ち込み部を
形成すること、前記第１のＳｉＯ2 側壁およびＳｉ3 Ｎ
4 層を除去すること、多結晶シリコン層およびＳＯＩメ
サ上に付加的な多結晶シリコンを堆積させてゲート電極
層を形成すること、ゲート電極層をドープすること、ゲ
ート電極層をエッチングしてゲート電極を形成するこ
と、ドーパントと第２のＳｉＯ2 側壁とを用いてＳＯＩ
メサ中にドレイン領域を形成すること、付加的なドーパ
ントを用いてＳＯＩメサ中にソース／ドレイン領域を形
成し、ゲート電極およびソース／ドレイン領域を含むメ
サ分離ＳＯＩトランジスタを実現すること、および前記
メサ分離ＳＯＩトランジスタをアニールすること、を含
む方法。
【００３７】（２）第１項記載の方法であって、更に、
ＳＯＩメサを形成する前に、しきい値電圧調節用打ち込
み部を形成し、ゲート酸化物層、シリコン層、およびＳ
ｉ3 Ｎ 4 層を形成することによって、メサ分離ＳＯＩト
ランジスタ中のドーパントの熱拡散を最小化する工程を
含む方法。
ＳＯＩメサを形成する前に、しきい値電圧調節用打ち込
み部を形成し、ゲート酸化物層、シリコン層、およびＳ
ｉ3 Ｎ 4 層を形成することによって、メサ分離ＳＯＩト
ランジスタ中のドーパントの熱拡散を最小化する工程を
含む方法。
【００３８】（３）第１項記載の方法であって、更に、
ＳＯＩ層からＳＯＩメサを形成する間に、多結晶シリコ
ン層を保護するためのＳｉ3 Ｎ4 層を使用する工程を含
む方法。
ＳＯＩ層からＳＯＩメサを形成する間に、多結晶シリコ
ン層を保護するためのＳｉ3 Ｎ4 層を使用する工程を含
む方法。
【００３９】（４）第１項記載の方法であって、更に、
次の工程、第１のＳｉＯ2 側壁スペーサーを用いてＳＯ
Ｉエッチマスクエリアを予め定められた量だけ拡大する
こと、ＳＯＩメサの形成後、除去可能な側壁スペーサー
を除去して、ＳＯＩメサの上端部およびコーナーを露出
させること、およびＳＯＩメサの露出した端部を相似被
覆酸化物で以て覆い、ゲート酸化物層の完全性を改善す
ること、を含む方法。
次の工程、第１のＳｉＯ2 側壁スペーサーを用いてＳＯ
Ｉエッチマスクエリアを予め定められた量だけ拡大する
こと、ＳＯＩメサの形成後、除去可能な側壁スペーサー
を除去して、ＳＯＩメサの上端部およびコーナーを露出
させること、およびＳＯＩメサの露出した端部を相似被
覆酸化物で以て覆い、ゲート酸化物層の完全性を改善す
ること、を含む方法。
【００４０】（５）第１項記載の方法であって、更に、
次の工程、多結晶シリコン層としてゲート電極層の一部
分をまず堆積して、ゲート酸化物層およびＳＯＩメサに
相対的なゲート電極層の位置を定義すること、およびゲ
ート電極中でドーパントを拡散させる熱的に敏感な工程
を実行した後に、付加的な多結晶シリコン層としてゲー
ト電極層の残りの部分を形成すること、を含む方法。
次の工程、多結晶シリコン層としてゲート電極層の一部
分をまず堆積して、ゲート酸化物層およびＳＯＩメサに
相対的なゲート電極層の位置を定義すること、およびゲ
ート電極中でドーパントを拡散させる熱的に敏感な工程
を実行した後に、付加的な多結晶シリコン層としてゲー
ト電極層の残りの部分を形成すること、を含む方法。
【００４１】（６）第１項記載の方法であって、更に、
ＳＯＩメサに沿っての多結晶シリコンストリンガー形成
を排除する目的で、除去可能な側壁スペーサーおよびＳ
ｉＯ2側壁スペーサーを形成する工程を含む方法。
ＳＯＩメサに沿っての多結晶シリコンストリンガー形成
を排除する目的で、除去可能な側壁スペーサーおよびＳ
ｉＯ2側壁スペーサーを形成する工程を含む方法。
【００４２】（７）分割プロセスの多結晶シリコンゲー
トを有するメサ分離ＳＯＩトランジスタを作製するため
の方法であって、次の工程、シリコン基板上に埋め込み
酸化物層を形成すること、埋め込み酸化物層の上にＳＯ
Ｉ層を形成すること、ＳＯＩ層の上にゲート酸化物層を
形成すること、ゲート酸化物層の上にゲート多結晶シリ
コン層を形成すること、多結晶シリコン層の上にＳｉ3
Ｎ4 層を形成し、ゲート酸化物層、ゲート多結晶シリコ
ン層、およびＳｉ3 Ｎ4 層から多結晶シリコン／Ｓｉ3
Ｎ4 のメサをエッチングして形成すること、ゲート多結
晶シリコン／Ｓｉ3 Ｎ4 メサ構造の上に酸化物側壁を形
成してエッチマスクを形成すること、エッチマスクの下
に、多結晶シリコン／Ｓｉ3 Ｎ4 よりも大きい直径を有
するＳＯＩメサを形成すること、ゲート多結晶シリコン
／Ｓｉ3 Ｎ4 メサから酸化物側壁を除去すること、多結
晶シリコン／Ｓｉ3 Ｎ4 メサおよびＳＯＩメサに対して
ホウ素打ち込みを行うこと、多結晶シリコン／Ｓｉ3 Ｎ
4 およびＳＯＩメサ側壁上に酸化物側壁を形成するこ
と、多結晶シリコン／Ｓｉ3 Ｎ4 メサからＳｉ3 Ｎ4 部
分を除去して、多結晶シリコンメサを形成すること、多
結晶シリコンメサの上に付加的な多結晶シリコン層を堆
積して、多結晶シリコンゲート電極層を形成すること、
多結晶シリコンゲート電極層をＮ形ドーパントでドープ
すること、多結晶シリコンゲート電極層をエッチングし
てゲート電極を形成すること、ゲート電極をＮ形ドーパ
ントで低濃度にドープして、ソース／ドレイン領域を形
成すること、前記ソース／ドレイン領域へ高濃度のドー
パント打ち込みを施すこと、および残っている構造をア
ニールすること、を含む方法。
トを有するメサ分離ＳＯＩトランジスタを作製するため
の方法であって、次の工程、シリコン基板上に埋め込み
酸化物層を形成すること、埋め込み酸化物層の上にＳＯ
Ｉ層を形成すること、ＳＯＩ層の上にゲート酸化物層を
形成すること、ゲート酸化物層の上にゲート多結晶シリ
コン層を形成すること、多結晶シリコン層の上にＳｉ3
Ｎ4 層を形成し、ゲート酸化物層、ゲート多結晶シリコ
ン層、およびＳｉ3 Ｎ4 層から多結晶シリコン／Ｓｉ3
Ｎ4 のメサをエッチングして形成すること、ゲート多結
晶シリコン／Ｓｉ3 Ｎ4 メサ構造の上に酸化物側壁を形
成してエッチマスクを形成すること、エッチマスクの下
に、多結晶シリコン／Ｓｉ3 Ｎ4 よりも大きい直径を有
するＳＯＩメサを形成すること、ゲート多結晶シリコン
／Ｓｉ3 Ｎ4 メサから酸化物側壁を除去すること、多結
晶シリコン／Ｓｉ3 Ｎ4 メサおよびＳＯＩメサに対して
ホウ素打ち込みを行うこと、多結晶シリコン／Ｓｉ3 Ｎ
4 およびＳＯＩメサ側壁上に酸化物側壁を形成するこ
と、多結晶シリコン／Ｓｉ3 Ｎ4 メサからＳｉ3 Ｎ4 部
分を除去して、多結晶シリコンメサを形成すること、多
結晶シリコンメサの上に付加的な多結晶シリコン層を堆
積して、多結晶シリコンゲート電極層を形成すること、
多結晶シリコンゲート電極層をＮ形ドーパントでドープ
すること、多結晶シリコンゲート電極層をエッチングし
てゲート電極を形成すること、ゲート電極をＮ形ドーパ
ントで低濃度にドープして、ソース／ドレイン領域を形
成すること、前記ソース／ドレイン領域へ高濃度のドー
パント打ち込みを施すこと、および残っている構造をア
ニールすること、を含む方法。
【００４３】（８）第７項記載の方法であって、更に、
多結晶シリコンメサ上に多結晶シリコンゲート電極層を
構成する付加的な多結晶シリコン層を堆積する前に、し
きい値電圧調節用の打ち込みを行うことによって、多結
晶シリコンゲート電極中のドーパントの熱拡散を最小化
する工程を含む方法。
多結晶シリコンメサ上に多結晶シリコンゲート電極層を
構成する付加的な多結晶シリコン層を堆積する前に、し
きい値電圧調節用の打ち込みを行うことによって、多結
晶シリコンゲート電極中のドーパントの熱拡散を最小化
する工程を含む方法。
【００４４】（９）第７項記載の方法であって、更に、
前記ＳＯＩメサを形成する工程の間に、多結晶シリコン
層を保護するためにＳｉ3 Ｎ4 層を使用する工程を含む
方法。
前記ＳＯＩメサを形成する工程の間に、多結晶シリコン
層を保護するためにＳｉ3 Ｎ4 層を使用する工程を含む
方法。
【００４５】（１０）第７項記載の方法であって、更
に、次の工程、酸化物側壁を使用してゲート多結晶シリ
コン／Ｓｉ3 Ｎ4 メサ構造を拡大して、エッチマスクが
多結晶シリコン／Ｓｉ3 Ｎ4 メサよりも大きな直径のＳ
ＯＩメサを形成できるようにすること、ＳＯＩメサ形成
後に酸化物側壁を除去して、ＳＯＩメサの上端部および
コーナーを露出させること、およびゲート酸化物層の完
全性を改善するために、ＳＯＩメサの露出した端部を相
似被覆酸化物で以て覆うこと、を含む方法。
に、次の工程、酸化物側壁を使用してゲート多結晶シリ
コン／Ｓｉ3 Ｎ4 メサ構造を拡大して、エッチマスクが
多結晶シリコン／Ｓｉ3 Ｎ4 メサよりも大きな直径のＳ
ＯＩメサを形成できるようにすること、ＳＯＩメサ形成
後に酸化物側壁を除去して、ＳＯＩメサの上端部および
コーナーを露出させること、およびゲート酸化物層の完
全性を改善するために、ＳＯＩメサの露出した端部を相
似被覆酸化物で以て覆うこと、を含む方法。
【００４６】（１１）第７項記載の方法であって、前記
ゲート電極を形成する工程が更に次の工程、まず、ＳＯ
Ｉ層の上に、ゲート酸化物層およびＳＯＩメサに相対的
なゲート電極の位置を定義するための多結晶シリコン層
を形成すること、および前記ＳＯＩメサ形成工程の実行
の後に、多結晶シリコンゲート電極層の堆積を完了させ
ること、を含んでいる方法。
ゲート電極を形成する工程が更に次の工程、まず、ＳＯ
Ｉ層の上に、ゲート酸化物層およびＳＯＩメサに相対的
なゲート電極の位置を定義するための多結晶シリコン層
を形成すること、および前記ＳＯＩメサ形成工程の実行
の後に、多結晶シリコンゲート電極層の堆積を完了させ
ること、を含んでいる方法。
【００４７】（１２）第８項記載の方法であって、更
に、ＳＯＩメサの側壁に沿っての多結晶シリコンストリ
ンガーの形成を抑制するために、前記ゲート多結晶シリ
コン／Ｓｉ3 Ｎ4 層酸化物側壁およびＳＯＩメサ酸化物
側壁を形成する工程を含む方法。
に、ＳＯＩメサの側壁に沿っての多結晶シリコンストリ
ンガーの形成を抑制するために、前記ゲート多結晶シリ
コン／Ｓｉ3 Ｎ4 層酸化物側壁およびＳＯＩメサ酸化物
側壁を形成する工程を含む方法。
【００４８】（１３）寄生的な側壁トランジスタ動作に
対して抵抗性のある進歩したメサ分離ＳＯＩトランジス
タであって、予め定められた寸法を有する、埋め込み酸
化物層の上のＳＯＩメサ、前記ＳＯＩメサ上にあって、
前記ＳＯＩメサよりも小さい寸法を有し、前記ＳＯＩメ
サの上端部および側壁を露出するゲートメサ、側壁のし
きい値電圧を前記ＳＯＩメサのしきい値電圧よりも高く
するドーパント打ち込み部を含む前記ＳＯＩメサ側壁、
前記ゲートメサの上に形成されたゲート電極、予め定め
られた量のドーパントを打ち込まれたソース／ドレイン
領域、および前記メサ分離ＳＯＩトランジスタをもたら
すようにアニールされた前記ＳＯＩメサ、前記ゲート電
極、および前記側壁、を含むメサ分離ＳＯＩトランジス
タ。
対して抵抗性のある進歩したメサ分離ＳＯＩトランジス
タであって、予め定められた寸法を有する、埋め込み酸
化物層の上のＳＯＩメサ、前記ＳＯＩメサ上にあって、
前記ＳＯＩメサよりも小さい寸法を有し、前記ＳＯＩメ
サの上端部および側壁を露出するゲートメサ、側壁のし
きい値電圧を前記ＳＯＩメサのしきい値電圧よりも高く
するドーパント打ち込み部を含む前記ＳＯＩメサ側壁、
前記ゲートメサの上に形成されたゲート電極、予め定め
られた量のドーパントを打ち込まれたソース／ドレイン
領域、および前記メサ分離ＳＯＩトランジスタをもたら
すようにアニールされた前記ＳＯＩメサ、前記ゲート電
極、および前記側壁、を含むメサ分離ＳＯＩトランジス
タ。
【００４９】（１４）第１３項記載のメサ分離ＳＯＩト
ランジスタであって、前記ゲートメサが前記ＳＯＩメサ
の形成に先だって形成されたしきい値電圧調節用の打ち
込み部を含んでおり、更に、前記メサ分離ＳＯＩトラン
ジスタの形成中の高温の熱工程による前記ゲート電極中
のドーパントの熱拡散を最小限に抑制するために、前記
ＳＯＩメサの形成後に、前記ゲートメサの上に前記ゲー
ト電極が形成されるようになったメサ分離ＳＯＩトラン
ジスタ。
ランジスタであって、前記ゲートメサが前記ＳＯＩメサ
の形成に先だって形成されたしきい値電圧調節用の打ち
込み部を含んでおり、更に、前記メサ分離ＳＯＩトラン
ジスタの形成中の高温の熱工程による前記ゲート電極中
のドーパントの熱拡散を最小限に抑制するために、前記
ＳＯＩメサの形成後に、前記ゲートメサの上に前記ゲー
ト電極が形成されるようになったメサ分離ＳＯＩトラン
ジスタ。
【００５０】（１５）第１３項記載のメサ分離ＳＯＩト
ランジスタであって、前記ゲートメサが、前記ＳＯＩメ
サの形成中に前記ゲートメサの残っている部分を保護す
るために形成されたＳｉ3 Ｎ4 層を含んでいるメサ分離
ＳＯＩトランジスタ。
ランジスタであって、前記ゲートメサが、前記ＳＯＩメ
サの形成中に前記ゲートメサの残っている部分を保護す
るために形成されたＳｉ3 Ｎ4 層を含んでいるメサ分離
ＳＯＩトランジスタ。
【００５１】（１６）第１３項記載のメサ分離ＳＯＩト
ランジスタであって、前記ゲートメサが更に前記ゲート
メサの直径を拡大するための除去可能な側壁スペーサー
を含み、それによって前記ＳＯＩメサを形成するうえで
前記ゲートメサが前記ゲートメサよりも広いＳＯＩ層の
エリアをマスクするようになっており、前記ＳＯＩメサ
が前記除去可能な側壁スペーサーの除去の後に、上端部
およびコーナーを露出するようになっており、ゲート酸
化物が前記ＳＯＩメサおよび前記ゲートメサの側壁を覆
っており、相似被覆酸化物側壁が前記メサおよび前記Ｓ
ＯＩメサの予め定められた部分を覆って、前記酸化物層
の完全性を改善している、メサ分離ＳＯＩトランジス
タ。
ランジスタであって、前記ゲートメサが更に前記ゲート
メサの直径を拡大するための除去可能な側壁スペーサー
を含み、それによって前記ＳＯＩメサを形成するうえで
前記ゲートメサが前記ゲートメサよりも広いＳＯＩ層の
エリアをマスクするようになっており、前記ＳＯＩメサ
が前記除去可能な側壁スペーサーの除去の後に、上端部
およびコーナーを露出するようになっており、ゲート酸
化物が前記ＳＯＩメサおよび前記ゲートメサの側壁を覆
っており、相似被覆酸化物側壁が前記メサおよび前記Ｓ
ＯＩメサの予め定められた部分を覆って、前記酸化物層
の完全性を改善している、メサ分離ＳＯＩトランジス
タ。
【００５２】（１７）第１３項記載の進歩したメサ分離
ＳＯＩトランジスタであって、前記ゲート電極が２段階
のプロセスで形成され、その結果、前記しきい値電圧調
節用の打ち込みを施され、前記ＳＯＩメサに相対的な前
記ゲート電極の位置を定義された前記ゲートメサが得ら
れ、さらに前記メサ分離ＳＯＩトランジスタを形成する
うえでゲート電極中のドーパント拡散を最小化するよう
に、熱的に敏感な工程を実行した後に、前記ゲートメサ
の上に前記ゲート電極の残りの部分が形成されるように
なったメサ分離ＳＯＩトランジスタ。
ＳＯＩトランジスタであって、前記ゲート電極が２段階
のプロセスで形成され、その結果、前記しきい値電圧調
節用の打ち込みを施され、前記ＳＯＩメサに相対的な前
記ゲート電極の位置を定義された前記ゲートメサが得ら
れ、さらに前記メサ分離ＳＯＩトランジスタを形成する
うえでゲート電極中のドーパント拡散を最小化するよう
に、熱的に敏感な工程を実行した後に、前記ゲートメサ
の上に前記ゲート電極の残りの部分が形成されるように
なったメサ分離ＳＯＩトランジスタ。
【００５３】（１８）第１３項記載のメサ分離ＳＯＩト
ランジスタであって、前記メサおよび前記ＳＯＩメサが
更に、前記ゲートメサおよび前記ＳＯＩメサに沿っての
多結晶シリコンストリンガーの形成を抑制する酸化物側
壁を含んでいるメサ分離ＳＯＩトランジスタ。
ランジスタであって、前記メサおよび前記ＳＯＩメサが
更に、前記ゲートメサおよび前記ＳＯＩメサに沿っての
多結晶シリコンストリンガーの形成を抑制する酸化物側
壁を含んでいるメサ分離ＳＯＩトランジスタ。
【００５４】（１９）分割プロセスの多結晶シリコンゲ
ートを用いたメサ分離ＳＯＩトランジスタを作製するた
めの方法は、シリコン基板１２上へ埋め込み酸化物層１
４を堆積すること、埋め込み酸化物層１４の上にＳＯＩ
層１６を堆積すること、およびＳＯＩ層１６の上にゲー
ト酸化物層１８を形成することを含む。更に、ゲート酸
化物層上にゲート多結晶シリコンメサ２０を形成するこ
と、ゲート多結晶シリコンメサ２０の上にＳＯＩメサ２
８を形成すること、およびゲート多結晶シリコンメサ２
０およびＳＯＩメサ２８の上に酸化物側壁２６を形成す
ることの工程を含む。ゲート電極３８は酸化物側壁３６
と一緒に形成される。次にゲート電極３８に対してホウ
素の打ち込みが行われ、その後、ゲート電極３８の上に
酸化物側壁が形成される。ゲート電極３８に対して燐が
打ち込みされ、ソースおよびドレイン領域が形成され
る。その後、この構造に対するアニールが施される。
ートを用いたメサ分離ＳＯＩトランジスタを作製するた
めの方法は、シリコン基板１２上へ埋め込み酸化物層１
４を堆積すること、埋め込み酸化物層１４の上にＳＯＩ
層１６を堆積すること、およびＳＯＩ層１６の上にゲー
ト酸化物層１８を形成することを含む。更に、ゲート酸
化物層上にゲート多結晶シリコンメサ２０を形成するこ
と、ゲート多結晶シリコンメサ２０の上にＳＯＩメサ２
８を形成すること、およびゲート多結晶シリコンメサ２
０およびＳＯＩメサ２８の上に酸化物側壁２６を形成す
ることの工程を含む。ゲート電極３８は酸化物側壁３６
と一緒に形成される。次にゲート電極３８に対してホウ
素の打ち込みが行われ、その後、ゲート電極３８の上に
酸化物側壁が形成される。ゲート電極３８に対して燐が
打ち込みされ、ソースおよびドレイン領域が形成され
る。その後、この構造に対するアニールが施される。
【図１】本発明の実施例を形成するためのスタートのウ
エハであり、ゲート酸化物層の上に形成される多結晶シ
リコンゲートおよびシリコン窒化物のメサ構造を備えた
ウエハを示す図。
エハであり、ゲート酸化物層の上に形成される多結晶シ
リコンゲートおよびシリコン窒化物のメサ構造を備えた
ウエハを示す図。
【図２】酸化物側壁スペーサー形成後の本発明実施例の
構造を示す図。
構造を示す図。
【図３】酸化物側壁スペーサーを除去した後の本発明に
従うＳＯＩメサの形成を示す図。
従うＳＯＩメサの形成を示す図。
【図４】本発明実施例の構造の寄生的側壁ターンオンを
抑制するためのホウ素打ち込みを示す図。
抑制するためのホウ素打ち込みを示す図。
【図５】本発明の実施例のメサ上への高密度化酸化物側
壁の形成を示す図。
壁の形成を示す図。
【図６】シリコン窒化物層のエッチングで得られる本発
明実施例の構造を示す図。
明実施例の構造を示す図。
【図７】ａは付加的多結晶シリコンの堆積および多結晶
シリコンゲート電極の形成後の本発明実施例の構造を示
す図。ｂは付加的多結晶シリコンの堆積および多結晶シ
リコンゲート電極の形成後の本発明実施例の構造を示す
図。
シリコンゲート電極の形成後の本発明実施例の構造を示
す図。ｂは付加的多結晶シリコンの堆積および多結晶シ
リコンゲート電極の形成後の本発明実施例の構造を示す
図。
【図８】打ち込み部アニール後の本発明実施例の完成構
造を示す図。
造を示す図。
１０ 本発明のデバイス １２ シリコン基板 １４ 埋め込み酸化物層 １６ ＳＯＩ層 １８ ゲート酸化物層 ２０ 多結晶シリコン層 ２２ Ｓｉ3 Ｎ4 層 ２４ 初期のメサ ２６ 酸化物側壁 ２８ ＳＯＩメサ ３０ 付加的酸化物層 ３２ 付加的酸化物側壁 ３４ 付加的酸化物層 ３６ イオン打ち込み ３８ 酸化物側壁 ４０ ゲート電極 ４２ Ｐ形領域 ４５ 酸化物側壁 ４６ Ｎ+ 領域 ４８ Ｎ++領域 ５０ 側壁 １００ ＳＯＩトランジスタ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｂ 29/78 Ｈ０１Ｌ 21/265 Ａ 29/78 ３０１ Ｑ ３０１ Ｌ 9056−4Ｍ ６１７ Ｔ 9056−4Ｍ ６１７ Ｍ
Claims (2)
- 【請求項１】 進歩したゲート酸化物完全性を備えたメ
サ分離ＳＯＩトランジスタを作製するための方法であっ
て、次の工程、 ＳＯＩエッチマスクであって、Ｓｉ3 Ｎ4 層によって覆
われた多結晶シリコン層によって覆われたゲート酸化物
層を含み、更にＳＯＩエッチマスクエリアを広げるため
の第１のＳｉＯ2 側壁を含むＳＯＩエッチマスクをＳＯ
Ｉ層の上に形成すること、 ＳＯＩ層から、ＳＯＩエッチマスクの寸法に従ってＳＯ
Ｉメサを形成すること、 ＳＯＩエッチマスクから前記第１のＳｉＯ2 側壁を除去
すること、 ＳＯＩメサの露出した端部をドープして、ＳＯＩメサ中
にしきい値電圧調節用の打ち込み部を形成すること、 前記第１のＳｉＯ2 側壁およびＳｉ3 Ｎ4 層を除去する
こと、 多結晶シリコン層およびＳＯＩメサ上に付加的な多結晶
シリコンを堆積させてゲート電極層を形成すること、 ゲート電極層をドープすること、 ゲート電極層をエッチングしてゲート電極を形成するこ
と、 ドーパントと第２のＳｉＯ2 側壁とを用いてＳＯＩメサ
中にドレイン領域を形成すること、 付加的なドーパントを用いてＳＯＩメサ中にソース／ド
レイン領域を形成し、ゲート電極およびソース／ドレイ
ン領域を含むメサ分離ＳＯＩトランジスタを実現するこ
と、および前記メサ分離ＳＯＩトランジスタをアニール
すること、を含む方法。 - 【請求項２】 寄生的な側壁トランジスタ動作に対して
抵抗性のある進歩したメサ分離ＳＯＩトランジスタであ
って、 予め定められた寸法を有する、埋め込み酸化物層の上の
ＳＯＩメサ、 前記ＳＯＩメサ上にあって、前記ＳＯＩメサよりも小さ
い寸法を有し、前記ＳＯＩメサの上端部および側壁を露
出するゲートメサ、 側壁のしきい値電圧を前記ＳＯＩメサのしきい値電圧よ
りも高くするドーパント打ち込み部を含む前記ＳＯＩメ
サ側壁、 前記ゲートメサの上に形成されたゲート電極、 予め定められた量のドーパントを打ち込まれたソース／
ドレイン領域、および前記メサ分離ＳＯＩトランジスタ
をもたらすようにアニールされた前記ＳＯＩメサ、前記
ゲート電極、および前記側壁、を含むメサ分離ＳＯＩト
ランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US228043 | 1994-04-15 | ||
| US08/228,043 US5482871A (en) | 1994-04-15 | 1994-04-15 | Method for forming a mesa-isolated SOI transistor having a split-process polysilicon gate |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006171448A Division JP2006261703A (ja) | 1994-04-15 | 2006-06-21 | メサ分離ｓｏｉトランジスタおよびそれの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0851216A true JPH0851216A (ja) | 1996-02-20 |
| JP3847810B2 JP3847810B2 (ja) | 2006-11-22 |
Family
ID=22855531
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08925195A Expired - Fee Related JP3847810B2 (ja) | 1994-04-15 | 1995-04-14 | メサ分離ｓｏｉトランジスタの製造方法 |
| JP2006171448A Abandoned JP2006261703A (ja) | 1994-04-15 | 2006-06-21 | メサ分離ｓｏｉトランジスタおよびそれの製造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006171448A Abandoned JP2006261703A (ja) | 1994-04-15 | 2006-06-21 | メサ分離ｓｏｉトランジスタおよびそれの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5482871A (ja) |
| JP (2) | JP3847810B2 (ja) |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
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1994
- 1994-04-15 US US08/228,043 patent/US5482871A/en not_active Expired - Lifetime
-
1995
- 1995-04-14 JP JP08925195A patent/JP3847810B2/ja not_active Expired - Fee Related
-
2006
- 2006-06-21 JP JP2006171448A patent/JP2006261703A/ja not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006261703A (ja) | 2006-09-28 |
| JP3847810B2 (ja) | 2006-11-22 |
| US5482871A (en) | 1996-01-09 |
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| A131 | Notification of reasons for refusal |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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