JP3847810B2 - メサ分離ｓｏｉトランジスタの製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は半導体デバイスに関するものであり、更に詳細には、進歩したゲート酸化物とメサ端部の完全性とを備えた分割プロセスの多結晶シリコンゲートを有し、従来トランジスタの寄生的側壁ターンオン特性を抑制され、更に多結晶シリコンゲートストリンガー形成を低減化されたメサ分離の絶縁体上シリコン（ＳＯＩ）トランジスタを形成するための方法に関する。
【０００２】
【従来の技術】
重要な集積回路技術である絶縁体上シリコン（ＳＯＩ）技術は、絶縁層を覆う半導体材料の層中にトランジスタを形成することを扱う。ＳＯＩ構造の一般的な具体例は二酸化シリコン層を覆う単一または複数の単結晶シリコン層である。ＳＯＩトランジスタを使用した集積回路中に存在する寄生効果低減化要素のために、ＳＯＩ技術を用いることによって高性能および高密度の集積回路が実現できる。
【０００３】
ＳＯＩトランジスタに関して存在する問題点は多結晶シリコンゲートの完全性に関するものである。これらの問題は３つの分野に存在する。まず第１に、メサ端部において熱成長ゲート酸化物が薄くなることに起因して、メサ分離ＳＯＩトランジスタがメサ端部におけるゲート酸化物の完全性に乏しいことである。第２に、メサ分離ＳＯＩトランジスタはメサ側壁に沿って寄生ＭＯＳＦＥＴを含み、その導通がＳＯＩトランジスタ中に大きなリーク電流を発生させることである。既知のＳＯＩトランジスタの更に別の問題は、ＳＯＩメサの垂直なトポグラフィのために、多結晶シリコンゲート電極の異方性エッチングの間にメサの底部端に沿って多結晶シリコンのストリンガーが形成されることを抑制することが困難であるということである。
【０００４】
【発明の概要】
従って、メサ端部において進歩したゲート酸化物の完全性を保つメサ分離絶縁体上シリコン（ＳＯＩ）トランジスタを作製する方法と、そのような方法から得られるメサ分離ＳＯＩトランジスタとに対する需要が存在する。
【０００５】
メサ分離ＳＯＩトランジスタ中の寄生側壁ターンオン特性を抑制する自己整合された側壁へのチャンネルストップ打ち込みを形成するための、大きな熱サイクルを経ない方法に対する需要が存在する。
【０００６】
更に、多結晶シリコンゲート電極の異方性プラズマエッチングの間にメサの底部端に沿って形成される可能性のある多結晶シリコンストリンガーの形成を回避できるメサ分離ＳＯＩトランジスタ作製方法に対する需要が存在する。
【０００７】
従って本発明は、メサ分離ＳＯＩトランジスタを作製するための既知の方法とそのような方法から得られるトランジスタとに付随する制約を克服する、分割プロセスの多結晶シリコンゲートを使用したメサ分離ＳＯＩトランジスタを作製するための方法とシステムとを提供する。ここで用いられる”分割プロセス”という用語は、その多結晶シリコンゲートが２段階以上のプロセスによって形成されることを意味する。本発明の方法は、減圧化学蒸着法ＬＰＣＶＤ、メサ端部において進歩したゲート酸化物の完全性を保つメサ分離ＳＯＩトランジスタを作製するための酸化物側壁スペーサー形成プロセス、寄生的な側壁ターンオンを抑制するための、ドーパントの拡散またはマイグレーションを最小限にする自己整合された側壁チャンネルストップ打ち込み部、および多結晶シリコンゲートのストリンガー形成を低減化する傾斜した側壁絶縁体と組み合わせた分割プロセス多結晶シリコンゲート電極形成プロセスと一緒に使用することができる。
【０００８】
本発明の１つの態様に従えば、分割プロセスの多結晶シリコンゲートを有し、シリコン基板上へ埋め込み酸化物の層を堆積させ、その埋め込み酸化物層の上にＳＯＩ層を堆積させる工程を含むメサ分離ＳＯＩトランジスタ作製の方法が提供される。基板、埋め込み酸化物、およびＳＯＩ層を有する製造プロセスデバイスを形成する代わりに、これらの工程についてプレハブ式のデバイスを利用することもできる。次の工程はＳＯＩ層の上にゲート酸化物層を形成することである。次に、ゲート酸化物層の上にゲートの多結晶シリコンおよび窒化シリコン（Ｓｉ3 Ｎ4 ）層が堆積される。この多結晶シリコン／Ｓｉ3 Ｎ4 層は次に、ゲート酸化物層上のメサに成形される。次に、ゲート多結晶シリコン／Ｓｉ3 Ｎ4 メサの上に酸化物側壁が形成される。次に、ゲート多結晶シリコン／Ｓｉ3 Ｎ4 メサをマスクとして用いてゲート酸化物およびＳＯＩ層がエッチされ、ＳＯＩ層、ゲート酸化物、ゲート多結晶シリコン、およびＳｉ3 Ｎ4 層を含むメサが形成される。結果のメサは後に能動デバイス領域のメサを構成することになる。次に、酸化物側壁スペーサーがゲート多結晶シリコン／Ｓｉ3 Ｎ4 メサから除去される。本方法は次に、この製造プロセスデバイスに対してホウ素打ち込みを行う工程と、メサスタック上に酸化物側壁を形成する工程とを含む。次に、Ｓｉ3 Ｎ4 層が除去され、付加的なゲート多結晶シリコンが堆積され、ドープされ、パターン化およびエッチされてゲート電極が形成される。デバイスには次にソース／ドレイン打ち込みが行われる。最後に、本方法にはこの製造プロセスデバイスをアニールして、所望のメサ分離ＳＯＩトランジスタを完成させる工程が含まれる。
【０００９】
本発明の技術的な特長点には、まず何といっても、メサ端部における進歩したゲート酸化物の完全性が含まれる。本発明を使用することによって、メサ端部を覆うＬＰＣＶＤ酸化物側壁を形成することによってゲート酸化物が保護される。このＬＰＣＶＤ酸化物側壁は急峻なメサの輪郭を覆い、メサ端部においてゲート酸化物層の完全性を改善する。
【００１０】
本発明の別の特長点は、寄生的な側壁ターンオン特性を抑制する、少ない熱的負担（ｔｈｅｒｍａｌ ｂｕｄｇｅｔ）を備えた自己整合された側壁へのチャンネルストップ打ち込み部を提供することと、多結晶シリコンゲートのストリンガー形成を低減化する傾斜した側壁絶縁体を形成することである。本トランジスタのチャンネルストップ打ち込み部は自己整合的であり、ゲート酸化物および初期の多結晶シリコンゲート電極の形成後に形成できる。このことは打ち込みされた側壁が受ける熱拡散の量を大幅に削減し、それによって、多結晶シリコンゲートのストリンガーの形成を最小限とするとともに側壁ドーパントの有効性を保持する。
【００１１】
本発明の別の技術的な特長点は、本発明が実現するうえで非常に現実的であるということである。例えば、本発明はメサ分離ＳＯＩトランジスタを作製するためのプロセス工程に何等の追加工程を必要としない。更に、本発明を実行するために特殊なプロセスを必要としない。すなわち、既存のプロセスを有効に利用して、本発明のメサ分離ＳＯＩトランジスタを作製することができる。
【００１２】
本発明および、それの利用形態や特長については以下の図面を参照した詳細な説明から最も良く理解できるであろう。
【００１３】
【実施例】
本発明の例示実施例は添付図面によって最も良く理解できる。図面では、対応する各要素に同じ参照符号が付されている。
【００１４】
ＳＯＩトランジスタ用の分離メサ構造を覆う多結晶シリコンゲートを形成する場合、ゲート電極を形成することが重要である。この型のプロセスではしばしば異方性エッチが採用されて、そのためゲートの多結晶シリコン上に非常に急峻な壁が出現する。そのようなプロセスは電極のコーナー部分に多結晶シリコンの残留物またはストリンガー（ｓｔｒｉｎｇｅｒ）を残す。それらのストリンガーは多結晶シリコンの側壁上の電流短絡経路として働く。それらの経路はゲートを短絡してしまい、トランジスタの機能を阻害することがある。これに対して、本発明は、異方性エッチプロセスで典型的に生成される垂直の急峻な壁の問題を回避する。その代わりに、本発明はメサ上へストリンガーの形成を妨げるより緩やかな傾斜をもたらす酸化物側壁を提供する。
【００１５】
本発明の実施例はまた、トランジスタ用の既知の分離メサに付随する信頼性の問題も解決する。異方性エッチングから生ずるメサの急峻な端部のために、ゲート酸化物のコーナー部分で完全性の問題が発生する。この完全性の問題はコーナー部分での低い降伏電圧をもたらす。それらの低降伏電圧はメサを多結晶シリコンゲートから分離するゲート酸化物が非常に薄いために発生する。このコーナー部分でのゲート酸化物の薄膜化はＳＯＩトランジスタの動作を密かに損なう。
【００１６】
メサ分離ＳＯＩトランジスタを作製するための既存プロセスに付随する別の１つの問題点は、設計されたトランジスタを作製する場合に、ソース、ドレイン、およびゲートを含む意図しない側壁トランジスタが生成することがあるという事実と関連する。この作意のない側壁トランジスタはＳＯＩプロセス構造から発生する。このＭＯＳＦＥＴトランジスタはメサの上部の設計されたＭＯＳＦＥＴに並列につながり、従って、設計されたＭＯＳＦＥＴの動作を劣化させ得る。本発明の実施例は、厚い酸化物側壁と側壁ホウ素ドーピングを提供して寄生ＭＯＳＦＥＴトランジスタ作用を抑制することによってこの問題を克服する。以下の図面およびそれに関する説明は、本発明の実施例がそれらの目的を如何にして達成するかを示すように本発明実施例の作製について述べられている。
【００１７】
図１は初期段階にある製造プロセスデバイス１０を示しており、それは埋め込み酸化物層１４によって覆われたシリコン基板１２を含んでいる。ＳＯＩ層１６が埋め込み酸化物層１４を覆い、ゲート酸化物層１８がＳＯＩ層１６を覆う。多結晶シリコン層２０とＳｉ3 Ｎ4 層２２とをパターン化およびエッチングすることによって、初期のメサ２４が得られる。
【００１８】
製造プロセスデバイス１０の各種の層を形成するためには数多くの既知の方法がある。製造プロセスデバイス１０を作製するための１つの方法は、酸素のイオン打ち込みによってシリコン基板１２上に０．４μｍの厚さの埋め込み酸化物層１４を設けることから始まる。次に、エピタキシーによって０．３３μｍの厚さのＳＯＩ層１６が堆積され、その後、スクリーン酸化物層（図示されていない）が０．０３５μｍの厚さに堆積される。次にしきい値調節用の打ち込みが施される。打ち込みの後、本方法はスクリーン酸化物を除去して、ゲート酸化物層１８の厚さ０．０２μｍの成長が許容することを含む。ゲート酸化物層１８の上に、例えば減圧化学蒸着法（ＬＰＣＶＤ）プロセスを用いて多結晶シリコン層２０が厚さ０．２μｍに成長され、その後、これもＬＰＣＶＤプロセスを用いて、Ｓｉ3 Ｎ4 層２２が厚さ０．２μｍに堆積される。
【００１９】
本方法の次の工程は、多結晶シリコン層２０とＳｉ3 Ｎ4 層２２とによって構成される初期のメサ２４に対するメサパターンを定義することである。初期メサ２４のパターン定義の次の工程は、プラズマ異方性エッチを用いたシリコン窒化物のエッチである。次に、例えばプラズマ異方性エッチを用いて多結晶シリコン層２０のエッチングが行われる。これにより、図１に示された段階の製造プロセスデバイス１０が完成する。
【００２０】
本発明の実施例において、図１に示された製造プロセスデバイス１０はそれの基盤として、シリコン基板、埋め込み酸化物層１４、およびＳＯＩ層１６を含むプレハブ式のウエハを使用してもよい。例えば、米国マサチュセッツ洲、デンバー市、チェリーヒルドライブ３２Ａ所在のアイビス社（Ｉｂｉｓ Ｃｏｒｐ）、あるいはその他数多くの企業がそのような基盤構造を提供できる。その場合、本発明の実施例の方法における次の工程は初期のメサ２４の上に酸化物側壁２６を設けることを含む。これによって、図２に示される、より進んだ製造プロセスデバイス１０が得られる。本方法は、例えばＬＰＣＶＤプロセスを用いて厚さ０．２μｍの酸化物層を堆積することによって先へ進む。次に、プラズマ異方性エッチによって酸化物層および下層のゲート酸化物層がエッチされ、酸化物側壁２６が形成される。
【００２１】
酸化物側壁２６の形成後、本方法はＳＯＩ層１６に対して異方性プラズマシリコンエッチを施し、ＳＯＩメサ２８を形成する。酸化物側壁２６はメサ２４の有効な側部を拡大し、ＳＯＩ層のより大きなメサ、すなわちＳＯＩメサ２８を生成するためのマスクとして機能する。ＳＯＩメサ２８の形成後、次の工程は酸化物側壁２６を除去することである。酸化物側壁２６は本発明実施例では非常に容易にエッチされてしまう。それは酸化物側壁２６が高温熱サイクルでアニールされたことがないからである。本発明の実施例では、従って、１秒間に数千オングストロームのエッチ速度が実現する。
【００２２】
図３は、本発明の実施例のより分離されたＳＯＩトランジスタをもたらす製造プロセスデバイス１０の次の処理を示している。これは露出したシリコン領域上に付加的な酸化物を成長させることによって実現される。明らかに、露出したシリコンＳＯＩ層１６、２０を酸化させることによって、付加的な酸化物層３０、３４を有するＳＯＩメサ２８が得られる。多結晶シリコン層２０はＳｉ3 Ｎ4 層２２の下に付加的な酸化物側壁３２を有する。このプロセスは、ＳＯＩメサ２８を作成するためのＳＯＩ層１６のパターニングとプラズマ異方性エッチを用いたエッチングとによって始まる。次の工程は、例えばフッ化水素酸エッチを用いて酸化物側壁２６をエッチし、多結晶シリコンメサ２０を露出させることである。次の工程は、多結晶シリコンメサ２０およびＳＯＩメサ２８上に厚さ約０．０２μｍの側壁酸化物層３４、３２、および３０を成長させることである。これにより、図３に示した製造プロセスデバイス１０が得られる。図４に矢印３６で示したように、露出したＳＯＩメサ端部をドープするためにこの構造に対してホウ素の打ち込みを行うことによって製造プロセスデバイス１０の作製は先へ進められる。
【００２３】
初期のメサ２４はＳＯＩメサ２８をマスクして、以下に図４に関して説明する工程において施されるイオン打ち込みが、図１に関してなされたＶT 打ち込みを、すなわちしきい値電圧を乱さないようにしている。このように、図４のイオン打ち込み３６はＳＯＩメサ２８の側壁をドープするだけである。ホウ素濃度はＳＯＩメサ２８の側壁でより高いため、このプロセスで発生する寄生ＭＯＳＦＥＴは上部トランジスタよりも高いＶT を有する。この特徴は、結果のメサ分離ＳＯＩトランジスタが既知のデバイスの有害な寄生トランジスタを持たないことを保証するために重要である。このドーパントは、例えば、２つの異なるエネルギーレベルを用いて打ち込むことができる。１つのエネルギーレベル（例えば、８０ｋｅＶイオン）はＳＯＩメサ２８の底部に沿ってドーパント濃度のピークをもたらす。別のエネルギーレベル（例えば、２０ｋｅＶイオン）はメサ２８の上部および側壁に沿ってドーパント濃度のピークをもたらす。これら２つの異なるエネルギーレベルイオンを適当な割合で選ぶことによって、ＳＯＩメサ２８の側壁に沿って一様なドーピングを実現することができる。
【００２４】
図４の打ち込み３６は、寄生側壁トランジスタがターンオンする側壁しきい値電圧ＶT を設定する。本発明の実施例の重要な特徴は、メサ分離のＳＯＩトランジスタを作製する典型的なプロセスの場合よりもずっと容易にゲート酸化が発生するということである。まずゲート酸化物を成長させて、その後、側壁ＶT 打ち込みを行うことによって、本発明の実施例のプロセスは側壁ＶT 打ち込み以後に製造プロセスデバイス１０が施される熱サイクルの数を最小化している。側壁ＶT 打ち込み以後に製造プロセスデバイス１０が被る熱サイクルの数が最小化されることで、打ち込みドーパントのマイグレーションや再分布はメサ分離ＳＯＩトランジスタを作製する従来のプロセス工程よりも少ない。
【００２５】
図５は製造プロセスデバイス１０の更に進展した段階を示し、酸化物側壁３８の形成が含まれている。図５が示す本方法の段階は、ＳＯＩメサ構造のコーナーでしばしば見られるゲート酸化物の薄膜化の問題を克服している。酸化物側壁３８の処理はまず、例えばＬＰＣＶＤプロセスを用いて約０．４５μｍの厚さに酸化物堆積を実行することによって開始される。この後に異方性エッチが続き、堆積酸化物側壁３８が形成される。次に、酸化物側壁３８は８００℃の水蒸気雰囲気中で高密度化され、酸化物エッチ速度は熱成長酸化物のそれに相当するまで向上する。これにより、酸化物層３８は密になり、ＳＯＩメサのコーナーで酸化物が増加する。
【００２６】
図１の構成の重要な点は、本発明の実施例が、メサ分離ＳＯＩトランジスタのための多結晶シリコン層２０のすべてを同時に堆積させることのない分割プロセスの多結晶シリコン堆積を採用しているということである。例えば、本発明の実施例における２段階堆積プロセスでは、各段階において所望の厚さの約半分だけが堆積される。従って、図６は製造プロセスデバイス１０の次の段階を示しており、それはＳｉ3 Ｎ4 層２２を除去して多結晶シリコン層２０および側壁３２を露出させて、本発明実施例の多結晶シリコンゲート形成プロセスを完了させることを含んでいる。このプロセスにおいて、酸化物側壁３８はある程度まで除去されるが、それらの側面において側壁３２を露出するまでには至らない。本発明実施例では短時間のＨＦディップと熱燐酸エッチを使用してＳｉ3 Ｎ4 層２２を除去している。
【００２７】
シリコン窒化物２２を除去することによって多結晶シリコン層２０が露出される。このことは、ゲート電極の厚さを増大させて、それによって本発明の分割プロセス多結晶シリコン堆積の第２の段階を完了させるための残りの多結晶シリコン堆積を許容する。これによって多結晶シリコン層２０は他のトランジスタへの接続を行う通常のゲートとして機能するようになる。このプロセスは酸化物側壁３８に対して何らかの侵食をなす可能性がある。しかし、このプロセスが典型的には、酸化物層３８を５００Åよりも多くは侵食しないということを注意しておく。
【００２８】
図７ａおよび図７ｂはそれぞれ、本方法の次の段階の結果の構造の正面図および側面図を示す。図７ａおよび図７ｂの両図から、本方法のこの段階の結果がゲート電極４０であり、それは図７ｂの側面図から、酸化物側壁３８および酸化物層３０を覆っていることが分かる。この図には、メサ２８のＰ+ ホウ素ドープされた側壁とメサ２８のＰ形ドーピングについても示されている。
【００２９】
従って、図７ａおよび図７ｂの構造を生成する段階は、例えば、ＬＰＣＶＤプロセスを用いて多結晶シリコン層２０を覆う厚さ０．２５μｍの付加的多結晶シリコンを堆積させ、合計の厚さを約０．４５μｍとする工程を含む。次の工程は、多結晶シリコンゲート全体をＰＯＣｌ3 でドープして、６０Ω／□の抵抗率とすることである。次に、ゲート電極４０を形成するための多結晶シリコンのパターニングが行われる。次の工程は、多結晶シリコンをエッチしてゲート電極４０を形成することである。プラズマ異方性エッチであれば所望のゲート電極を満足行くように作製できる。
【００３０】
側壁３８は２つの役目を持っている。１つの働きはＳＯＩメサ２８のコーナーで酸化物の厚さを増やすことである。第２の機能は酸化物側壁スペーサー３８を覆う多結晶シリコンゲート電極４０に緩やかな傾斜を与えることである。これにより、メサ分離ＳＯＩトランジスタの適正な動作を損なう恐れのあるストリンガーの形成が回避できる。
【００３１】
図７ａおよび図７ｂに示した段階の製造プロセスデバイス１０が作製されれば、次のプロセス工程は図８に示されたトランジスタ１００を得ることである。このように、図８には、図７ａおよび図７ｂの製造プロセスデバイス１０から形成された本発明の実施例のメサ分離ＳＯＩトランジスタ１００が出現している。メサ分離ＳＯＩトランジスタ１００はＳＯＩ層２８に接する酸化物側壁４５を有する多結晶シリコンゲート４０を含んでいる。ゲート構造４０はゲート酸化物層３０によってＳＯＩメサ２８から分離されている。ＳＯＩメサ２８はＮ+ ソース／ドレイン領域４６に隣接するＰ形領域４２を含んでいる。Ｎ+ ソース／ドレイン領域４６は酸化物側壁４５の下側にある。Ｎ+ 領域４６およびＰ領域４２はより高濃度にドープされたＮ++領域４８に隣接している。Ｎ++ソース／ドレイン領域４８は側壁５０に隣接する。既に述べたように、構造全体がシリコン基板１２を覆う埋め込み酸化物層１４に取り付けられている。
【００３２】
メサ分離ＳＯＩトランジスタ１００を作製する場合、最終の工程は、ＬＤＤスペーサーである領域４６を生成するための低濃度ドープのドレイン（ＬＤＤ）打ち込みを実行することを含む。ＬＤＤ打ち込みは燐の打ち込みである。次に、本方法はＬＰＣＶＤプロセスを用いて酸化物側壁スペーサーを０．２μｍの厚さに堆積させて、ＬＤＤスペーサー酸化物である領域４５を形成することを含む。この酸化物側壁スペーサーは、次に、例えば、プラズマ異方性エッチプロセスを用いてエッチされ、ＬＤＤスペーサー酸化物である領域４５が形成される。次に、本方法は、例えば、ＬＰＣＶＤプロセスを用いて約０．０３μｍの厚さにスクリーン酸化物を堆積させることを含む。これに続いて、燐または砒素のソース／ドレイン打ち込みが行われ、Ｎ++領域４８が形成される。最後に、約８５０℃またはそれより高温において打ち込み部をアニールすることによって、メサ分離のＳＯＩトランジスタ１００の構造が完成する。
【００３３】
本発明の実施例の方法は、メサのコーナーで酸化物の厚さを増大させることによって既知のメサ分離ＳＯＩトランジスタでのゲート酸化物不完全性の問題を克服している。本発明の実施例は、ＳＯＩメサ２８の端部に沿ってドーパントを打ち込むことにより寄生ＭＯＳＦＥＴの問題を克服している。これにより、メインのＭＯＳＦＥＴのＶT に相対的に寄生ＭＯＳＦＥＴのＶT が上昇する。トランジスタを作製する高温サイクルが完了した後にＭＯＳＦＥＴバルクへのドーパント導入を行うことによって、本発明の実施例はドーパントのマイグレーションや再分布を最小化している。これにより、ドーパントの表面濃度を保持し、寄生ＭＯＳＦＥＴにおける高いＶT を保持することができる。従って、寄生ＭＯＳＦＥＴはＳＯＩトランジスタ１００の動作に対して悪影響を与えない。
【００３４】
要約すると、本発明の実施例は、まずシリコン基板上のシリコン層の下に埋め込み酸化物層を形成する工程を含む、分割プロセスの多結晶シリコンゲートを用いたメサ分離ＳＯＩトランジスタ作製方法を提供する。次に、本方法は、もし必要であれば埋め込み酸化物層上のＳＯＩ層の厚さを増大させる工程を含み、次に、ＳＯＩ層の上にゲート酸化物層を形成する工程を含む。次の工程は、ゲート酸化物層上へゲート多結晶シリコンおよびＳｉ3 Ｎ4 メサのスタックを形成することである。次の工程は、ゲート多結晶シリコン／Ｓｉ3 Ｎ4 メサの上に酸化物側壁を形成して、それの寸法を増大させることである。次に、本方法は、Ｓｉ3 Ｎ4 メサおよび多結晶シリコンメサをエッチマスクとして使用して、ゲート多結晶シリコン／Ｓｉ3 Ｎ4 メサスタックの下にＳＯＩメサを形成する工程を含む。次の工程は、ゲート多結晶シリコンメサおよびＳｉ3 Ｎ4 メサ上の酸化物側壁を除去することである。次に、本方法は、ＳＯＩメサ、ゲートメサおよびＳｉ3 Ｎ4 メサの上に酸化物側壁を形成するとともに、この構造に対してホウ素打ち込みを行う工程を含む。次の工程は、Ｓｉ3 Ｎ4 メサを除去することである。次に、付加的な多結晶シリコンを堆積させ、多結晶シリコンを燐でドープし、そしてゲート電極をパターニングおよびエッチングすることによってゲート電極を形成する工程が続く。このプロセスでは、燐打ち込みおよびそれに続く側壁スペーサー酸化物によって低濃度にドープされたドレイン領域が形成される。次に、砒素および／または燐を用いて、高濃度にドープされたソース／ドレイン領域が形成される。その後、この構造はアニールされて、本発明の実施例のメサ分離ＳＯＩトランジスタが形成される。
【００３５】
当業者には明らかなように、この設計に対して数多くの代替え例や変更が可能である。そのような代替えのいくつかは、コスト、性能上の理由、実装上の制約、材料入手の問題、任意の設計上の決定、その他の理由で本発明の実施例のメサ分離ＳＯＩトランジスタには採用されないかもしれない。それらの代替え例のいくつかについては上に述べた。これは、もちろん、当業者には同じく明かなその他の実施例の制限なしに行われたものであるが、ここには時間と紙面の制約のために述べない。このように、本発明は特許請求の範囲によってのみ制限されるものであり、その特許請求の範囲はそのような明かな代替え例および好適設計、好適実施例からの変形を包含するものと解釈されるべきである。
【００３６】
以上の説明に関して更に以下の項を開示する。
（１）進歩したゲート酸化物完全性を備えたメサ分離ＳＯＩトランジスタを作製するための方法であって、次の工程、
ＳＯＩエッチマスクであって、Ｓｉ3 Ｎ4 層によって覆われた多結晶シリコン層によって覆われたゲート酸化物層を含み、更にＳＯＩエッチマスクエリアを広げるための第１のＳｉＯ2 側壁を含むＳＯＩエッチマスクをＳＯＩ層の上に形成すること、
ＳＯＩ層から、ＳＯＩエッチマスクの寸法に従ってＳＯＩメサを形成すること、
ＳＯＩエッチマスクから前記第１のＳｉＯ2 側壁を除去すること、
ＳＯＩメサの露出した端部をドープして、ＳＯＩメサ中にしきい値電圧調節用の打ち込み部を形成すること、
前記第１のＳｉＯ2 側壁およびＳｉ3 Ｎ4 層を除去すること、
多結晶シリコン層およびＳＯＩメサ上に付加的な多結晶シリコンを堆積させてゲート電極層を形成すること、
ゲート電極層をドープすること、
ゲート電極層をエッチングしてゲート電極を形成すること、
ドーパントと第２のＳｉＯ2 側壁とを用いてＳＯＩメサ中にドレイン領域を形成すること、
付加的なドーパントを用いてＳＯＩメサ中にソース／ドレイン領域を形成し、ゲート電極およびソース／ドレイン領域を含むメサ分離ＳＯＩトランジスタを実現すること、および
前記メサ分離ＳＯＩトランジスタをアニールすること、
を含む方法。
【００３７】
（２）第１項記載の方法であって、更に、ＳＯＩメサを形成する前に、しきい値電圧調節用打ち込み部を形成し、ゲート酸化物層、シリコン層、およびＳｉ3 Ｎ4 層を形成することによって、メサ分離ＳＯＩトランジスタ中のドーパントの熱拡散を最小化する工程を含む方法。
【００３８】
（３）第１項記載の方法であって、更に、ＳＯＩ層からＳＯＩメサを形成する間に、多結晶シリコン層を保護するためのＳｉ3 Ｎ4 層を使用する工程を含む方法。
【００３９】
（４）第１項記載の方法であって、更に、次の工程、
第１のＳｉＯ2 側壁スペーサーを用いてＳＯＩエッチマスクエリアを予め定められた量だけ拡大すること、
ＳＯＩメサの形成後、除去可能な側壁スペーサーを除去して、ＳＯＩメサの上端部およびコーナーを露出させること、および
ＳＯＩメサの露出した端部を相似被覆酸化物で以て覆い、ゲート酸化物層の完全性を改善すること、
を含む方法。
【００４０】
（５）第１項記載の方法であって、更に、次の工程、
多結晶シリコン層としてゲート電極層の一部分をまず堆積して、ゲート酸化物層およびＳＯＩメサに相対的なゲート電極層の位置を定義すること、および
ゲート電極中でドーパントを拡散させる熱的に敏感な工程を実行した後に、付加的な多結晶シリコン層としてゲート電極層の残りの部分を形成すること、
を含む方法。
【００４１】
（６）第１項記載の方法であって、更に、ＳＯＩメサに沿っての多結晶シリコンストリンガー形成を排除する目的で、除去可能な側壁スペーサーおよびＳｉＯ2 側壁スペーサーを形成する工程を含む方法。
【００４２】
（７）分割プロセスの多結晶シリコンゲートを有するメサ分離ＳＯＩトランジスタを作製するための方法であって、次の工程、
シリコン基板上に埋め込み酸化物層を形成すること、
埋め込み酸化物層の上にＳＯＩ層を形成すること、
ＳＯＩ層の上にゲート酸化物層を形成すること、
ゲート酸化物層の上にゲート多結晶シリコン層を形成すること、
多結晶シリコン層の上にＳｉ3 Ｎ4 層を形成し、ゲート酸化物層、ゲート多結晶シリコン層、およびＳｉ3 Ｎ4 層から多結晶シリコン／Ｓｉ3 Ｎ4 のメサをエッチングして形成すること、
ゲート多結晶シリコン／Ｓｉ3 Ｎ4 メサ構造の上に酸化物側壁を形成してエッチマスクを形成すること、
エッチマスクの下に、多結晶シリコン／Ｓｉ3 Ｎ4 よりも大きい直径を有するＳＯＩメサを形成すること、
ゲート多結晶シリコン／Ｓｉ3 Ｎ4 メサから酸化物側壁を除去すること、
多結晶シリコン／Ｓｉ3 Ｎ4 メサおよびＳＯＩメサに対してホウ素打ち込みを行うこと、
多結晶シリコン／Ｓｉ3 Ｎ4 およびＳＯＩメサ側壁上に酸化物側壁を形成すること、
多結晶シリコン／Ｓｉ3 Ｎ4 メサからＳｉ3 Ｎ4 部分を除去して、多結晶シリコンメサを形成すること、
多結晶シリコンメサの上に付加的な多結晶シリコン層を堆積して、多結晶シリコンゲート電極層を形成すること、
多結晶シリコンゲート電極層をＮ形ドーパントでドープすること、
多結晶シリコンゲート電極層をエッチングしてゲート電極を形成すること、
ゲート電極をＮ形ドーパントで低濃度にドープして、ソース／ドレイン領域を形成すること、
前記ソース／ドレイン領域へ高濃度のドーパント打ち込みを施すこと、および
残っている構造をアニールすること、
を含む方法。
【００４３】
（８）第７項記載の方法であって、更に、多結晶シリコンメサ上に多結晶シリコンゲート電極層を構成する付加的な多結晶シリコン層を堆積する前に、しきい値電圧調節用の打ち込みを行うことによって、多結晶シリコンゲート電極中のドーパントの熱拡散を最小化する工程を含む方法。
【００４４】
（９）第７項記載の方法であって、更に、前記ＳＯＩメサを形成する工程の間に、多結晶シリコン層を保護するためにＳｉ3 Ｎ4 層を使用する工程を含む方法。
【００４５】
（１０）第７項記載の方法であって、更に、次の工程、
酸化物側壁を使用してゲート多結晶シリコン／Ｓｉ3 Ｎ4 メサ構造を拡大して、エッチマスクが多結晶シリコン／Ｓｉ3 Ｎ4 メサよりも大きな直径のＳＯＩメサを形成できるようにすること、
ＳＯＩメサ形成後に酸化物側壁を除去して、ＳＯＩメサの上端部およびコーナーを露出させること、および
ゲート酸化物層の完全性を改善するために、ＳＯＩメサの露出した端部を相似被覆酸化物で以て覆うこと、
を含む方法。
【００４６】
（１１）第７項記載の方法であって、前記ゲート電極を形成する工程が更に次の工程、
まず、ＳＯＩ層の上に、ゲート酸化物層およびＳＯＩメサに相対的なゲート電極の位置を定義するための多結晶シリコン層を形成すること、および
前記ＳＯＩメサ形成工程の実行の後に、多結晶シリコンゲート電極層の堆積を完了させること、
を含んでいる方法。
【００４７】
（１２）第８項記載の方法であって、更に、ＳＯＩメサの側壁に沿っての多結晶シリコンストリンガーの形成を抑制するために、前記ゲート多結晶シリコン／Ｓｉ3 Ｎ4 層酸化物側壁およびＳＯＩメサ酸化物側壁を形成する工程を含む方法。
【００４８】
（１３）寄生的な側壁トランジスタ動作に対して抵抗性のある進歩したメサ分離ＳＯＩトランジスタであって、
予め定められた寸法を有する、埋め込み酸化物層の上のＳＯＩメサ、
前記ＳＯＩメサ上にあって、前記ＳＯＩメサよりも小さい寸法を有し、前記ＳＯＩメサの上端部および側壁を露出するゲートメサ、
側壁のしきい値電圧を前記ＳＯＩメサのしきい値電圧よりも高くするドーパント打ち込み部を含む前記ＳＯＩメサ側壁、
前記ゲートメサの上に形成されたゲート電極、
予め定められた量のドーパントを打ち込まれたソース／ドレイン領域、および前記メサ分離ＳＯＩトランジスタをもたらすようにアニールされた前記ＳＯＩメサ、前記ゲート電極、および前記側壁、
を含むメサ分離ＳＯＩトランジスタ。
【００４９】
（１４）第１３項記載のメサ分離ＳＯＩトランジスタであって、前記ゲートメサが前記ＳＯＩメサの形成に先だって形成されたしきい値電圧調節用の打ち込み部を含んでおり、更に、前記メサ分離ＳＯＩトランジスタの形成中の高温の熱工程による前記ゲート電極中のドーパントの熱拡散を最小限に抑制するために、前記ＳＯＩメサの形成後に、前記ゲートメサの上に前記ゲート電極が形成されるようになったメサ分離ＳＯＩトランジスタ。
【００５０】
（１５）第１３項記載のメサ分離ＳＯＩトランジスタであって、前記ゲートメサが、前記ＳＯＩメサの形成中に前記ゲートメサの残っている部分を保護するために形成されたＳｉ3 Ｎ4 層を含んでいるメサ分離ＳＯＩトランジスタ。
【００５１】
（１６）第１３項記載のメサ分離ＳＯＩトランジスタであって、前記ゲートメサが更に前記ゲートメサの直径を拡大するための除去可能な側壁スペーサーを含み、それによって前記ＳＯＩメサを形成するうえで前記ゲートメサが前記ゲートメサよりも広いＳＯＩ層のエリアをマスクするようになっており、前記ＳＯＩメサが前記除去可能な側壁スペーサーの除去の後に、上端部およびコーナーを露出するようになっており、
ゲート酸化物が前記ＳＯＩメサおよび前記ゲートメサの側壁を覆っており、
相似被覆酸化物側壁が前記メサおよび前記ＳＯＩメサの予め定められた部分を覆って、前記酸化物層の完全性を改善している、
メサ分離ＳＯＩトランジスタ。
【００５２】
（１７）第１３項記載の進歩したメサ分離ＳＯＩトランジスタであって、前記ゲート電極が２段階のプロセスで形成され、その結果、前記しきい値電圧調節用の打ち込みを施され、前記ＳＯＩメサに相対的な前記ゲート電極の位置を定義された前記ゲートメサが得られ、さらに前記メサ分離ＳＯＩトランジスタを形成するうえでゲート電極中のドーパント拡散を最小化するように、熱的に敏感な工程を実行した後に、前記ゲートメサの上に前記ゲート電極の残りの部分が形成されるようになったメサ分離ＳＯＩトランジスタ。
【００５３】
（１８）第１３項記載のメサ分離ＳＯＩトランジスタであって、前記メサおよび前記ＳＯＩメサが更に、前記ゲートメサおよび前記ＳＯＩメサに沿っての多結晶シリコンストリンガーの形成を抑制する酸化物側壁を含んでいるメサ分離ＳＯＩトランジスタ。
【００５４】
（１９）分割プロセスの多結晶シリコンゲートを用いたメサ分離ＳＯＩトランジスタを作製するための方法は、シリコン基板１２上へ埋め込み酸化物層１４を堆積すること、埋め込み酸化物層１４の上にＳＯＩ層１６を堆積すること、およびＳＯＩ層１６の上にゲート酸化物層１８を形成することを含む。更に、ゲート酸化物層上にゲート多結晶シリコンメサ２０を形成すること、ゲート多結晶シリコンメサ２０の上にＳＯＩメサ２８を形成すること、およびゲート多結晶シリコンメサ２０およびＳＯＩメサ２８の上に酸化物側壁２６を形成することの工程を含む。ゲート電極３８は酸化物側壁３６と一緒に形成される。次にゲート電極３８に対してホウ素の打ち込みが行われ、その後、ゲート電極３８の上に酸化物側壁が形成される。ゲート電極３８に対して燐が打ち込みされ、ソースおよびドレイン領域が形成される。その後、この構造に対するアニールが施される。
【図面の簡単な説明】
【図１】本発明の実施例を形成するためのスタートのウエハであり、ゲート酸化物層の上に形成される多結晶シリコンゲートおよびシリコン窒化物のメサ構造を備えたウエハを示す図。
【図２】酸化物側壁スペーサー形成後の本発明実施例の構造を示す図。
【図３】酸化物側壁スペーサーを除去した後の本発明に従うＳＯＩメサの形成を示す図。
【図４】本発明実施例の構造の寄生的側壁ターンオンを抑制するためのホウ素打ち込みを示す図。
【図５】本発明の実施例のメサ上への高密度化酸化物側壁の形成を示す図。
【図６】シリコン窒化物層のエッチングで得られる本発明実施例の構造を示す図。
【図７】ａは付加的多結晶シリコンの堆積および多結晶シリコンゲート電極の形成後の本発明実施例の構造を示す図。ｂは付加的多結晶シリコンの堆積および多結晶シリコンゲート電極の形成後の本発明実施例の構造を示す図。
【図８】打ち込み部アニール後の本発明実施例の完成構造を示す図。
【符号の説明】
１０ 本発明のデバイス
１２ シリコン基板
１４ 埋め込み酸化物層
１６ ＳＯＩ層
１８ ゲート酸化物層
２０ 多結晶シリコン層
２２ Ｓｉ3 Ｎ4 層
２４ 初期のメサ
２６ 酸化物側壁
２８ ＳＯＩメサ
３０ 付加的酸化物層
３２ 付加的酸化物側壁
３４ 付加的酸化物層
３６ イオン打ち込み
３８ 酸化物側壁
４０ ゲート電極
４２ Ｐ形領域
４５ 酸化物側壁
４６ Ｎ+ 領域
４８ Ｎ++領域
５０ 側壁
１００ ＳＯＩトランジスタ
【産業上の利用分野】
本発明は半導体デバイスに関するものであり、更に詳細には、進歩したゲート酸化物とメサ端部の完全性とを備えた分割プロセスの多結晶シリコンゲートを有し、従来トランジスタの寄生的側壁ターンオン特性を抑制され、更に多結晶シリコンゲートストリンガー形成を低減化されたメサ分離の絶縁体上シリコン（ＳＯＩ）トランジスタを形成するための方法に関する。
【０００２】
【従来の技術】
重要な集積回路技術である絶縁体上シリコン（ＳＯＩ）技術は、絶縁層を覆う半導体材料の層中にトランジスタを形成することを扱う。ＳＯＩ構造の一般的な具体例は二酸化シリコン層を覆う単一または複数の単結晶シリコン層である。ＳＯＩトランジスタを使用した集積回路中に存在する寄生効果低減化要素のために、ＳＯＩ技術を用いることによって高性能および高密度の集積回路が実現できる。
【０００３】
ＳＯＩトランジスタに関して存在する問題点は多結晶シリコンゲートの完全性に関するものである。これらの問題は３つの分野に存在する。まず第１に、メサ端部において熱成長ゲート酸化物が薄くなることに起因して、メサ分離ＳＯＩトランジスタがメサ端部におけるゲート酸化物の完全性に乏しいことである。第２に、メサ分離ＳＯＩトランジスタはメサ側壁に沿って寄生ＭＯＳＦＥＴを含み、その導通がＳＯＩトランジスタ中に大きなリーク電流を発生させることである。既知のＳＯＩトランジスタの更に別の問題は、ＳＯＩメサの垂直なトポグラフィのために、多結晶シリコンゲート電極の異方性エッチングの間にメサの底部端に沿って多結晶シリコンのストリンガーが形成されることを抑制することが困難であるということである。
【０００４】
【発明の概要】
従って、メサ端部において進歩したゲート酸化物の完全性を保つメサ分離絶縁体上シリコン（ＳＯＩ）トランジスタを作製する方法と、そのような方法から得られるメサ分離ＳＯＩトランジスタとに対する需要が存在する。
【０００５】
メサ分離ＳＯＩトランジスタ中の寄生側壁ターンオン特性を抑制する自己整合された側壁へのチャンネルストップ打ち込みを形成するための、大きな熱サイクルを経ない方法に対する需要が存在する。
【０００６】
更に、多結晶シリコンゲート電極の異方性プラズマエッチングの間にメサの底部端に沿って形成される可能性のある多結晶シリコンストリンガーの形成を回避できるメサ分離ＳＯＩトランジスタ作製方法に対する需要が存在する。
【０００７】
従って本発明は、メサ分離ＳＯＩトランジスタを作製するための既知の方法とそのような方法から得られるトランジスタとに付随する制約を克服する、分割プロセスの多結晶シリコンゲートを使用したメサ分離ＳＯＩトランジスタを作製するための方法とシステムとを提供する。ここで用いられる”分割プロセス”という用語は、その多結晶シリコンゲートが２段階以上のプロセスによって形成されることを意味する。本発明の方法は、減圧化学蒸着法ＬＰＣＶＤ、メサ端部において進歩したゲート酸化物の完全性を保つメサ分離ＳＯＩトランジスタを作製するための酸化物側壁スペーサー形成プロセス、寄生的な側壁ターンオンを抑制するための、ドーパントの拡散またはマイグレーションを最小限にする自己整合された側壁チャンネルストップ打ち込み部、および多結晶シリコンゲートのストリンガー形成を低減化する傾斜した側壁絶縁体と組み合わせた分割プロセス多結晶シリコンゲート電極形成プロセスと一緒に使用することができる。
【０００８】
本発明の１つの態様に従えば、分割プロセスの多結晶シリコンゲートを有し、シリコン基板上へ埋め込み酸化物の層を堆積させ、その埋め込み酸化物層の上にＳＯＩ層を堆積させる工程を含むメサ分離ＳＯＩトランジスタ作製の方法が提供される。基板、埋め込み酸化物、およびＳＯＩ層を有する製造プロセスデバイスを形成する代わりに、これらの工程についてプレハブ式のデバイスを利用することもできる。次の工程はＳＯＩ層の上にゲート酸化物層を形成することである。次に、ゲート酸化物層の上にゲートの多結晶シリコンおよび窒化シリコン（Ｓｉ3 Ｎ4 ）層が堆積される。この多結晶シリコン／Ｓｉ3 Ｎ4 層は次に、ゲート酸化物層上のメサに成形される。次に、ゲート多結晶シリコン／Ｓｉ3 Ｎ4 メサの上に酸化物側壁が形成される。次に、ゲート多結晶シリコン／Ｓｉ3 Ｎ4 メサをマスクとして用いてゲート酸化物およびＳＯＩ層がエッチされ、ＳＯＩ層、ゲート酸化物、ゲート多結晶シリコン、およびＳｉ3 Ｎ4 層を含むメサが形成される。結果のメサは後に能動デバイス領域のメサを構成することになる。次に、酸化物側壁スペーサーがゲート多結晶シリコン／Ｓｉ3 Ｎ4 メサから除去される。本方法は次に、この製造プロセスデバイスに対してホウ素打ち込みを行う工程と、メサスタック上に酸化物側壁を形成する工程とを含む。次に、Ｓｉ3 Ｎ4 層が除去され、付加的なゲート多結晶シリコンが堆積され、ドープされ、パターン化およびエッチされてゲート電極が形成される。デバイスには次にソース／ドレイン打ち込みが行われる。最後に、本方法にはこの製造プロセスデバイスをアニールして、所望のメサ分離ＳＯＩトランジスタを完成させる工程が含まれる。
【０００９】
本発明の技術的な特長点には、まず何といっても、メサ端部における進歩したゲート酸化物の完全性が含まれる。本発明を使用することによって、メサ端部を覆うＬＰＣＶＤ酸化物側壁を形成することによってゲート酸化物が保護される。このＬＰＣＶＤ酸化物側壁は急峻なメサの輪郭を覆い、メサ端部においてゲート酸化物層の完全性を改善する。
【００１０】
本発明の別の特長点は、寄生的な側壁ターンオン特性を抑制する、少ない熱的負担（ｔｈｅｒｍａｌ ｂｕｄｇｅｔ）を備えた自己整合された側壁へのチャンネルストップ打ち込み部を提供することと、多結晶シリコンゲートのストリンガー形成を低減化する傾斜した側壁絶縁体を形成することである。本トランジスタのチャンネルストップ打ち込み部は自己整合的であり、ゲート酸化物および初期の多結晶シリコンゲート電極の形成後に形成できる。このことは打ち込みされた側壁が受ける熱拡散の量を大幅に削減し、それによって、多結晶シリコンゲートのストリンガーの形成を最小限とするとともに側壁ドーパントの有効性を保持する。
【００１１】
本発明の別の技術的な特長点は、本発明が実現するうえで非常に現実的であるということである。例えば、本発明はメサ分離ＳＯＩトランジスタを作製するためのプロセス工程に何等の追加工程を必要としない。更に、本発明を実行するために特殊なプロセスを必要としない。すなわち、既存のプロセスを有効に利用して、本発明のメサ分離ＳＯＩトランジスタを作製することができる。
【００１２】
本発明および、それの利用形態や特長については以下の図面を参照した詳細な説明から最も良く理解できるであろう。
【００１３】
【実施例】
本発明の例示実施例は添付図面によって最も良く理解できる。図面では、対応する各要素に同じ参照符号が付されている。
【００１４】
ＳＯＩトランジスタ用の分離メサ構造を覆う多結晶シリコンゲートを形成する場合、ゲート電極を形成することが重要である。この型のプロセスではしばしば異方性エッチが採用されて、そのためゲートの多結晶シリコン上に非常に急峻な壁が出現する。そのようなプロセスは電極のコーナー部分に多結晶シリコンの残留物またはストリンガー（ｓｔｒｉｎｇｅｒ）を残す。それらのストリンガーは多結晶シリコンの側壁上の電流短絡経路として働く。それらの経路はゲートを短絡してしまい、トランジスタの機能を阻害することがある。これに対して、本発明は、異方性エッチプロセスで典型的に生成される垂直の急峻な壁の問題を回避する。その代わりに、本発明はメサ上へストリンガーの形成を妨げるより緩やかな傾斜をもたらす酸化物側壁を提供する。
【００１５】
本発明の実施例はまた、トランジスタ用の既知の分離メサに付随する信頼性の問題も解決する。異方性エッチングから生ずるメサの急峻な端部のために、ゲート酸化物のコーナー部分で完全性の問題が発生する。この完全性の問題はコーナー部分での低い降伏電圧をもたらす。それらの低降伏電圧はメサを多結晶シリコンゲートから分離するゲート酸化物が非常に薄いために発生する。このコーナー部分でのゲート酸化物の薄膜化はＳＯＩトランジスタの動作を密かに損なう。
【００１６】
メサ分離ＳＯＩトランジスタを作製するための既存プロセスに付随する別の１つの問題点は、設計されたトランジスタを作製する場合に、ソース、ドレイン、およびゲートを含む意図しない側壁トランジスタが生成することがあるという事実と関連する。この作意のない側壁トランジスタはＳＯＩプロセス構造から発生する。このＭＯＳＦＥＴトランジスタはメサの上部の設計されたＭＯＳＦＥＴに並列につながり、従って、設計されたＭＯＳＦＥＴの動作を劣化させ得る。本発明の実施例は、厚い酸化物側壁と側壁ホウ素ドーピングを提供して寄生ＭＯＳＦＥＴトランジスタ作用を抑制することによってこの問題を克服する。以下の図面およびそれに関する説明は、本発明の実施例がそれらの目的を如何にして達成するかを示すように本発明実施例の作製について述べられている。
【００１７】
図１は初期段階にある製造プロセスデバイス１０を示しており、それは埋め込み酸化物層１４によって覆われたシリコン基板１２を含んでいる。ＳＯＩ層１６が埋め込み酸化物層１４を覆い、ゲート酸化物層１８がＳＯＩ層１６を覆う。多結晶シリコン層２０とＳｉ3 Ｎ4 層２２とをパターン化およびエッチングすることによって、初期のメサ２４が得られる。
【００１８】
製造プロセスデバイス１０の各種の層を形成するためには数多くの既知の方法がある。製造プロセスデバイス１０を作製するための１つの方法は、酸素のイオン打ち込みによってシリコン基板１２上に０．４μｍの厚さの埋め込み酸化物層１４を設けることから始まる。次に、エピタキシーによって０．３３μｍの厚さのＳＯＩ層１６が堆積され、その後、スクリーン酸化物層（図示されていない）が０．０３５μｍの厚さに堆積される。次にしきい値調節用の打ち込みが施される。打ち込みの後、本方法はスクリーン酸化物を除去して、ゲート酸化物層１８の厚さ０．０２μｍの成長が許容することを含む。ゲート酸化物層１８の上に、例えば減圧化学蒸着法（ＬＰＣＶＤ）プロセスを用いて多結晶シリコン層２０が厚さ０．２μｍに成長され、その後、これもＬＰＣＶＤプロセスを用いて、Ｓｉ3 Ｎ4 層２２が厚さ０．２μｍに堆積される。
【００１９】
本方法の次の工程は、多結晶シリコン層２０とＳｉ3 Ｎ4 層２２とによって構成される初期のメサ２４に対するメサパターンを定義することである。初期メサ２４のパターン定義の次の工程は、プラズマ異方性エッチを用いたシリコン窒化物のエッチである。次に、例えばプラズマ異方性エッチを用いて多結晶シリコン層２０のエッチングが行われる。これにより、図１に示された段階の製造プロセスデバイス１０が完成する。
【００２０】
本発明の実施例において、図１に示された製造プロセスデバイス１０はそれの基盤として、シリコン基板、埋め込み酸化物層１４、およびＳＯＩ層１６を含むプレハブ式のウエハを使用してもよい。例えば、米国マサチュセッツ洲、デンバー市、チェリーヒルドライブ３２Ａ所在のアイビス社（Ｉｂｉｓ Ｃｏｒｐ）、あるいはその他数多くの企業がそのような基盤構造を提供できる。その場合、本発明の実施例の方法における次の工程は初期のメサ２４の上に酸化物側壁２６を設けることを含む。これによって、図２に示される、より進んだ製造プロセスデバイス１０が得られる。本方法は、例えばＬＰＣＶＤプロセスを用いて厚さ０．２μｍの酸化物層を堆積することによって先へ進む。次に、プラズマ異方性エッチによって酸化物層および下層のゲート酸化物層がエッチされ、酸化物側壁２６が形成される。
【００２１】
酸化物側壁２６の形成後、本方法はＳＯＩ層１６に対して異方性プラズマシリコンエッチを施し、ＳＯＩメサ２８を形成する。酸化物側壁２６はメサ２４の有効な側部を拡大し、ＳＯＩ層のより大きなメサ、すなわちＳＯＩメサ２８を生成するためのマスクとして機能する。ＳＯＩメサ２８の形成後、次の工程は酸化物側壁２６を除去することである。酸化物側壁２６は本発明実施例では非常に容易にエッチされてしまう。それは酸化物側壁２６が高温熱サイクルでアニールされたことがないからである。本発明の実施例では、従って、１秒間に数千オングストロームのエッチ速度が実現する。
【００２２】
図３は、本発明の実施例のより分離されたＳＯＩトランジスタをもたらす製造プロセスデバイス１０の次の処理を示している。これは露出したシリコン領域上に付加的な酸化物を成長させることによって実現される。明らかに、露出したシリコンＳＯＩ層１６、２０を酸化させることによって、付加的な酸化物層３０、３４を有するＳＯＩメサ２８が得られる。多結晶シリコン層２０はＳｉ3 Ｎ4 層２２の下に付加的な酸化物側壁３２を有する。このプロセスは、ＳＯＩメサ２８を作成するためのＳＯＩ層１６のパターニングとプラズマ異方性エッチを用いたエッチングとによって始まる。次の工程は、例えばフッ化水素酸エッチを用いて酸化物側壁２６をエッチし、多結晶シリコンメサ２０を露出させることである。次の工程は、多結晶シリコンメサ２０およびＳＯＩメサ２８上に厚さ約０．０２μｍの側壁酸化物層３４、３２、および３０を成長させることである。これにより、図３に示した製造プロセスデバイス１０が得られる。図４に矢印３６で示したように、露出したＳＯＩメサ端部をドープするためにこの構造に対してホウ素の打ち込みを行うことによって製造プロセスデバイス１０の作製は先へ進められる。
【００２３】
初期のメサ２４はＳＯＩメサ２８をマスクして、以下に図４に関して説明する工程において施されるイオン打ち込みが、図１に関してなされたＶT 打ち込みを、すなわちしきい値電圧を乱さないようにしている。このように、図４のイオン打ち込み３６はＳＯＩメサ２８の側壁をドープするだけである。ホウ素濃度はＳＯＩメサ２８の側壁でより高いため、このプロセスで発生する寄生ＭＯＳＦＥＴは上部トランジスタよりも高いＶT を有する。この特徴は、結果のメサ分離ＳＯＩトランジスタが既知のデバイスの有害な寄生トランジスタを持たないことを保証するために重要である。このドーパントは、例えば、２つの異なるエネルギーレベルを用いて打ち込むことができる。１つのエネルギーレベル（例えば、８０ｋｅＶイオン）はＳＯＩメサ２８の底部に沿ってドーパント濃度のピークをもたらす。別のエネルギーレベル（例えば、２０ｋｅＶイオン）はメサ２８の上部および側壁に沿ってドーパント濃度のピークをもたらす。これら２つの異なるエネルギーレベルイオンを適当な割合で選ぶことによって、ＳＯＩメサ２８の側壁に沿って一様なドーピングを実現することができる。
【００２４】
図４の打ち込み３６は、寄生側壁トランジスタがターンオンする側壁しきい値電圧ＶT を設定する。本発明の実施例の重要な特徴は、メサ分離のＳＯＩトランジスタを作製する典型的なプロセスの場合よりもずっと容易にゲート酸化が発生するということである。まずゲート酸化物を成長させて、その後、側壁ＶT 打ち込みを行うことによって、本発明の実施例のプロセスは側壁ＶT 打ち込み以後に製造プロセスデバイス１０が施される熱サイクルの数を最小化している。側壁ＶT 打ち込み以後に製造プロセスデバイス１０が被る熱サイクルの数が最小化されることで、打ち込みドーパントのマイグレーションや再分布はメサ分離ＳＯＩトランジスタを作製する従来のプロセス工程よりも少ない。
【００２５】
図５は製造プロセスデバイス１０の更に進展した段階を示し、酸化物側壁３８の形成が含まれている。図５が示す本方法の段階は、ＳＯＩメサ構造のコーナーでしばしば見られるゲート酸化物の薄膜化の問題を克服している。酸化物側壁３８の処理はまず、例えばＬＰＣＶＤプロセスを用いて約０．４５μｍの厚さに酸化物堆積を実行することによって開始される。この後に異方性エッチが続き、堆積酸化物側壁３８が形成される。次に、酸化物側壁３８は８００℃の水蒸気雰囲気中で高密度化され、酸化物エッチ速度は熱成長酸化物のそれに相当するまで向上する。これにより、酸化物層３８は密になり、ＳＯＩメサのコーナーで酸化物が増加する。
【００２６】
図１の構成の重要な点は、本発明の実施例が、メサ分離ＳＯＩトランジスタのための多結晶シリコン層２０のすべてを同時に堆積させることのない分割プロセスの多結晶シリコン堆積を採用しているということである。例えば、本発明の実施例における２段階堆積プロセスでは、各段階において所望の厚さの約半分だけが堆積される。従って、図６は製造プロセスデバイス１０の次の段階を示しており、それはＳｉ3 Ｎ4 層２２を除去して多結晶シリコン層２０および側壁３２を露出させて、本発明実施例の多結晶シリコンゲート形成プロセスを完了させることを含んでいる。このプロセスにおいて、酸化物側壁３８はある程度まで除去されるが、それらの側面において側壁３２を露出するまでには至らない。本発明実施例では短時間のＨＦディップと熱燐酸エッチを使用してＳｉ3 Ｎ4 層２２を除去している。
【００２７】
シリコン窒化物２２を除去することによって多結晶シリコン層２０が露出される。このことは、ゲート電極の厚さを増大させて、それによって本発明の分割プロセス多結晶シリコン堆積の第２の段階を完了させるための残りの多結晶シリコン堆積を許容する。これによって多結晶シリコン層２０は他のトランジスタへの接続を行う通常のゲートとして機能するようになる。このプロセスは酸化物側壁３８に対して何らかの侵食をなす可能性がある。しかし、このプロセスが典型的には、酸化物層３８を５００Åよりも多くは侵食しないということを注意しておく。
【００２８】
図７ａおよび図７ｂはそれぞれ、本方法の次の段階の結果の構造の正面図および側面図を示す。図７ａおよび図７ｂの両図から、本方法のこの段階の結果がゲート電極４０であり、それは図７ｂの側面図から、酸化物側壁３８および酸化物層３０を覆っていることが分かる。この図には、メサ２８のＰ+ ホウ素ドープされた側壁とメサ２８のＰ形ドーピングについても示されている。
【００２９】
従って、図７ａおよび図７ｂの構造を生成する段階は、例えば、ＬＰＣＶＤプロセスを用いて多結晶シリコン層２０を覆う厚さ０．２５μｍの付加的多結晶シリコンを堆積させ、合計の厚さを約０．４５μｍとする工程を含む。次の工程は、多結晶シリコンゲート全体をＰＯＣｌ3 でドープして、６０Ω／□の抵抗率とすることである。次に、ゲート電極４０を形成するための多結晶シリコンのパターニングが行われる。次の工程は、多結晶シリコンをエッチしてゲート電極４０を形成することである。プラズマ異方性エッチであれば所望のゲート電極を満足行くように作製できる。
【００３０】
側壁３８は２つの役目を持っている。１つの働きはＳＯＩメサ２８のコーナーで酸化物の厚さを増やすことである。第２の機能は酸化物側壁スペーサー３８を覆う多結晶シリコンゲート電極４０に緩やかな傾斜を与えることである。これにより、メサ分離ＳＯＩトランジスタの適正な動作を損なう恐れのあるストリンガーの形成が回避できる。
【００３１】
図７ａおよび図７ｂに示した段階の製造プロセスデバイス１０が作製されれば、次のプロセス工程は図８に示されたトランジスタ１００を得ることである。このように、図８には、図７ａおよび図７ｂの製造プロセスデバイス１０から形成された本発明の実施例のメサ分離ＳＯＩトランジスタ１００が出現している。メサ分離ＳＯＩトランジスタ１００はＳＯＩ層２８に接する酸化物側壁４５を有する多結晶シリコンゲート４０を含んでいる。ゲート構造４０はゲート酸化物層３０によってＳＯＩメサ２８から分離されている。ＳＯＩメサ２８はＮ+ ソース／ドレイン領域４６に隣接するＰ形領域４２を含んでいる。Ｎ+ ソース／ドレイン領域４６は酸化物側壁４５の下側にある。Ｎ+ 領域４６およびＰ領域４２はより高濃度にドープされたＮ++領域４８に隣接している。Ｎ++ソース／ドレイン領域４８は側壁５０に隣接する。既に述べたように、構造全体がシリコン基板１２を覆う埋め込み酸化物層１４に取り付けられている。
【００３２】
メサ分離ＳＯＩトランジスタ１００を作製する場合、最終の工程は、ＬＤＤスペーサーである領域４６を生成するための低濃度ドープのドレイン（ＬＤＤ）打ち込みを実行することを含む。ＬＤＤ打ち込みは燐の打ち込みである。次に、本方法はＬＰＣＶＤプロセスを用いて酸化物側壁スペーサーを０．２μｍの厚さに堆積させて、ＬＤＤスペーサー酸化物である領域４５を形成することを含む。この酸化物側壁スペーサーは、次に、例えば、プラズマ異方性エッチプロセスを用いてエッチされ、ＬＤＤスペーサー酸化物である領域４５が形成される。次に、本方法は、例えば、ＬＰＣＶＤプロセスを用いて約０．０３μｍの厚さにスクリーン酸化物を堆積させることを含む。これに続いて、燐または砒素のソース／ドレイン打ち込みが行われ、Ｎ++領域４８が形成される。最後に、約８５０℃またはそれより高温において打ち込み部をアニールすることによって、メサ分離のＳＯＩトランジスタ１００の構造が完成する。
【００３３】
本発明の実施例の方法は、メサのコーナーで酸化物の厚さを増大させることによって既知のメサ分離ＳＯＩトランジスタでのゲート酸化物不完全性の問題を克服している。本発明の実施例は、ＳＯＩメサ２８の端部に沿ってドーパントを打ち込むことにより寄生ＭＯＳＦＥＴの問題を克服している。これにより、メインのＭＯＳＦＥＴのＶT に相対的に寄生ＭＯＳＦＥＴのＶT が上昇する。トランジスタを作製する高温サイクルが完了した後にＭＯＳＦＥＴバルクへのドーパント導入を行うことによって、本発明の実施例はドーパントのマイグレーションや再分布を最小化している。これにより、ドーパントの表面濃度を保持し、寄生ＭＯＳＦＥＴにおける高いＶT を保持することができる。従って、寄生ＭＯＳＦＥＴはＳＯＩトランジスタ１００の動作に対して悪影響を与えない。
【００３４】
要約すると、本発明の実施例は、まずシリコン基板上のシリコン層の下に埋め込み酸化物層を形成する工程を含む、分割プロセスの多結晶シリコンゲートを用いたメサ分離ＳＯＩトランジスタ作製方法を提供する。次に、本方法は、もし必要であれば埋め込み酸化物層上のＳＯＩ層の厚さを増大させる工程を含み、次に、ＳＯＩ層の上にゲート酸化物層を形成する工程を含む。次の工程は、ゲート酸化物層上へゲート多結晶シリコンおよびＳｉ3 Ｎ4 メサのスタックを形成することである。次の工程は、ゲート多結晶シリコン／Ｓｉ3 Ｎ4 メサの上に酸化物側壁を形成して、それの寸法を増大させることである。次に、本方法は、Ｓｉ3 Ｎ4 メサおよび多結晶シリコンメサをエッチマスクとして使用して、ゲート多結晶シリコン／Ｓｉ3 Ｎ4 メサスタックの下にＳＯＩメサを形成する工程を含む。次の工程は、ゲート多結晶シリコンメサおよびＳｉ3 Ｎ4 メサ上の酸化物側壁を除去することである。次に、本方法は、ＳＯＩメサ、ゲートメサおよびＳｉ3 Ｎ4 メサの上に酸化物側壁を形成するとともに、この構造に対してホウ素打ち込みを行う工程を含む。次の工程は、Ｓｉ3 Ｎ4 メサを除去することである。次に、付加的な多結晶シリコンを堆積させ、多結晶シリコンを燐でドープし、そしてゲート電極をパターニングおよびエッチングすることによってゲート電極を形成する工程が続く。このプロセスでは、燐打ち込みおよびそれに続く側壁スペーサー酸化物によって低濃度にドープされたドレイン領域が形成される。次に、砒素および／または燐を用いて、高濃度にドープされたソース／ドレイン領域が形成される。その後、この構造はアニールされて、本発明の実施例のメサ分離ＳＯＩトランジスタが形成される。
【００３５】
当業者には明らかなように、この設計に対して数多くの代替え例や変更が可能である。そのような代替えのいくつかは、コスト、性能上の理由、実装上の制約、材料入手の問題、任意の設計上の決定、その他の理由で本発明の実施例のメサ分離ＳＯＩトランジスタには採用されないかもしれない。それらの代替え例のいくつかについては上に述べた。これは、もちろん、当業者には同じく明かなその他の実施例の制限なしに行われたものであるが、ここには時間と紙面の制約のために述べない。このように、本発明は特許請求の範囲によってのみ制限されるものであり、その特許請求の範囲はそのような明かな代替え例および好適設計、好適実施例からの変形を包含するものと解釈されるべきである。
【００３６】
以上の説明に関して更に以下の項を開示する。
（１）進歩したゲート酸化物完全性を備えたメサ分離ＳＯＩトランジスタを作製するための方法であって、次の工程、
ＳＯＩエッチマスクであって、Ｓｉ3 Ｎ4 層によって覆われた多結晶シリコン層によって覆われたゲート酸化物層を含み、更にＳＯＩエッチマスクエリアを広げるための第１のＳｉＯ2 側壁を含むＳＯＩエッチマスクをＳＯＩ層の上に形成すること、
ＳＯＩ層から、ＳＯＩエッチマスクの寸法に従ってＳＯＩメサを形成すること、
ＳＯＩエッチマスクから前記第１のＳｉＯ2 側壁を除去すること、
ＳＯＩメサの露出した端部をドープして、ＳＯＩメサ中にしきい値電圧調節用の打ち込み部を形成すること、
前記第１のＳｉＯ2 側壁およびＳｉ3 Ｎ4 層を除去すること、
多結晶シリコン層およびＳＯＩメサ上に付加的な多結晶シリコンを堆積させてゲート電極層を形成すること、
ゲート電極層をドープすること、
ゲート電極層をエッチングしてゲート電極を形成すること、
ドーパントと第２のＳｉＯ2 側壁とを用いてＳＯＩメサ中にドレイン領域を形成すること、
付加的なドーパントを用いてＳＯＩメサ中にソース／ドレイン領域を形成し、ゲート電極およびソース／ドレイン領域を含むメサ分離ＳＯＩトランジスタを実現すること、および
前記メサ分離ＳＯＩトランジスタをアニールすること、
を含む方法。
【００３７】
（２）第１項記載の方法であって、更に、ＳＯＩメサを形成する前に、しきい値電圧調節用打ち込み部を形成し、ゲート酸化物層、シリコン層、およびＳｉ3 Ｎ4 層を形成することによって、メサ分離ＳＯＩトランジスタ中のドーパントの熱拡散を最小化する工程を含む方法。
【００３８】
（３）第１項記載の方法であって、更に、ＳＯＩ層からＳＯＩメサを形成する間に、多結晶シリコン層を保護するためのＳｉ3 Ｎ4 層を使用する工程を含む方法。
【００３９】
（４）第１項記載の方法であって、更に、次の工程、
第１のＳｉＯ2 側壁スペーサーを用いてＳＯＩエッチマスクエリアを予め定められた量だけ拡大すること、
ＳＯＩメサの形成後、除去可能な側壁スペーサーを除去して、ＳＯＩメサの上端部およびコーナーを露出させること、および
ＳＯＩメサの露出した端部を相似被覆酸化物で以て覆い、ゲート酸化物層の完全性を改善すること、
を含む方法。
【００４０】
（５）第１項記載の方法であって、更に、次の工程、
多結晶シリコン層としてゲート電極層の一部分をまず堆積して、ゲート酸化物層およびＳＯＩメサに相対的なゲート電極層の位置を定義すること、および
ゲート電極中でドーパントを拡散させる熱的に敏感な工程を実行した後に、付加的な多結晶シリコン層としてゲート電極層の残りの部分を形成すること、
を含む方法。
【００４１】
（６）第１項記載の方法であって、更に、ＳＯＩメサに沿っての多結晶シリコンストリンガー形成を排除する目的で、除去可能な側壁スペーサーおよびＳｉＯ2 側壁スペーサーを形成する工程を含む方法。
【００４２】
（７）分割プロセスの多結晶シリコンゲートを有するメサ分離ＳＯＩトランジスタを作製するための方法であって、次の工程、
シリコン基板上に埋め込み酸化物層を形成すること、
埋め込み酸化物層の上にＳＯＩ層を形成すること、
ＳＯＩ層の上にゲート酸化物層を形成すること、
ゲート酸化物層の上にゲート多結晶シリコン層を形成すること、
多結晶シリコン層の上にＳｉ3 Ｎ4 層を形成し、ゲート酸化物層、ゲート多結晶シリコン層、およびＳｉ3 Ｎ4 層から多結晶シリコン／Ｓｉ3 Ｎ4 のメサをエッチングして形成すること、
ゲート多結晶シリコン／Ｓｉ3 Ｎ4 メサ構造の上に酸化物側壁を形成してエッチマスクを形成すること、
エッチマスクの下に、多結晶シリコン／Ｓｉ3 Ｎ4 よりも大きい直径を有するＳＯＩメサを形成すること、
ゲート多結晶シリコン／Ｓｉ3 Ｎ4 メサから酸化物側壁を除去すること、
多結晶シリコン／Ｓｉ3 Ｎ4 メサおよびＳＯＩメサに対してホウ素打ち込みを行うこと、
多結晶シリコン／Ｓｉ3 Ｎ4 およびＳＯＩメサ側壁上に酸化物側壁を形成すること、
多結晶シリコン／Ｓｉ3 Ｎ4 メサからＳｉ3 Ｎ4 部分を除去して、多結晶シリコンメサを形成すること、
多結晶シリコンメサの上に付加的な多結晶シリコン層を堆積して、多結晶シリコンゲート電極層を形成すること、
多結晶シリコンゲート電極層をＮ形ドーパントでドープすること、
多結晶シリコンゲート電極層をエッチングしてゲート電極を形成すること、
ゲート電極をＮ形ドーパントで低濃度にドープして、ソース／ドレイン領域を形成すること、
前記ソース／ドレイン領域へ高濃度のドーパント打ち込みを施すこと、および
残っている構造をアニールすること、
を含む方法。
【００４３】
（８）第７項記載の方法であって、更に、多結晶シリコンメサ上に多結晶シリコンゲート電極層を構成する付加的な多結晶シリコン層を堆積する前に、しきい値電圧調節用の打ち込みを行うことによって、多結晶シリコンゲート電極中のドーパントの熱拡散を最小化する工程を含む方法。
【００４４】
（９）第７項記載の方法であって、更に、前記ＳＯＩメサを形成する工程の間に、多結晶シリコン層を保護するためにＳｉ3 Ｎ4 層を使用する工程を含む方法。
【００４５】
（１０）第７項記載の方法であって、更に、次の工程、
酸化物側壁を使用してゲート多結晶シリコン／Ｓｉ3 Ｎ4 メサ構造を拡大して、エッチマスクが多結晶シリコン／Ｓｉ3 Ｎ4 メサよりも大きな直径のＳＯＩメサを形成できるようにすること、
ＳＯＩメサ形成後に酸化物側壁を除去して、ＳＯＩメサの上端部およびコーナーを露出させること、および
ゲート酸化物層の完全性を改善するために、ＳＯＩメサの露出した端部を相似被覆酸化物で以て覆うこと、
を含む方法。
【００４６】
（１１）第７項記載の方法であって、前記ゲート電極を形成する工程が更に次の工程、
まず、ＳＯＩ層の上に、ゲート酸化物層およびＳＯＩメサに相対的なゲート電極の位置を定義するための多結晶シリコン層を形成すること、および
前記ＳＯＩメサ形成工程の実行の後に、多結晶シリコンゲート電極層の堆積を完了させること、
を含んでいる方法。
【００４７】
（１２）第８項記載の方法であって、更に、ＳＯＩメサの側壁に沿っての多結晶シリコンストリンガーの形成を抑制するために、前記ゲート多結晶シリコン／Ｓｉ3 Ｎ4 層酸化物側壁およびＳＯＩメサ酸化物側壁を形成する工程を含む方法。
【００４８】
（１３）寄生的な側壁トランジスタ動作に対して抵抗性のある進歩したメサ分離ＳＯＩトランジスタであって、
予め定められた寸法を有する、埋め込み酸化物層の上のＳＯＩメサ、
前記ＳＯＩメサ上にあって、前記ＳＯＩメサよりも小さい寸法を有し、前記ＳＯＩメサの上端部および側壁を露出するゲートメサ、
側壁のしきい値電圧を前記ＳＯＩメサのしきい値電圧よりも高くするドーパント打ち込み部を含む前記ＳＯＩメサ側壁、
前記ゲートメサの上に形成されたゲート電極、
予め定められた量のドーパントを打ち込まれたソース／ドレイン領域、および前記メサ分離ＳＯＩトランジスタをもたらすようにアニールされた前記ＳＯＩメサ、前記ゲート電極、および前記側壁、
を含むメサ分離ＳＯＩトランジスタ。
【００４９】
（１４）第１３項記載のメサ分離ＳＯＩトランジスタであって、前記ゲートメサが前記ＳＯＩメサの形成に先だって形成されたしきい値電圧調節用の打ち込み部を含んでおり、更に、前記メサ分離ＳＯＩトランジスタの形成中の高温の熱工程による前記ゲート電極中のドーパントの熱拡散を最小限に抑制するために、前記ＳＯＩメサの形成後に、前記ゲートメサの上に前記ゲート電極が形成されるようになったメサ分離ＳＯＩトランジスタ。
【００５０】
（１５）第１３項記載のメサ分離ＳＯＩトランジスタであって、前記ゲートメサが、前記ＳＯＩメサの形成中に前記ゲートメサの残っている部分を保護するために形成されたＳｉ3 Ｎ4 層を含んでいるメサ分離ＳＯＩトランジスタ。
【００５１】
（１６）第１３項記載のメサ分離ＳＯＩトランジスタであって、前記ゲートメサが更に前記ゲートメサの直径を拡大するための除去可能な側壁スペーサーを含み、それによって前記ＳＯＩメサを形成するうえで前記ゲートメサが前記ゲートメサよりも広いＳＯＩ層のエリアをマスクするようになっており、前記ＳＯＩメサが前記除去可能な側壁スペーサーの除去の後に、上端部およびコーナーを露出するようになっており、
ゲート酸化物が前記ＳＯＩメサおよび前記ゲートメサの側壁を覆っており、
相似被覆酸化物側壁が前記メサおよび前記ＳＯＩメサの予め定められた部分を覆って、前記酸化物層の完全性を改善している、
メサ分離ＳＯＩトランジスタ。
【００５２】
（１７）第１３項記載の進歩したメサ分離ＳＯＩトランジスタであって、前記ゲート電極が２段階のプロセスで形成され、その結果、前記しきい値電圧調節用の打ち込みを施され、前記ＳＯＩメサに相対的な前記ゲート電極の位置を定義された前記ゲートメサが得られ、さらに前記メサ分離ＳＯＩトランジスタを形成するうえでゲート電極中のドーパント拡散を最小化するように、熱的に敏感な工程を実行した後に、前記ゲートメサの上に前記ゲート電極の残りの部分が形成されるようになったメサ分離ＳＯＩトランジスタ。
【００５３】
（１８）第１３項記載のメサ分離ＳＯＩトランジスタであって、前記メサおよび前記ＳＯＩメサが更に、前記ゲートメサおよび前記ＳＯＩメサに沿っての多結晶シリコンストリンガーの形成を抑制する酸化物側壁を含んでいるメサ分離ＳＯＩトランジスタ。
【００５４】
（１９）分割プロセスの多結晶シリコンゲートを用いたメサ分離ＳＯＩトランジスタを作製するための方法は、シリコン基板１２上へ埋め込み酸化物層１４を堆積すること、埋め込み酸化物層１４の上にＳＯＩ層１６を堆積すること、およびＳＯＩ層１６の上にゲート酸化物層１８を形成することを含む。更に、ゲート酸化物層上にゲート多結晶シリコンメサ２０を形成すること、ゲート多結晶シリコンメサ２０の上にＳＯＩメサ２８を形成すること、およびゲート多結晶シリコンメサ２０およびＳＯＩメサ２８の上に酸化物側壁２６を形成することの工程を含む。ゲート電極３８は酸化物側壁３６と一緒に形成される。次にゲート電極３８に対してホウ素の打ち込みが行われ、その後、ゲート電極３８の上に酸化物側壁が形成される。ゲート電極３８に対して燐が打ち込みされ、ソースおよびドレイン領域が形成される。その後、この構造に対するアニールが施される。
【図面の簡単な説明】
【図１】本発明の実施例を形成するためのスタートのウエハであり、ゲート酸化物層の上に形成される多結晶シリコンゲートおよびシリコン窒化物のメサ構造を備えたウエハを示す図。
【図２】酸化物側壁スペーサー形成後の本発明実施例の構造を示す図。
【図３】酸化物側壁スペーサーを除去した後の本発明に従うＳＯＩメサの形成を示す図。
【図４】本発明実施例の構造の寄生的側壁ターンオンを抑制するためのホウ素打ち込みを示す図。
【図５】本発明の実施例のメサ上への高密度化酸化物側壁の形成を示す図。
【図６】シリコン窒化物層のエッチングで得られる本発明実施例の構造を示す図。
【図７】ａは付加的多結晶シリコンの堆積および多結晶シリコンゲート電極の形成後の本発明実施例の構造を示す図。ｂは付加的多結晶シリコンの堆積および多結晶シリコンゲート電極の形成後の本発明実施例の構造を示す図。
【図８】打ち込み部アニール後の本発明実施例の完成構造を示す図。
【符号の説明】
１０ 本発明のデバイス
１２ シリコン基板
１４ 埋め込み酸化物層
１６ ＳＯＩ層
１８ ゲート酸化物層
２０ 多結晶シリコン層
２２ Ｓｉ3 Ｎ4 層
２４ 初期のメサ
２６ 酸化物側壁
２８ ＳＯＩメサ
３０ 付加的酸化物層
３２ 付加的酸化物側壁
３４ 付加的酸化物層
３６ イオン打ち込み
３８ 酸化物側壁
４０ ゲート電極
４２ Ｐ形領域
４５ 酸化物側壁
４６ Ｎ+ 領域
４８ Ｎ++領域
５０ 側壁
１００ ＳＯＩトランジスタ
Claims (1)
- メサ分離ＳＯＩトランジスタを形成するための方法であって、
ＳＯＩ層（１６）の上にＳＯＩマスク構造を形成すること、ここで、このＳＯＩマスク構造は、（i）ゲート酸化物層（１８）、（ii）前記ゲート酸化物層上の多結晶シリコン層（２０）、（iii）前記多結晶シリコン層（２０）上のＳｉ3Ｎ4層（２２）、（iv）前記多結晶シリコン層（２０）と前記Ｓｉ3Ｎ4層（２２）の端に設けられた第１のＳｉＯ2側壁（２６）を有し、かつ
前記ＳＯＩ層（１６）から、前記ＳＯＩマスク構造をエッチマスクとして使用し、ＳＯＩメサ（２８）を形成すること、
前記ＳＯＩマスク構造から前記第１のＳｉＯ2側壁（２６）を除去すること、
前記ＳＯＩメサ（２８）の露出した端部をドープ（３６）すること、
前記ＳＯＩメサ（２８）と前記ＳＯＩマスク構造両者の上に、第２のＳｉＯ2側壁（３８）を形成すること、
前記ＳＯＩマスク構造から前記Ｓｉ3Ｎ4層（２２）を除去すること、
前記多結晶シリコン層（２０）上に更に多結晶シリコンを堆積させてゲート電極層を形成すること、
前記ゲート電極層をドープすること、
前記ゲート電極層をエッチングしてゲート電極（４０）を形成すること、
低濃度ドープのソース / ドレイン（４６）を形成すること、
前記ゲート電極（４０）に第３のＳｉＯ2側壁（４５）を形成すること、
前記第３のＳｉＯ 2 側壁（４５）をインプラントマスクの１部として使用して、前記ＳＯＩメサ（２８）中に高濃度のソース／ドレイン領域（４８）を形成すること、および
アニーリングしてメサ分離ＳＯＩトランジスタを形成すること、
を含む方法。
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