KR0157875B1 - 반도체 장치의 제조방법 - Google Patents

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Abstract

본 발명은 단결정 실리콘기판의 작은 패턴과 큰 패턴의 필드영역에 트렌치(Trench)들을 각각 형성하고 그 트렌치들내에 산화 방지층과 실리콘층을 순차적으로 형성한 후 그 실리콘층을 산화하여 필드 산화막으로 변화시킴과 아울러 그 트렌치의 하부의 기판내에 주입되어 있던 이온을 열처리하여 채널스톱확산영역을 형성하거나, 단결정 실리콘기판의 작은 패턴의 필드영역에 트렌치(Trench)를 형성하고 그 트렌치에 산화 방지층과 실리콘층을 형성하는 한편, 큰 패턴의 필드영역의 그 산화방지층을 제거하고 그 큰 패턴의 필드영역의 기판과 그 실리콘층을 동시에 산화하여 필드산화막으로 변화시킴과 아울러 그 트렌치의 하부의 기판과 큰 패턴의 필드 산화막의 하부의 기판내에 채널확산영역을 형성하여 그 트렌치와 큰 패턴의 필드 산화막의 하부의 단결정 실리콘 기판에서의 채널스톱이온의 재분포를 최소화하고 단결정 실리콘기판의 산화에 의한 스트레스를 억제하여 필드영역의 절연 특성을 향상시킨다.

Description

반도체 장치의 제조방법
제1도의 (a) 내지 (e)는 종래의 트렌치(Trench) 절연방법을 나타낸 단면 공정도.
제2도의 (a) 내지 (f)는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 나타낸 단면 공정도.
제3도의 (a) 내지 (e)는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 나타낸 단면 공정도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 다결정 실리콘기판 2 : 트렌치
3 : 패드산화막 4 : 질화막
5, 7 : 산화막 6, 9 : 감광막
8 : 굴곡부 11, 21 : 단결정 실리콘기판
12, 22 : 산화막 13, 23 : 트렌치
14, 24 : 산화막 15, 25 : 패드산화막
16, 26 : 질화막 17, 28 : 실리콘층
18, 27 : 감광막 19, 29 : 산화층
20 : 채널스톱확산영역 30 : 필드산화막
31, 31 : 채널스톱확산영역
본 발명은 반도체 장치의 필드영역을 형성하는 방법에 관한 것으로, 더욱 상세하게는 단결정 실리콘기판의 필드영역에 트렌치(Trench)를 형성하고 그 트렌치에 산화 방지층과 실리콘층을 형성한 후 그 실리콘층을 산화하여 필드산화막으로 변화시킴으로써 그 트렌치의 하부의 단결정 실리콘기판에서의 채널스톱이온의 재분포를 최소화하고 단결정 실리콘기판의 스트레스를 억제하여 필드영역의 절연특성을 향상시키는 반도체 장치의 제조방법에 관한 것이다.
일반적으로, 집적회로에서는 실리콘기판의 활성영역들을 서로 절연시키기 위한 방법의 하나로서, 실리콘기판의 필드 영역상에 필드산화막을 형성하는 LOCOS(local oxidation of silicon)법이 많이 이용되고 있다.
그 LOCOS법은 단결정 실리콘기판의 전면상에 패드(pad)산화막을 형성하고, 단결정 실리콘기판의 활성영역의 패드(pad)산화막상에만 질화막을 형성한후 그 질화막을 마스크로 이용하여 산화성 분위기에서 단결정 실리콘기판을 열처리하여 단결정 실리콘기판의 필드영역상에 필드산화막을 선택적으로 형성하는 것이다.
한편, LOCOS법이 적용된 집적회로의 경우에 있어서, p형 단결정 실리콘기판상에 형성된 n+확산층의 활성영역들사이에서는 필드 트랜지스터, 즉 N-필드 트랜지스터가 기생적으로 발생하게 된다.
이를 좀 더 상세히 언급하면, LOCOS법이 적용된 집적회로의 경우에 있어서, 먼저, p형 단결정 실리콘기판의 전면상에 패드(pad)산화막과 질화막을 순차적으로 형성하고, 그 단결정 실리콘기판의 n+확산층의 패드(pad)산화막에만 질화막을 남게한 후 그 질화막을 마스크로 이용하여 p형 불순물인 보론(B) 이온을 채널 스톱 도핑(channel stop doping)용 이온으로서 단결정 실리콘기판의 필드영역에 이온 주입하고, 산화성 분위기에서 단결정 실리콘기판을 열처리하여 단결정 실리콘기판의 필드영역에 필드산화막을 선택적으로 형성하는 자기 정합 도핑(self align doping)법을 실시함으로써 기생적인 N-필드 트랜지스터가 n+확산층의 활성영역들과 그 활성영역 사이에 형성된 이온주입된 채널 스톱영역으로 이루어져 발생하게 된다.
그런데, 필드산화막이 형성되는 동안에 단결정 실리콘기판에 주입되어 있던 보론의 이온이 필드산화막의 내부로 이동하게 되는 편석(sepregation)현상이 발생하게 되므로 필드산화막의 형성이 완료된 후에는 필드산화막과 단결정 실리콘기판사이의 계면에서 보론 이온의 농도가 감소하여 기생 필드 트랜지스터의 문턱 전압이 감소하게 된다.
또한, LOCOS법이 적용된 집적회로의 경우에 있어서, 필드영역과 활성영역사이의 경계영역에서 필드산화막의 새 부리(bird's beak) 현상이 발생하게 되는데, 필드산화막의 새부리는 활성영역을 침입하게 되어 실질적인 활성영역을 감소시킨다.
그리고, 필드산화막이 형성되는 동안 채널 스톱 이온의 측면 확산(lateral diffusion)으로 인하여 실질적인 활성영역이 감소하게 되어 활성영역의 확산층과의 접합 용량(junction capacitance)이 증가하게 됨과 아울러 접합 누설 전류(junction leakage current)가 증가하게 됨으로써 반도체 장치의 고집적화에 대응하는 데 한계가 있는 것이다.
또한, 필드산화막의 두께가 격리영역의 패턴의 크기에 의존성을 갖고 있어서, 격리영역의 패턴 크기가 작은 필드산화막과, 격리영역의 패턴의 크기가 큰 필드산화막이 동일한 산화 조건에서 형성되더라도 격리영역의 패턴 크기가 작은 필드산화막의 두께가 격리영역의 패턴의 크기가 큰 필드산화막의 두께보다 작게 된다. 이것은 스트레스가 격리영역의 패턴의 가장자리(edge)에서 집중되기 때문인 것으로 추측된다.
따라서, 드루 필드 이온 주입법에 있어서, 필드산화막의 두께가 큰 영역보다 필드산화막의 두께가 작은 영역에서 채널 스톱용 보론의 이온이 실리콘기판의 표면으로부터 더 깊은 곳까지 주입되므로 필드산화막/실리콘의 계면에서의 채널 스톱 이온의 농도를 보완하는 데 어려움이 있어 반도체 장치의 절연특성이 불안정하게 된다.
이에따라, 반도체 장치의 고집적화에 효율적으로 대응하기 위하여 패턴의 크기가 작은 필드영역의 절연특성을 개선하기 위한 새로운 방법이 제안되었다.
이러한 방법들중의 하나가 단결정 실리콘기판의 필드영역에 트렌치를 형성하여 필드 트렌지스터의 유효 채널 길이를 증가시킴으로써 격리영역의 절연특성을 개선하는 트렌치 절연(Isolation)방법이다.
그 트렌치 절연방법은 단결정 실리콘기판의 필드영역을 이방성 건식식각(Ansotropic Dry Etch)하여 그 필드영역에 트렌치를 형성한 후 그 트렌치에 다결정 실리콘층을 채우고 그 다결정 실리콘층을 산화시키거나, 산화로 인한 기판의 스트레스를 줄이기 위하여 그 트렌치의 표면상에 절연층을 증착한 후 다결정 실리콘층을 그 트렌치에 채우고 그 다결정 실리콘층을 산화하는 방법이다.
이와 같은 종래의 트렌치 절연 방법은 제1도 (a)∼(e)를 참조하여 설명하면 다음과 같다.
즉, 제1도 (a)에 도시한 바와 같이, 먼저, 단결정 실리콘기판(1)의 전면상에 산화막을 형성하고나서 통상의 사진식각방법에 의하여 활성영역의 산화막을 남게함과 아울러 패턴 크기가 서로 다른 필드영역들상의 산화막을 제거하여 그 필드영역들의 단결정 실리콘기판(1)의 표면을 노출시킨다.
이어서, 그 활성영역에 남아있는 산화막을 마스크로 이용하여 그 단결정 실리콘기판(1)을 소정의 깊이만큼 이방성 건식 식각하여 그 단결정 실리콘기판(1)의 필드영역들에 패턴 크기가 서로 다른 트렌치(2)를 형성한 후 그 산화막을 제거한다.
이후 제1도 (b)에 도시한 바와 같이, 화학증착법에 의해 그 단결정 실리콘기판(1)의 전면상에 패드산화막(3)과 질화막(4)을 순차적으로 증착한다.
이어서, 통상적인 사진 식각법에 의하여 그 질화막(4)을 활성영역의 패드산화막(3)상에만 남게한다.
계속하여, 화학 기상 증착법을 이용하여 산화막(5)을 패턴 크기가 작은 트렌치(2)에 채워질 수 있는 두께로 그 질화막(4)과 패드산화막(3)상에 증착한다.
이때, 패턴 크기가 큰 트렌치(3)상의 산화막(5)의 표면에는 함몰부가 생기는 반면에, 패턴 크기가 작은 트렌치(2)상 산화막(5)의 표면은 평탄하게 된다.
이어서, 통상의 사진법에 의하여 패턴 크기가 큰 트렌치(2)상의 산화막(5)의 함몰부상에만 감광막(6)을 패터닝한다.
이후 제1도 (c)에 도시한 바와 같이, 그 감광막(6)을 마스크로 이용하여 질화막(4)의 표면이 노출될 때까지 산화막(5)을 에치백(Etch back)한다. 이때, 작은 패턴의 트렌치(2)내에는 산화막(5)이 완전히 채워지지만 큰 패턴의 트렌치(2)내에는 산화막(5)이 부분적으로 채워진다.
이후 제1도 (d)에 도시한 바와 같이, 그 감광막(6)을 제거하고나서 화학증착법에 의하여 상기 질화막(4)과 산화막(5)의 표면상에 산화막(7)을 증착한다. 이때, 그 산화막(7)의 표면에는 굴곡부(Cusp)(8)가 존재하게 된다.
계속하여, 그 산화막(7)의 굴곡부(8)를 평탄화하기 위하여 감광막(9)을 그 산화막(7)상에 코팅한다.
이후 제1도 (e)에 도시한 바와 같이, 그 감광막(9)과 산화막(7)을 동시에 에치백하여 제거한다. 이어서, 활성영역의 질화막(4)을 제거하고, 단결정 실리콘기판(1)의 표면이 노출될 때까지 패드산화막(2)을 식각함과 아울러 산화막(5),(7)을 식각한다. 따라서, 단결정 실리콘기판(1)의 활성영역과 필드영역이 실질적으로 평탄화하게 된다.
그러나, 종래의 트렌치 절연 방법에서는 트렌치에 채워진 화학증착(CVD) 산화막이 열산화막에 비하여 절연특성이 떨어지고, 단결정 실리콘기판과의 필드영역사이에서의 채널 스톱이온의 재분포에 의하여 그 채널 스톱이온의 디플리션(Depletion)이 발생하게 되므로 필드 트랜지스터의 절연특성이 열화되어 작은 패턴의 필드영역의 절연특성이 나쁘게 되는 문제점이 있었다.
또한, 종래의 트렌치 절연 방법에서는 트렌치의 형성에 따른 단결정 실리콘기판의 격자 손상과, 다결정 실리콘층의 산화에 따른 채널스톱이온의 재분포가 발생하게 되고 격리영역의 패턴의 크기의 차이에 따른 트렌치의 충진(Filling)의 불균일이 발생하게 되는 문제점이 있었다.
따라서, 본 발명의 목적은 단결정 실리콘기판의 트렌치내에 산화방지층을 형성하고 나서 그 산화방지층상에 필드산화막을 형성하여 그 트렌치 하부의 단결정 실리콘기판에서의 불순물 재분포를 방지하고 그 단결정 실리콘기판의 스트레스를 억제함으로써 필드영역의 절연특성을 향상시키는 반도체 장치의 제조방법을 제공하는 데 있다.
이와 같은 목적을 달성하기 위한 본 발명은 상기 기판의 필드영역에 트렌치를 형성하는 단계와, 그 트렌치 하부의 상기 기판내에 이온주입층을 형성하는 단계와, 상기 기판의 전면상에 산화방지층을 형성하는 단계와, 상기 트렌치내의 상기 산화방지층상에만 실리콘층을 형성하는 단계와, 상기 실리콘층을 산화함과 아울러 상기 주입된 이온을 열처리하여 채널스톱확산영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 제2도 (a) 내지 (f)를 참조하여 상세히 설명하면 다음과 같다.
제2도 (a)를 참조하면, 먼저, 단결정 실리콘기판(11)의 전면상에 절연막, 예를 들어 산화막(12)을 1000∼5000Å의 두께로 형성하고난 후 사진 식각법에 의하여 활성영역의 단결정 실리콘기판(11)상에 산화막(12)을 남게함과 아울러 필드영역의 단결정 실리콘기판(11)상의 산화막(12)을 제거하여 필드영역의 단결정 실리콘기판(11)의 표면을 노출시킨다.
이어서, 남아있는 산화막(12)을 마스크로 이용하여 CHF3+ O2등의 가스에 의한 화학건식 식각 또는 Cl2, SF6등의 가스에 의한 이방성 건식식각으로 단결정 실리콘기판(11)을 3000∼5000Å의 깊이로 식각하여 작은 패턴의 트렌치(13)를 형성한다.
이후 제2도 (b)를 참조하면, 상기 산화막(12)을 마스크로 이용하여 Pyro(H2+O2) 또는 수증기 등의 산화성 분위기에서 800∼950℃로 단결정 실리콘기판(11)을 열처리하여 트렌치(13)의 표면상에 100∼350Å의 산화막(14)을 형성한다.
이어서, 그 산화막(12)을 마스크로 이용하여 N-필드영역에 대한 B, BF2등의 채널스톱이온을 30∼80 KeV의 가속 전압과 2∼5E13/㎠의 도우즈(Dose)로 이온주입하여 그 산화막(14)의 하부의 단결정 실리콘기판(11)내에 이온 주입층을 형성한다.
이후 제2도 (c)를 참조하면, 그 산화막(12)과 산화막(14)을 완전히 제거하고나서 단결정 실리콘기판(11)의 전면상에 100∼350Å의 패드산화막(15)을 형성한 후 750∼850℃에서 저압 화학증착법(LPCVD)으로 1400Å의 질화막(16)을 산화방지층으로서 그 패드산화막(15)상에 형성한다.
계속하여, LPCVD법을 이용하여 실리콘층(17), 예를 들어 비정질 실리콘층 또는 다결정 실리콘층이 작은 패턴의 트렌치(13)내에 채워질 수 있는 두께, 즉 작은 패턴의 트렌치(13)의 폭의 절반보다 크게 되는 두께로 550∼650℃에서 증착되게 한다.
이때, 패턴 크기가 큰 트렌치(13)상의 실리콘층(17)의 표면에는 함몰부가 생기는 반면에 패턴 크기가 작은 트렌치(13)의 표면은 평탄화하게 된다.
이어서, 통상적인 사진식각법에 의하여 상대적으로 큰 패턴의 트렌치(13)상의 실리콘층(17)의 함몰부상에 감광막(18)을 형성한다.
이후 제2도 (d)를 참조하면, 그 감광막(18)을 마스크로 이용하여 상기 질화막(16)의 표면이 노출될 때까지 CHF3+ O2등의 가스로 상기 실리콘층(17)을 화학 건식 식각하거나 Cl2, SF6등의 가스로 상기 실리콘층(17)을 이방성 건식 식각하여 그 실리콘층(17)이 평탄화되게 한 후 그 감광막(18)을 제거한다.
한편, 그 감광막(18)이 상대적으로 큰 패턴의 트렌치(13)상의 미리 정해진 위치로부터 약간의 오차를 가지며 놓여질 경우, 그 감광막(18)을 마스크로 이용하여 CHF3+ O2등의 가스로 상기 실리콘층(17)을 화학 건식 식각하거나 Cl2, SF6등의 가스로 상기 실리콘층(17)을 이방성 건식 식각하면, 상대적으로 큰 패턴의 트렌치(13)상의 실리콘층(17)이 평탄화되지 않고 그 실리콘층(17)의 스트링거(Stringer)가 부수적으로 생기게 된다.
이러한 스트링거를 제거하여 실리콘층(17)의 표면을 평탄화하기 위해서는 CHF3+ O2등의 가스로 화학 건식 식각하거나 등방성 식각을 하는 것이 추가로 필요하게 된다.
이후 제2도 (e)를 참조하면, CHF3+ O2등의 가스를 이용한 화학 건식 식각법에 의하여 평탄화된 실리콘층(17)을 에치백하여 트렌치(13)내의 실리콘층(17)이 리세스(Recess)되도록 한다.
이후 제2도 (f)를 참조하면, 그 리세스된 실리콘층(17)을 Pyro(H2+O2) 또는 수증기의 산화성 분위기에서 열산화하여 산화층(19)으로 되게함과 아울러 주입된 이온이 활성화되어 채널스톱확산영역(20)으로 되게한다.
이때, 리세스된 실리콘층(17)이 산화되면서 부피팽창된 산화층(19)의 표면은 활성영역의 단결정 실리콘기판(11)의 표면과 서로 평탄화된다.
이후, 활성영역의 질화막(16)을 인산용액으로 제거하거나 CF4, SF6등의 가스로 이방성 건식 식각하고나서 활성영역의 패드산화막(15)을 제거하여 필드영역을 완성한다.
이하, 본 발명의 다른 실시에 의한 반도체 장치의 제조방법을 제3도 (a) 내지 (e)를 참조하여 설명하면 다음과 같다.
제3도 (a)를 참조하면, 먼저, 단결정 실리콘기판(21)의 전면상에 절연막, 예를 들어 산화막(22)을 1000∼5000Å의 두께로 형성하고난 후 사진 식각법에 의하여 패턴 크기가 상대적으로 작은 필드영역의 산화막(22)만을 제거함과 아울러 패턴 크기가 상대적으로 작은 필드영역의 단결정 실리콘기판(21)의 표면을 노출시킨다.
이어서, 남아있는 산화막(22)을 마스크로 이용하여 CHF3+ O2등의 가스에 의한 화학건식 식각 또는 Cl2, SF6등의 가스에 의한 이방성 건식식각으로 단결정 실리콘기판(21)을 3000∼5000Å의 깊이로 식각하여 작은 패턴의 트렌치(23)를 형성한다.
이후 제3도 (b)를 참조하면, 상기 산화막(22)을 마스크로 이용하여 Pyro (H2+O2) 또는 수증기 등의 산화성 분위기에서 800∼950℃로 단결정 실리콘기판(21)을 열처리하여 상대적으로 작은 패턴의 트렌치(23)의 표면상에 100∼350Å의 산화막(24)을 형성한다.
이어서, 상기 산화막(22)을 마스크로 이용하여 N-필드영역에 대한 B, BF2등의 채널스톱이온을 30∼80KeV의 가속 전압과 2∼5E13/㎠의 도우즈(Dose)로 이온주입하여 그 산화막(24)의 하부의 단결정 실리콘기판(21)내에 이온 주입층을 형성한다.
이후 제3도 (c)를 참조하면, 상기 산화막(22)과 산화막(24)을 완전히 제거하고나서 단결정 실리콘기판(21)의 전면상에 100∼350Å의 패드산화막(25)을 형성한 후 750∼850℃에서 저압 화학증착법(LPCVD)으로 1400Å의 질화막(26)을 산화방지층으로서 그 패드산화막(25)상에 형성한다.
이어서, 감광막(27)을 그 질화막(26)의 전면상에 코팅하고나서 상대적으로 큰 패턴의 필드영역의 감광막(27)을 선택적으로 제거하여 큰 패턴의 필드영역의 질화막(26)의 표면을 노출시킨다. 그리고, 남아있는 감광막(27)을 마스크로 이용하여 노출된 영역의 질화막(26)을 식각하여 그 질화막(26)의 하부의 패드산화막(25)의 표면을 노출시킨다.
계속하여, 상기 감광막(27)을 마스크로 이용하여 N-필드영역에 대한 B, BF2등의 채널스톱이온을 30∼80KeV의 가속 전압과 2∼5E13/㎠의 도우즈(Dose)로 이온주입하여 패드산화막(25)의 하부의 단결정 실리콘기판(21)내에 이온 주입층을 형성한다.
이후 제3도 (d)를 참조하면, 그 감광막(27)을 제고한 후 LPCVD법을 이용하여 실리콘층(28), 예를 들어 비정질 실리콘층 또는 다결정 실리콘층이 작은 패턴의 트렌치(23)내에 채워질 수 있는 두께, 즉 작은 패턴의 트렌치(23)의 폭의 절반보다 크게 되는 두께로 550∼650℃에서 증착되게 한다.
계속하여, CHF3+ O2등의 가스를 이용한 화학 건식 식각법에 의하여 실리콘층(28)을 에치백하여 작은 패턴 크기의 트렌치(23)이외의 영역의 실리콘층(28)을 제거함과 아울러 작은 패턴 크기의 트렌치(23)내의 실리콘층(28)이 리세스(Recess)되도록 한다.
이후 제3도 (e)를 참조하면, 그 리세스된 실리콘층(28)과 큰 패턴크기의 필드영역의 단결정 실리콘기판(21)을 Pyro(H2+O2) 또는 수증기의 산화성 분위기에서 열산화하여 산화층(29)과 필드산화막(30)으로 각각 되게 함과 아울러 주입된 이온이 활성화되어 채널스톱확산영역(31),(32)으로 되게 한다.
이때, 리세스된 실리콘층(28)이 산화되면서 부피팽창된 산화층(29)의 표면은 활성영역의 단결정 실리콘기판(21)의 표면과 서로 평탄화된다.
이후, 활성영역의 질화막(26)을 인산용액으로 제거하거나 CF4, SF6등의 가스로 이방성 건식 식각하여 필드영역을 완성한다.
따라서, 본발명은 단결정 실리콘기판의 필드영역에 트렌치(Trench)를 형성하고 그 트렌치에 산화 방지층과 실리콘층을 형성한 후 그 실리콘층을 산화하여 필드산화막으로 변화시킴과 아울러 상기 트렌치의 하부의 기판내에 채널스톱확산영역을 형성하거나, 단결정 실리콘기판의 작은 패턴의 필드영역에 트렌치(Trench)를 형성하고 그 트렌치에 산화방지층과 실리콘층을 형성하며 큰 필드의 필드영역의 기판과 상기 실리콘층을 동시에 산화하여 필드산화막으로 변화시킴과 아울러 상기 트렌치의 하부의 기판과 큰 패턴의 필드산화막의 하부의 기판내에 채널확산영역을 형성함으로써 그 트렌치와 큰 패턴의 필드산화막의 하부의 단결정 실리콘기판에서의 채널스톱이온의 재분포를 최소화하고 단결정 실리콘기판의 산화에 의한 스트레스를 억제하여 필드영역의 절연특성을 향상시키는 효과를 갖는다.

Claims (9)

  1. 기판의 필드영역에 좁은패턴과 넓은패턴의 트렌치를 형성하는 단계와; 상기 두 트렌치 하부의 기판내에 이온 주입층을 형성하는 단계와; 상기 기판의 전면상에 산화방지층을 형성하는 단계와; 상기 산화방지층위에 실리콘층을 소정두께로 형성하는 단계와; 두 트렌치 내의 소정영역에 남도록 상기 실리콘층을 식각하는 단계와; 상기 잔존하는 실리콘층을 열처리하여 상기 트렌치내부에 격리산화막을 형성함과 동시에 상기 트렌치 하부에 채널스톱확산영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 실리콘층을 형성하는 단계는 상기 산화방지층의 전면상에 상기 실리콘층을 소정의 두께로 증착하는 단계와; 상대적으로 큰 패턴의 상기 트렌치상에 증착된 상기 실리콘층의 소정의 영역상에 마스크층을 형성하는 단계와; 상기 마스크층을 이용하여 상기 실리콘층을 식각하는 단계를 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제2항에 있어서, 상기 실리콘층은 상기 실리콘층이 상대적으로 좁은 패턴의 상기 트렌치를 채울 수 있는 두께로 상기 산화방지층상에 증착되는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제3항에 있어서, 상기 실리콘층은 좁은 패턴의 상기 트렌치의 폭의 절반 보다 크게 되는 두께로 증착되는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제3항에 있어서, 상기 마스크층은 상기 실리콘층의 함몰부상에 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제1항에 있어서, 상기 실리콘층은 다결정 실리콘층 또는 비정질 실리콘층중의 어느하나도 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 기판의 제1필드영역에 트렌치를 형성하는 단계와; 그 트렌치 하부의 상기 기판내에 제1이온 주입층을 형성하는 단계와; 상기 기판의 전면상에 산화방지층을 형성하는 단계와; 상기 기판의 제2필드영역에 제2이온 주입층을 형성하는 단계와; 상기 트렌치 내의 상기 산화방지층상에만 실리콘층을 형성하는 단계와; 상기 실리콘층과, 상기 제2필드영역의 상기 기판을 산화함과 아울러 상기 주입된 이온을 열처리하여 채널스톱확산영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제7항에 있어서, 상기 제1필드영역은 제2필드영역 보다 크기가 작은 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제7항에 있어서, 상기 제2필드영역상의 산화방지층을 제거한 후 제2이온주입층을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
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