JP4384269B2 - 半導体装置の素子分離方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は、半導体装置の素子分離方法の改良に関する。
【０００２】
【従来の技術】
従来、素子分離技術として、長い間ＬＯＣＯＳ（Ｌocal Ｏxidation of Ｓilicon）法が用いられてきた。しかし、ＬＯＣＯＳ法では、バーズビークと呼ばれる酸化膜の横広がり現象が生じる為、分離領域が大きくなってしまうという問題があった。
【０００３】
この問題を解決するためにトレンチ分離技術が開発された。これは、シリコン等からなる基板に該基板面と垂直な穴を掘るもので、バーズビークがないため分離領域を設計どおりに形成できるという利点を有する。つまり、微細化に適した素子分離方法である。しかし、０．６μｍルールのデバイスが市販されている現在でも素子分離の主役はＬＯＣＯＳ法である。
【０００４】
トレンチ法には、掘った穴を絶縁膜等で埋め込むこと及び埋め込み部以外の絶縁膜等をエッチバック等で除去し、平坦化する必要がある。この絶縁膜等の埋め込みでは、トレンチ穴エッジ（開孔上部）にオーバーハングによるボイドの発生等が問題であり、例えばＵＳＰ４６２６３１７では、これを回避する為、膜堆積→エッチバック→膜堆積という繰り返しでオーバーハング部を削りながらトレンチを埋め込んでいくという方法が提案されている。
【０００５】
また、一方では、制御の難しいエッチバックプロセスを避けるため、例えばＵＳＰ５１３０２６８（図８参照）のように選択エピタキシャルシリコン法を用い、トレンチ内のみにシリコンをトレンチ深さの〜４０％だけ堆積し、続く熱酸化によるシリコンの体積膨張を利用してトレンチ埋込みと平坦化を同時に達成しようとする提案がある。図８において、図中の符号81は表面にＰウェル82，Ｎウェル83を形成したｐ- 型の基板である。前記Ｐウェル82はＮウェル83の表面に開孔部が形成されており、この開孔部にはアモルファスＳｉ84を介してＳｉＯ2 からなる絶縁物85が埋め込まれている。前記絶縁物85で囲まれたＰウェル82はＮウェル83の表面には、ＳｉＯ2 膜86，多結晶Ｓｉ層87及びＳｉＮ膜88が順次積層された積層膜が設けられている。なお、前記アモルファスＳｉ84の上部はこの積層膜の上部まで達している。また、図中の符号89は酸化物フィラメントである。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来技術は、下記に述べる問題点を有する。
【０００７】
（１）前者の場合、堆積→エッチング→堆積を繰り返すため、プロセスが複雑になるとともに、基板に与える損傷も大きくなってしまう。
【０００８】
（２）後者の場合、埋め込まれたシリコンの酸化の際、体積膨張はトレンチ上方だけでなく横方向にも進もうとするため、トレンチ部全体が大きな応力を受け、欠陥が発生しやすくなる。また、これ以外にも、トレンチ開孔部での欠陥発生がトレンチ法で解決されるべき大きな問題である。
【０００９】
この発明はこうした事情を考慮してなされたもので、プロセスを簡略化できるとともに、基板に与える損傷を軽減でき、更にトレンチ部全体に受ける応力を小さくして欠陥の発生を抑制しえる半導体装置の素子分離方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明者は、バーズビークが大きくなりすぎない程度のＬＯＣＯＳを形成し、ＬＯＣＯＳ部の酸化膜を除去し、絶縁膜等を堆積した後、スペーサエッチでＬＯＣＯＳリセス（凹部）内にスペーサを形成し、スペーサをマスクにＬＯＣＯＳ凹部内にトレンチを形成し、このトレンチを絶縁膜等で埋め込んで形成するようにした。
【００１１】
即ち、本発明は、基板上に耐酸化膜パターンを形成する工程と、この耐酸化膜パターンをマスクとして前記基板を酸化させ、酸化膜を形成する工程と、この酸化膜を除去し、前記基板に該酸化膜の除去部分に対応する凹部を形成する工程と、この凹部を含む全面に絶縁膜を堆積する工程と、この絶縁膜を異方性エッチングして前記凹部の側壁にのみ絶縁膜を残存させる工程と、側壁に残存させた絶縁膜をマスクとして前記凹部が位置する基板に溝を形成する工程と、溝部を酸化して酸化膜を形成し、さらに溝底面の基板を露出させた後、溝底部で基板と接触する選択エピタキシャルＳｉを前記凹部の前記側壁に残存させた絶縁膜まで成長するように埋め込む工程と、酸化を行い素子分離領域を形成する工程とを具備することを特徴とする半導体装置の素子分離方法である。
【００１３】
この発明において、前記耐酸化膜パターンを形成した後、前記基板表面に該基板と同導電型の不純物をイオン注入することが好ましい。ここで、基板の表面にウェルを形成した場合は、ウェルと同導電型の不純物をイオン注入する。
【００１４】
この発明において、絶縁物質は、前記基板に溝を形成し、更に溝の底部及び側壁に熱酸化膜を形成した後、前記溝にＴＥＯＳ膜等の絶縁物質を埋め込むことにより形成される。
【００１５】
この発明において、前記基板に溝を形成した後、溝の側壁に熱酸化膜を形成し、更にエピタキシャル法で溝に溝底部で基板と接触するようにシリコンを埋め込むことができる。
【００１６】
【作用】
この発明によれば、トレンチ上部になだらかな開孔部があるため、ステップカバレッジの改善，埋込み多結晶シリコン等の酸化の際の応力緩和が行われる。ＬＯＣＯＳ時に拡散したボロンがトレンチ周囲に均一なドーピングを与える。
【００１７】
【実施例】
以下、この発明の一実施例について図１〜図６を参照して工程順に説明する。
【００１８】
(1) まず、ｐ- 型のＳｉ基板１に９２０℃，Ｏ2 雰囲気で厚さ２０nmの酸化膜（ＳｉＯ2 膜）２を形成した。つづいて、この酸化膜２上に、ＬＰＣＶＤ法を用い７９０℃，ＳｉＨ2 Ｃｌ2 ／ＮＨ3 の雰囲気で厚さ１５０nmの窒化膜（Ｓｉ3 Ｎ4 膜）を形成した。次に、フォトリソグラフィ技術を用いてレジスト３を形成した後、このレジスト３をマスクとして前記窒化膜をパターニングし、窒化膜パターン４を形成した。更に、フィールドイオン注入として知られる寄生ＮＭＯＳ分離用のＢ（ボロン）イオン注入を、加速電圧３０ＫｅＶ，ドーズ量４×１０13／cm2 と加速電圧１８０ＫｅＶ，ドーズ量８×１０11／cm2 の条件で２段階で行なった（図１参照）。
【００１９】
(2) 次に、前記レジスト３を剥離した後、９８０℃，Ｏ2 ／Ｈ2 雰囲気でＬＯＣＯＳ酸化を行ない、酸化膜（ＳｉＯ2 膜）５を形成した（図２参照）。ここで、バーズビークを抑制するため、酸化膜５の膜厚は６００nm以下とするが、望ましくは２００nm〜４００nmが良い。但し、続くトレンチ形成で深いトレンチを用いる場合には、酸化膜の膜厚はさらに薄くできる。つづいて、前記酸化膜５をＨＦを含むエッチング液を用いてエッチング除去した。その結果、酸化膜５が除去された基板部分に凹部６が形成された（図３参照）。
【００２０】
(3) 次に、全面にＬＰＣＶＤ法により膜厚３００nmの酸化膜（ＬＴＤ：low temperature oxide ）７を３８０℃，ＳｉＨ4 ／Ｏ2 の条件で堆積した（図４参照）。ここで、前記酸化膜７は、ＬＰＣＶＤの代わりに、ＴＥＯＳ，ＨＴＯ（high teperature oxide)，スパッタ，プラズマＣＶＤ等を用いて行なって形成してもよい。つづいて、前記酸化膜７をＲＩＥ（Ｒeactive ion etching ）を用いて、Ａｒ／ＣＨＦ3 混合ガスで異方性エッチングを行ない、凹部６の側壁に酸化膜（スペーサ）７′を残存させた（図５参照）。
【００２１】
(4) 次に、ＲＩＥを用いてＣｌ2 ／ＣＨＦ3 4 混合ガスで前記Ｓｉ基板１を異方性エッチングし、トレンチ（溝）８を形成した。ここで、トレンチ８の深さは素子分離用としては１．０μｍ以下とし、望ましくは２００nm〜４００nmが良い。つづいて、トレンチ８の底部の分離能を高めるため、ボロンを加速電圧３０ＫｅＶ，ドーズ量３×１０12／cm2 の条件で前記Ｓｉ基板１にイオン注入した。更に、トレンチ８の表面を軽く熱酸化して酸化膜９を形成した後、ＴＥＯＳ膜10ａ，10ｂ，10ｃの埋込みを行ない、素子分離領域11を形成した（図６参照）。
【００２２】
上記実施例では、図１で基板１にイオン注入したボロンがＬＯＣＯＳ酸化で酸化膜５を形成する際、ボロンが酸化膜５から所定距離離れて基板１に均一に拡散されており（図２参照）、その内にトレンチ８を形成しているので、トレンチが深くない場合は、追加のＢイオン注入は不要である。また、Ｂイオン注入を行なう場合でも、低エネルギー，低ドーピングレベルで良いという特徴がある。
【００２３】
これに対し、一般にトレンチ分離ではトレンチのまわりにＢドープ層を形成するため、トレンチ側壁に斜めにイオン注入などを行なうが、チャネリングやシャドウイング効果で一様なドーピングが難しい。
【００２４】
また、上記実施例の場合、次のような利点を有する。図６から分かるように、トレンチ８の上部はなだらかな開口部となっている。良く知られているように、コンタクトホールやビアホールは、メタルのステップカバレッジを高めるためラウンドエッチングを行なう。ここでは、ＬＯＣＯＳ凹部を利用してラウンド部を形成している。また、ＬＯＣＯＳ凹部があるため、トレンチ深さはトレンチだけの場合より浅くできるため、トレンチにおけるアスペクト比を小さくできる。つまり、図６に示すようにボイドフリーな絶縁膜埋込みに適した構造になっている。これに対し、従来例（ＵＳＰ４６２６３１７）では、ボイド等の欠陥が生じることが確認されている。
【００２５】
なお、上記実施例では、トレンチに酸化膜を介してＴＥＯＳ膜を埋め込んだ場合について述べたが、これに限らず、図７に示すようにエピタキシャルシリコン（Ｓｉ）71を堆積してもよい。具体的には、例えばまずトレンチ部を３０nm程度酸化した後、ＨＴＯを堆積する。つづいて、異方性ドライエッチングを行ない、トレンチ底面のＳｉ基板１を露出させる。次いで、選択エピタキシャルＳｉ71を堆積し、トレンチ部にのみＳｉを成長させる。図７に示すようにＳｉがＬＯＣＯＳ凹部まで成長した後、酸化を行なう。酸化は、酸化後のエピタキシャルＳｉ酸化膜面が基板面に達する程度で良い。この場合、エピタキシャルＳｉは前記凹部のラウンド部（なだらかな面）にあるため、酸化によるエピタキシャルＳｉの体積膨張はこの開放系で吸収され、応力による欠陥発生が妨げる。また、上記実施例において、特許請求の範囲の請求項１の絶縁物質がＳｉＯ2 の場合はトレンチ内が全て（Ｓｉの）酸化物となるが、トレンチ内がＳｉ3 Ｎ4 の場合は、Ｓｉ3 Ｎ4 の表面にトラップされた電荷が表面をつたってリークする恐れがあるので熱酸化膜がある方が好ましい。
【００２６】
これに対し、図８の従来例（ＵＳＰ５１３０２６８）の場合、エピタキシャルＳｉは完全にトレンチで囲まれており、体積膨張の応力をまともに受けてしまう。 なお、本例ではエピタキシャルＳｉにＢドープを行ない、そこからトレンチ底部にＢドープ層を作成している。このような応力緩和は選択エピタキシャルシリコンに限らない。
【００２７】
また、本例では、トレンチはＬＯＣＯＳ凹部の中にあり、直接トランジスタなどのデバイスと接触しないが、デバイスと接触するＬＯＣＯＳに関しても、犠牲酸化等の欠陥対策が確立してので、トレンチ起因の欠陥によるデバイス特性劣化は抑制できる。
【００２８】
更に、本例では、Ｓｉ基板を用いた場合につて述べたが、これに限らず、Ｇｅ基板でもよい。また、本例では、基板と同導電型の不純物（ボロン）をイオン注入した場合について述べたが、基板表面にウェルを形成し、該ウェルと同導電型の不純物を導入する場合でも同様に適用できる。
【００２９】
ところで、素子の微細化に伴ないトランジスタの狭チャネル効果が問題になっている。ＬＯＣＯＳ分離にしろ、トレンチ分離にしろ、電気的分離に用いているドーパントの横広がりがこの原因の１つである。
【００３０】
例えば、ＬＯＣＯＳ後イオン注入のようにＬＯＣＯＳ直下に高エネルギーでドーパントを注入し、チャネル部まで広がらないようにすることができる。しかし、高エネルギーイオン注入によるダメージや、イオンとして実用的なのはＢ（ボロン）のみである、という問題がある。
【００３１】
一方、本発明を用いると、ＬＯＣＯＳ凹部にスペーサー形成後又はトレンチ形成後に低エネルギーで種々のドーパントを目的に応じてイオン注入したり、またドープト多結晶Ｓｉからの拡散でドーポアントを拡散でき、しかもチャネル部から離れたＬＯＣＯＳ凹部内のトレンチでこれが行われるため、上記狭チャネル効果を抑制することができる。
【００３２】
【発明の効果】
以上詳述した如くこの発明によれば、プロセスを簡略化できるとともに、基板に与える損傷を軽減でき、更にトレンチ部全体に受ける応力を小さくして欠陥の発生を抑制しえる半導体装置の素子分離方法を提供できる。
【図面の簡単な説明】
【図１】この発明の一実施例に係る素子分離方法の一工程を示す断面図で、基板表面にボロンを注入した状態までを示す。
【図２】この発明の一実施例に係る素子分離方法の一工程を示す断面図で、基板表面に凹部用の酸化膜を形成入した状態までを示す。
【図３】この発明の一実施例に係る素子分離方法の一工程を示す断面図で、凹部用の酸化膜を除去した状態までを示す。
【図４】この発明の一実施例に係る素子分離方法の一工程を示す断面図で、スペーサ用の酸化膜を基板全面に形成した状態までを示す。
【図５】この発明の一実施例に係る素子分離方法の一工程を示す断面図で、基板表面に形成した凹部にスペーサを形成した状態までを示す。
【図６】この発明の一実施例に係る素子分離方法の一工程を示す断面図で、基板表面おトレンチにＴＥＯＳ膜を形成して素子分離領域を形成した状態までを示す。
【図７】この発明の他の実施例に係る素子分離方法の例を示す概略断面図。
【図８】従来の素子分離方法の一例を示す断面図。
【符号の説明】
１…Ｓｉ基板、 ２，５，７，７′，９…酸化膜、 ３…窒化膜、
４…レジスト、 ６…凹部 ８…トレンチ、
10ａ，10ｂ，10ｃ…ＴＥＯＳ膜、 11…素子分離領域、
71…エピタキシャルＳｉ。
【産業上の利用分野】
この発明は、半導体装置の素子分離方法の改良に関する。
【０００２】
【従来の技術】
従来、素子分離技術として、長い間ＬＯＣＯＳ（Ｌocal Ｏxidation of Ｓilicon）法が用いられてきた。しかし、ＬＯＣＯＳ法では、バーズビークと呼ばれる酸化膜の横広がり現象が生じる為、分離領域が大きくなってしまうという問題があった。
【０００３】
この問題を解決するためにトレンチ分離技術が開発された。これは、シリコン等からなる基板に該基板面と垂直な穴を掘るもので、バーズビークがないため分離領域を設計どおりに形成できるという利点を有する。つまり、微細化に適した素子分離方法である。しかし、０．６μｍルールのデバイスが市販されている現在でも素子分離の主役はＬＯＣＯＳ法である。
【０００４】
トレンチ法には、掘った穴を絶縁膜等で埋め込むこと及び埋め込み部以外の絶縁膜等をエッチバック等で除去し、平坦化する必要がある。この絶縁膜等の埋め込みでは、トレンチ穴エッジ（開孔上部）にオーバーハングによるボイドの発生等が問題であり、例えばＵＳＰ４６２６３１７では、これを回避する為、膜堆積→エッチバック→膜堆積という繰り返しでオーバーハング部を削りながらトレンチを埋め込んでいくという方法が提案されている。
【０００５】
また、一方では、制御の難しいエッチバックプロセスを避けるため、例えばＵＳＰ５１３０２６８（図８参照）のように選択エピタキシャルシリコン法を用い、トレンチ内のみにシリコンをトレンチ深さの〜４０％だけ堆積し、続く熱酸化によるシリコンの体積膨張を利用してトレンチ埋込みと平坦化を同時に達成しようとする提案がある。図８において、図中の符号81は表面にＰウェル82，Ｎウェル83を形成したｐ- 型の基板である。前記Ｐウェル82はＮウェル83の表面に開孔部が形成されており、この開孔部にはアモルファスＳｉ84を介してＳｉＯ2 からなる絶縁物85が埋め込まれている。前記絶縁物85で囲まれたＰウェル82はＮウェル83の表面には、ＳｉＯ2 膜86，多結晶Ｓｉ層87及びＳｉＮ膜88が順次積層された積層膜が設けられている。なお、前記アモルファスＳｉ84の上部はこの積層膜の上部まで達している。また、図中の符号89は酸化物フィラメントである。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来技術は、下記に述べる問題点を有する。
【０００７】
（１）前者の場合、堆積→エッチング→堆積を繰り返すため、プロセスが複雑になるとともに、基板に与える損傷も大きくなってしまう。
【０００８】
（２）後者の場合、埋め込まれたシリコンの酸化の際、体積膨張はトレンチ上方だけでなく横方向にも進もうとするため、トレンチ部全体が大きな応力を受け、欠陥が発生しやすくなる。また、これ以外にも、トレンチ開孔部での欠陥発生がトレンチ法で解決されるべき大きな問題である。
【０００９】
この発明はこうした事情を考慮してなされたもので、プロセスを簡略化できるとともに、基板に与える損傷を軽減でき、更にトレンチ部全体に受ける応力を小さくして欠陥の発生を抑制しえる半導体装置の素子分離方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明者は、バーズビークが大きくなりすぎない程度のＬＯＣＯＳを形成し、ＬＯＣＯＳ部の酸化膜を除去し、絶縁膜等を堆積した後、スペーサエッチでＬＯＣＯＳリセス（凹部）内にスペーサを形成し、スペーサをマスクにＬＯＣＯＳ凹部内にトレンチを形成し、このトレンチを絶縁膜等で埋め込んで形成するようにした。
【００１１】
即ち、本発明は、基板上に耐酸化膜パターンを形成する工程と、この耐酸化膜パターンをマスクとして前記基板を酸化させ、酸化膜を形成する工程と、この酸化膜を除去し、前記基板に該酸化膜の除去部分に対応する凹部を形成する工程と、この凹部を含む全面に絶縁膜を堆積する工程と、この絶縁膜を異方性エッチングして前記凹部の側壁にのみ絶縁膜を残存させる工程と、側壁に残存させた絶縁膜をマスクとして前記凹部が位置する基板に溝を形成する工程と、溝部を酸化して酸化膜を形成し、さらに溝底面の基板を露出させた後、溝底部で基板と接触する選択エピタキシャルＳｉを前記凹部の前記側壁に残存させた絶縁膜まで成長するように埋め込む工程と、酸化を行い素子分離領域を形成する工程とを具備することを特徴とする半導体装置の素子分離方法である。
【００１３】
この発明において、前記耐酸化膜パターンを形成した後、前記基板表面に該基板と同導電型の不純物をイオン注入することが好ましい。ここで、基板の表面にウェルを形成した場合は、ウェルと同導電型の不純物をイオン注入する。
【００１４】
この発明において、絶縁物質は、前記基板に溝を形成し、更に溝の底部及び側壁に熱酸化膜を形成した後、前記溝にＴＥＯＳ膜等の絶縁物質を埋め込むことにより形成される。
【００１５】
この発明において、前記基板に溝を形成した後、溝の側壁に熱酸化膜を形成し、更にエピタキシャル法で溝に溝底部で基板と接触するようにシリコンを埋め込むことができる。
【００１６】
【作用】
この発明によれば、トレンチ上部になだらかな開孔部があるため、ステップカバレッジの改善，埋込み多結晶シリコン等の酸化の際の応力緩和が行われる。ＬＯＣＯＳ時に拡散したボロンがトレンチ周囲に均一なドーピングを与える。
【００１７】
【実施例】
以下、この発明の一実施例について図１〜図６を参照して工程順に説明する。
【００１８】
(1) まず、ｐ- 型のＳｉ基板１に９２０℃，Ｏ2 雰囲気で厚さ２０nmの酸化膜（ＳｉＯ2 膜）２を形成した。つづいて、この酸化膜２上に、ＬＰＣＶＤ法を用い７９０℃，ＳｉＨ2 Ｃｌ2 ／ＮＨ3 の雰囲気で厚さ１５０nmの窒化膜（Ｓｉ3 Ｎ4 膜）を形成した。次に、フォトリソグラフィ技術を用いてレジスト３を形成した後、このレジスト３をマスクとして前記窒化膜をパターニングし、窒化膜パターン４を形成した。更に、フィールドイオン注入として知られる寄生ＮＭＯＳ分離用のＢ（ボロン）イオン注入を、加速電圧３０ＫｅＶ，ドーズ量４×１０13／cm2 と加速電圧１８０ＫｅＶ，ドーズ量８×１０11／cm2 の条件で２段階で行なった（図１参照）。
【００１９】
(2) 次に、前記レジスト３を剥離した後、９８０℃，Ｏ2 ／Ｈ2 雰囲気でＬＯＣＯＳ酸化を行ない、酸化膜（ＳｉＯ2 膜）５を形成した（図２参照）。ここで、バーズビークを抑制するため、酸化膜５の膜厚は６００nm以下とするが、望ましくは２００nm〜４００nmが良い。但し、続くトレンチ形成で深いトレンチを用いる場合には、酸化膜の膜厚はさらに薄くできる。つづいて、前記酸化膜５をＨＦを含むエッチング液を用いてエッチング除去した。その結果、酸化膜５が除去された基板部分に凹部６が形成された（図３参照）。
【００２０】
(3) 次に、全面にＬＰＣＶＤ法により膜厚３００nmの酸化膜（ＬＴＤ：low temperature oxide ）７を３８０℃，ＳｉＨ4 ／Ｏ2 の条件で堆積した（図４参照）。ここで、前記酸化膜７は、ＬＰＣＶＤの代わりに、ＴＥＯＳ，ＨＴＯ（high teperature oxide)，スパッタ，プラズマＣＶＤ等を用いて行なって形成してもよい。つづいて、前記酸化膜７をＲＩＥ（Ｒeactive ion etching ）を用いて、Ａｒ／ＣＨＦ3 混合ガスで異方性エッチングを行ない、凹部６の側壁に酸化膜（スペーサ）７′を残存させた（図５参照）。
【００２１】
(4) 次に、ＲＩＥを用いてＣｌ2 ／ＣＨＦ3 4 混合ガスで前記Ｓｉ基板１を異方性エッチングし、トレンチ（溝）８を形成した。ここで、トレンチ８の深さは素子分離用としては１．０μｍ以下とし、望ましくは２００nm〜４００nmが良い。つづいて、トレンチ８の底部の分離能を高めるため、ボロンを加速電圧３０ＫｅＶ，ドーズ量３×１０12／cm2 の条件で前記Ｓｉ基板１にイオン注入した。更に、トレンチ８の表面を軽く熱酸化して酸化膜９を形成した後、ＴＥＯＳ膜10ａ，10ｂ，10ｃの埋込みを行ない、素子分離領域11を形成した（図６参照）。
【００２２】
上記実施例では、図１で基板１にイオン注入したボロンがＬＯＣＯＳ酸化で酸化膜５を形成する際、ボロンが酸化膜５から所定距離離れて基板１に均一に拡散されており（図２参照）、その内にトレンチ８を形成しているので、トレンチが深くない場合は、追加のＢイオン注入は不要である。また、Ｂイオン注入を行なう場合でも、低エネルギー，低ドーピングレベルで良いという特徴がある。
【００２３】
これに対し、一般にトレンチ分離ではトレンチのまわりにＢドープ層を形成するため、トレンチ側壁に斜めにイオン注入などを行なうが、チャネリングやシャドウイング効果で一様なドーピングが難しい。
【００２４】
また、上記実施例の場合、次のような利点を有する。図６から分かるように、トレンチ８の上部はなだらかな開口部となっている。良く知られているように、コンタクトホールやビアホールは、メタルのステップカバレッジを高めるためラウンドエッチングを行なう。ここでは、ＬＯＣＯＳ凹部を利用してラウンド部を形成している。また、ＬＯＣＯＳ凹部があるため、トレンチ深さはトレンチだけの場合より浅くできるため、トレンチにおけるアスペクト比を小さくできる。つまり、図６に示すようにボイドフリーな絶縁膜埋込みに適した構造になっている。これに対し、従来例（ＵＳＰ４６２６３１７）では、ボイド等の欠陥が生じることが確認されている。
【００２５】
なお、上記実施例では、トレンチに酸化膜を介してＴＥＯＳ膜を埋め込んだ場合について述べたが、これに限らず、図７に示すようにエピタキシャルシリコン（Ｓｉ）71を堆積してもよい。具体的には、例えばまずトレンチ部を３０nm程度酸化した後、ＨＴＯを堆積する。つづいて、異方性ドライエッチングを行ない、トレンチ底面のＳｉ基板１を露出させる。次いで、選択エピタキシャルＳｉ71を堆積し、トレンチ部にのみＳｉを成長させる。図７に示すようにＳｉがＬＯＣＯＳ凹部まで成長した後、酸化を行なう。酸化は、酸化後のエピタキシャルＳｉ酸化膜面が基板面に達する程度で良い。この場合、エピタキシャルＳｉは前記凹部のラウンド部（なだらかな面）にあるため、酸化によるエピタキシャルＳｉの体積膨張はこの開放系で吸収され、応力による欠陥発生が妨げる。また、上記実施例において、特許請求の範囲の請求項１の絶縁物質がＳｉＯ2 の場合はトレンチ内が全て（Ｓｉの）酸化物となるが、トレンチ内がＳｉ3 Ｎ4 の場合は、Ｓｉ3 Ｎ4 の表面にトラップされた電荷が表面をつたってリークする恐れがあるので熱酸化膜がある方が好ましい。
【００２６】
これに対し、図８の従来例（ＵＳＰ５１３０２６８）の場合、エピタキシャルＳｉは完全にトレンチで囲まれており、体積膨張の応力をまともに受けてしまう。 なお、本例ではエピタキシャルＳｉにＢドープを行ない、そこからトレンチ底部にＢドープ層を作成している。このような応力緩和は選択エピタキシャルシリコンに限らない。
【００２７】
また、本例では、トレンチはＬＯＣＯＳ凹部の中にあり、直接トランジスタなどのデバイスと接触しないが、デバイスと接触するＬＯＣＯＳに関しても、犠牲酸化等の欠陥対策が確立してので、トレンチ起因の欠陥によるデバイス特性劣化は抑制できる。
【００２８】
更に、本例では、Ｓｉ基板を用いた場合につて述べたが、これに限らず、Ｇｅ基板でもよい。また、本例では、基板と同導電型の不純物（ボロン）をイオン注入した場合について述べたが、基板表面にウェルを形成し、該ウェルと同導電型の不純物を導入する場合でも同様に適用できる。
【００２９】
ところで、素子の微細化に伴ないトランジスタの狭チャネル効果が問題になっている。ＬＯＣＯＳ分離にしろ、トレンチ分離にしろ、電気的分離に用いているドーパントの横広がりがこの原因の１つである。
【００３０】
例えば、ＬＯＣＯＳ後イオン注入のようにＬＯＣＯＳ直下に高エネルギーでドーパントを注入し、チャネル部まで広がらないようにすることができる。しかし、高エネルギーイオン注入によるダメージや、イオンとして実用的なのはＢ（ボロン）のみである、という問題がある。
【００３１】
一方、本発明を用いると、ＬＯＣＯＳ凹部にスペーサー形成後又はトレンチ形成後に低エネルギーで種々のドーパントを目的に応じてイオン注入したり、またドープト多結晶Ｓｉからの拡散でドーポアントを拡散でき、しかもチャネル部から離れたＬＯＣＯＳ凹部内のトレンチでこれが行われるため、上記狭チャネル効果を抑制することができる。
【００３２】
【発明の効果】
以上詳述した如くこの発明によれば、プロセスを簡略化できるとともに、基板に与える損傷を軽減でき、更にトレンチ部全体に受ける応力を小さくして欠陥の発生を抑制しえる半導体装置の素子分離方法を提供できる。
【図面の簡単な説明】
【図１】この発明の一実施例に係る素子分離方法の一工程を示す断面図で、基板表面にボロンを注入した状態までを示す。
【図２】この発明の一実施例に係る素子分離方法の一工程を示す断面図で、基板表面に凹部用の酸化膜を形成入した状態までを示す。
【図３】この発明の一実施例に係る素子分離方法の一工程を示す断面図で、凹部用の酸化膜を除去した状態までを示す。
【図４】この発明の一実施例に係る素子分離方法の一工程を示す断面図で、スペーサ用の酸化膜を基板全面に形成した状態までを示す。
【図５】この発明の一実施例に係る素子分離方法の一工程を示す断面図で、基板表面に形成した凹部にスペーサを形成した状態までを示す。
【図６】この発明の一実施例に係る素子分離方法の一工程を示す断面図で、基板表面おトレンチにＴＥＯＳ膜を形成して素子分離領域を形成した状態までを示す。
【図７】この発明の他の実施例に係る素子分離方法の例を示す概略断面図。
【図８】従来の素子分離方法の一例を示す断面図。
【符号の説明】
１…Ｓｉ基板、 ２，５，７，７′，９…酸化膜、 ３…窒化膜、
４…レジスト、 ６…凹部 ８…トレンチ、
10ａ，10ｂ，10ｃ…ＴＥＯＳ膜、 11…素子分離領域、
71…エピタキシャルＳｉ。
Claims (2)
- 基板上に耐酸化膜パターンを形成する工程と、この耐酸化膜パターンをマスクとして前記基板を酸化させ、酸化膜を形成する工程と、この酸化膜を除去し、前記基板に該酸化膜の除去部分に対応する凹部を形成する工程と、この凹部を含む全面に絶縁膜を堆積する工程と、この絶縁膜を異方性エッチングして前記凹部の側壁にのみ絶縁膜を残存させる工程と、側壁に残存させた絶縁膜をマスクとして前記凹部が位置する基板に溝を形成する工程と、溝部を酸化して酸化膜を形成し、さらに溝底面の基板を露出させた後、溝底部で基板と接触する選択エピタキシャルＳｉを前記凹部の前記側壁に残存させた絶縁膜まで成長するように埋め込む工程と、酸化を行い素子分離領域を形成する工程とを具備することを特徴とする半導体装置の素子分離方法。
- 前記耐酸化膜パターンを形成した後、前記基板表面に該基盤と同導電型の不純物をイオン注入することを特徴とする請求項１記載の半導体装置の素子分離方法。
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| JP04030895A JP4384269B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体装置の素子分離方法 |
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| JP04030895A JP4384269B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体装置の素子分離方法 |
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| JPH08236609A JPH08236609A (ja) | 1996-09-13 |
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1995
- 1995-02-28 JP JP04030895A patent/JP4384269B2/ja not_active Expired - Lifetime
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