JP2000243934A - Ｄｒａｍを製造する方法 - Google Patents
Ｄｒａｍを製造する方法Info
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- 238000004519 manufacturing process Methods 0.000 title description 28
- 239000000463 material Substances 0.000 claims abstract description 178
- 239000000758 substrate Substances 0.000 claims abstract description 145
- 239000004065 semiconductor Substances 0.000 claims abstract description 99
- 238000000034 method Methods 0.000 claims description 80
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 57
- 239000010703 silicon Substances 0.000 claims description 57
- 229910052710 silicon Inorganic materials 0.000 claims description 56
- 239000010410 layer Substances 0.000 claims description 54
- 239000011248 coating agent Substances 0.000 claims description 35
- 238000000576 coating method Methods 0.000 claims description 35
- 239000003990 capacitor Substances 0.000 claims description 33
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 30
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 30
- 239000003989 dielectric material Substances 0.000 claims description 26
- 239000011241 protective layer Substances 0.000 claims description 24
- 230000005669 field effect Effects 0.000 claims description 20
- 238000002955 isolation Methods 0.000 claims description 20
- 239000002210 silicon-based material Substances 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 17
- 239000000377 silicon dioxide Substances 0.000 claims description 15
- 235000012239 silicon dioxide Nutrition 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 9
- 239000003550 marker Substances 0.000 claims description 7
- 239000002019 doping agent Substances 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims 4
- 238000000151 deposition Methods 0.000 claims 2
- 230000035807 sensation Effects 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 29
- 238000010586 diagram Methods 0.000 description 25
- 230000015572 biosynthetic process Effects 0.000 description 11
- 238000001459 lithography Methods 0.000 description 11
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000005382 thermal cycling Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 230000005226 mechanical processes and functions Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
Abstract
(57)【要約】
【課題】 リソグラフィーで必要とされるクリチカルな
アライメントを必要としない、好都合なＤＲＡＭセル製
造方法。 【解決手段】 半導体基板中にサイドウォールを形成
し、該サイドウォールは該基板の表面の下方に延在して
おり、サイドウォールに犠牲材料を形成し、基板の表面
に被覆材料を形成し、犠牲材料の一部は該被覆材料中に
突出しており、犠牲材料を選択的に除去し、被覆材料を
残して、半導体基体の表面の下方に配置された基体の領
域が露出するようにする。
アライメントを必要としない、好都合なＤＲＡＭセル製
造方法。 【解決手段】 半導体基板中にサイドウォールを形成
し、該サイドウォールは該基板の表面の下方に延在して
おり、サイドウォールに犠牲材料を形成し、基板の表面
に被覆材料を形成し、犠牲材料の一部は該被覆材料中に
突出しており、犠牲材料を選択的に除去し、被覆材料を
残して、半導体基体の表面の下方に配置された基体の領
域が露出するようにする。
Description
【０００１】
【産業上の利用分野】本発明は、一般にダイナミック・
ランダム・メモリ（Dynamic Random Memory＝ＤＲＡ
Ｍ）およびもっと特定すればその記憶エレメントとして
埋込みキャパシタを有しているＤＲＡＭに関する。
ランダム・メモリ（Dynamic Random Memory＝ＤＲＡ
Ｍ）およびもっと特定すればその記憶エレメントとして
埋込みキャパシタを有しているＤＲＡＭに関する。
【０００２】
【従来の技術】従来より公知のように、半導体基板（す
なわち、基体）の表面の下方の、半導体デバイスの領域
（すなわち、表面の下方に埋め込まれた領域）を形成す
ることがしばしば望まれる。更に特定すれば、この種の
基板の表面の下方であってかつ同じく基板の表面の下方
に配置されている第２の領域にアライメントされている
第１の領域を半導体基板中に形成することがしばしば望
まれる。この第１の領域の形成は典型的には、リソグラ
フィー・エッチングプロセスを使用して実現される。し
かし、この第１の領域を形成するために、リソグラフィ
ー・エッチングプロセスにおいて使用されるマスクは、
第２の領域に適切にアライメントされなければならない
が、この領域は埋め込まれており、従って表面から見る
ことができない。適当なマスクのアライメントが不正確
では結果的に欠陥が生じる可能性がある。
なわち、基体）の表面の下方の、半導体デバイスの領域
（すなわち、表面の下方に埋め込まれた領域）を形成す
ることがしばしば望まれる。更に特定すれば、この種の
基板の表面の下方であってかつ同じく基板の表面の下方
に配置されている第２の領域にアライメントされている
第１の領域を半導体基板中に形成することがしばしば望
まれる。この第１の領域の形成は典型的には、リソグラ
フィー・エッチングプロセスを使用して実現される。し
かし、この第１の領域を形成するために、リソグラフィ
ー・エッチングプロセスにおいて使用されるマスクは、
第２の領域に適切にアライメントされなければならない
が、この領域は埋め込まれており、従って表面から見る
ことができない。適当なマスクのアライメントが不正確
では結果的に欠陥が生じる可能性がある。
【０００３】例えば埋込みストラップ、または接続領域
を介して電界効果トランジスタに接続されている埋込み
トレンチキャパシタを有しているＤＲＡＭセルにおい
て、トレンチが形成されかつそれから絶縁材料で被覆さ
れた後に、埋込みストラップをトレンチのサイドウォー
ルに正確にアライメントされて形成することが望まれ
る。もっと特定すれば、トレンチを形成した後、誘電体
ライナ（すなわち、ノード誘電体）がトレンチのサイド
ウォールに形成される。トレンチには導電材料、典型的
にはドープされた多結晶またはアモルファスシリコンが
充填される。充填されたトレンチはそれから凹所が形成
される。この凹所によってむき出しになったサイドウォ
ールおよびトレンチ内の導電材料、すなわち凹所の底部
の上に第２の誘電体層が形成される。反応性イオンエッ
チング（reactive ion etch＝ＲＩＥ）が第２の誘電体
を凹所の底部から除去し、一方第２の誘電体材料の一部
は凹所のサイドウォールに残されるようにするために使
用される。残った第２の誘電体材料はＤＲＡＭセルの誘
電体カラーを形成する、次いで、凹所には導体、典型的
にはドープされた多結晶またはアモルファスシリコンが
充填される。従って、第１のドープされた材料に接触し
ている第２のドープされた材料が一緒に、埋込みキャパ
シタに対するストレージノードを生成する（すなわち、
電極）。次いで、第２のドープされたシリコン材料がへ
こまされて（凹所が形成されて）２度目でこの誘電体カ
ラーの上側の部分が露出されることになる。誘電体カラ
ーのこの露出された上側の部分が、ノード誘電体層の露
出された部分と一緒に除去されて、これにより半導体基
板に形成されたディープトレンチの上側の部分が再露出
されることになる。次に、第３のシリコン材料が第２の
凹所に供給されて、埋込みストラップが生成されること
になる。
を介して電界効果トランジスタに接続されている埋込み
トレンチキャパシタを有しているＤＲＡＭセルにおい
て、トレンチが形成されかつそれから絶縁材料で被覆さ
れた後に、埋込みストラップをトレンチのサイドウォー
ルに正確にアライメントされて形成することが望まれ
る。もっと特定すれば、トレンチを形成した後、誘電体
ライナ（すなわち、ノード誘電体）がトレンチのサイド
ウォールに形成される。トレンチには導電材料、典型的
にはドープされた多結晶またはアモルファスシリコンが
充填される。充填されたトレンチはそれから凹所が形成
される。この凹所によってむき出しになったサイドウォ
ールおよびトレンチ内の導電材料、すなわち凹所の底部
の上に第２の誘電体層が形成される。反応性イオンエッ
チング（reactive ion etch＝ＲＩＥ）が第２の誘電体
を凹所の底部から除去し、一方第２の誘電体材料の一部
は凹所のサイドウォールに残されるようにするために使
用される。残った第２の誘電体材料はＤＲＡＭセルの誘
電体カラーを形成する、次いで、凹所には導体、典型的
にはドープされた多結晶またはアモルファスシリコンが
充填される。従って、第１のドープされた材料に接触し
ている第２のドープされた材料が一緒に、埋込みキャパ
シタに対するストレージノードを生成する（すなわち、
電極）。次いで、第２のドープされたシリコン材料がへ
こまされて（凹所が形成されて）２度目でこの誘電体カ
ラーの上側の部分が露出されることになる。誘電体カラ
ーのこの露出された上側の部分が、ノード誘電体層の露
出された部分と一緒に除去されて、これにより半導体基
板に形成されたディープトレンチの上側の部分が再露出
されることになる。次に、第３のシリコン材料が第２の
凹所に供給されて、埋込みストラップが生成されること
になる。
【０００４】引き続いて、トランジスタが形成されるべ
きところのアクティブエリアが、ストラクチャ中に形成
された浅いトレンチアイソレーション（shallow trench
isolation＝ＳＴＩ）により、ストラクチャ中に画定さ
れる（すなわち、定義される）。このＳＴＩ領域にはそ
れから酸化物が充填されて、アクティブエリアのアイソ
レーションが実現される。この酸化物充填には熱サイク
ルが必然的に伴い、例えばこのストラクチャは１０００
℃またはそれ以上の温度に約２ないし１０ｍｉｎの間、
曝される。この高い熱サイクルのために、ドープされた
多結晶材料によって生成された埋込みストラップ中のド
ーパントが、トランジスタのドレイン領域が形成される
ことになるアクティブエリアに拡散することになる。不
都合なことに、このサーマルサイクルにより結果的に比
較的高い温度および比較的長いサーマルサイクル時間の
ために所望するより多量の拡散が生じる可能性がある。
それ故に、過度の拡散が結果的に生じることがある。こ
の過度の拡散は、ゲート形成の際に発生する可能性があ
るマスクミスアライメントとともに、トランジスタの有
効動作に対して不適当なゲートチャネル長を引き起こす
可能性がある。
きところのアクティブエリアが、ストラクチャ中に形成
された浅いトレンチアイソレーション（shallow trench
isolation＝ＳＴＩ）により、ストラクチャ中に画定さ
れる（すなわち、定義される）。このＳＴＩ領域にはそ
れから酸化物が充填されて、アクティブエリアのアイソ
レーションが実現される。この酸化物充填には熱サイク
ルが必然的に伴い、例えばこのストラクチャは１０００
℃またはそれ以上の温度に約２ないし１０ｍｉｎの間、
曝される。この高い熱サイクルのために、ドープされた
多結晶材料によって生成された埋込みストラップ中のド
ーパントが、トランジスタのドレイン領域が形成される
ことになるアクティブエリアに拡散することになる。不
都合なことに、このサーマルサイクルにより結果的に比
較的高い温度および比較的長いサーマルサイクル時間の
ために所望するより多量の拡散が生じる可能性がある。
それ故に、過度の拡散が結果的に生じることがある。こ
の過度の拡散は、ゲート形成の際に発生する可能性があ
るマスクミスアライメントとともに、トランジスタの有
効動作に対して不適当なゲートチャネル長を引き起こす
可能性がある。
【０００５】示唆される１つの技術は、セルのＳＴＩ画
定（輪郭形成）に次いで埋込みストラップを形成するこ
とである。しかしこのような示唆された技術によって、
埋込みストラップが形成されるべき半導体中の領域（す
なわち、トレンチのサイドウォールに隣接している領
域）はＳＴＩ酸化物によって被覆される。それ故に、埋
込みストラップ領域はＳＴＩ酸化物によって隠されてい
るので、埋込みストラップが形成されるべき半導体中の
領域（すなわち、トレンチのサイドウォールに隣接して
いる領域）の上に位置されるべきアパーチャを有するマ
スクがこのストラクチャの表面に当てられるとき、この
埋込みストラップに対して正確なロケーションで半導体
基板中にエッチングを施すためにはクリチカルなマスク
アライメントが要求される。すなわち、マスクは、トレ
ンチキャパシタを生成するために使用されるトレンチの
サイドウォールに正確にアライメントされなければなら
ずかつこの種のサイドウォールは不都合なことにＳＴＩ
酸化物によって隠されている。
定（輪郭形成）に次いで埋込みストラップを形成するこ
とである。しかしこのような示唆された技術によって、
埋込みストラップが形成されるべき半導体中の領域（す
なわち、トレンチのサイドウォールに隣接している領
域）はＳＴＩ酸化物によって被覆される。それ故に、埋
込みストラップ領域はＳＴＩ酸化物によって隠されてい
るので、埋込みストラップが形成されるべき半導体中の
領域（すなわち、トレンチのサイドウォールに隣接して
いる領域）の上に位置されるべきアパーチャを有するマ
スクがこのストラクチャの表面に当てられるとき、この
埋込みストラップに対して正確なロケーションで半導体
基板中にエッチングを施すためにはクリチカルなマスク
アライメントが要求される。すなわち、マスクは、トレ
ンチキャパシタを生成するために使用されるトレンチの
サイドウォールに正確にアライメントされなければなら
ずかつこの種のサイドウォールは不都合なことにＳＴＩ
酸化物によって隠されている。
【０００６】第２の領域が被覆材料によって被覆された
後、このような第２の領域にアライメントさるような、
基板の表面の下方に配置された第１の領域を半導体基板
中に生成することが望まれる別の例は、半導体基板中に
形成されたトレンチのバーチカルサイドウォールにアラ
イメントされる埋込みバーチカルゲートチャネルを有し
ている電界効果トランジスタを形成することである。す
なわち、バーチカルサイドウォールから前以て決められ
たラテラルな分離を有している電界効果トランジスタを
形成することである。このトランジスタを半導体中に形
成される別のトランジスタから電気的に絶縁するため
に、上述した浅いトレンチアイソレーション（ＳＴＩ）
技術が使用される。ＳＴＩステップを行うことに続いて
バーチカルゲートチャネル領域を形成することが望まれ
るとき、バーチカルトレンチサイドウォールがエッチン
グされるべき、半導体基板中の領域を、半導体基板の、
ＳＴＩ酸化物による被覆が見えないようにしている。何
故なら、この領域はＳＴＩ酸化物によって隠されている
からである。従って、埋込みバーチカルサイドウォー
ル、ひいてはゲートチャネルを正確に形成するために難
しい微妙にアライメントされるマスキングステップが要
求される。
後、このような第２の領域にアライメントさるような、
基板の表面の下方に配置された第１の領域を半導体基板
中に生成することが望まれる別の例は、半導体基板中に
形成されたトレンチのバーチカルサイドウォールにアラ
イメントされる埋込みバーチカルゲートチャネルを有し
ている電界効果トランジスタを形成することである。す
なわち、バーチカルサイドウォールから前以て決められ
たラテラルな分離を有している電界効果トランジスタを
形成することである。このトランジスタを半導体中に形
成される別のトランジスタから電気的に絶縁するため
に、上述した浅いトレンチアイソレーション（ＳＴＩ）
技術が使用される。ＳＴＩステップを行うことに続いて
バーチカルゲートチャネル領域を形成することが望まれ
るとき、バーチカルトレンチサイドウォールがエッチン
グされるべき、半導体基板中の領域を、半導体基板の、
ＳＴＩ酸化物による被覆が見えないようにしている。何
故なら、この領域はＳＴＩ酸化物によって隠されている
からである。従って、埋込みバーチカルサイドウォー
ル、ひいてはゲートチャネルを正確に形成するために難
しい微妙にアライメントされるマスキングステップが要
求される。
【０００７】
【発明が解決しようとする課題、課題を解決するための
手段】本発明は、上述したような不都合な点が取り除か
れた、ＤＲＡＭの製造方法を提供することである。
手段】本発明は、上述したような不都合な点が取り除か
れた、ＤＲＡＭの製造方法を提供することである。
【０００８】本発明によれば、半導体基板中に第１の領
域を形成する方法であって、該第１の領域はこの種の基
板の表面の下方に配置されておりかつ第２の領域にアラ
イメントされており、該第２の領域もその一部が半導体
基板の表面の下方に半導体基板中に配置されている形式
の第１の領域を形成する方法が提案される。この方法
は、半導体基板中に第２の領域を形成することを含んで
おり、この種の第２の領域は半導体基板によって生成さ
れているサイドウォール部分を有している。第２の領域
のサイドウォール部分に犠牲材料が形成され、この種の
犠牲材料は、半導体基板の表面から、半導体基板の表面
の下方に基板内に延在している。半導体の表面に被覆材
料が形成され、ここで犠牲材料の一部は該被覆材料中に
突出していて、犠牲材料の部分が露出することになる。
被服材料および犠牲材料の露出部分に対してエッチング
が施されて、選択的に犠牲材料が除去され、一方被服材
料は残される。犠牲材料が除去されることで、第２の領
域のサイドウォール部分が露出される。第２の領域のこ
の露出された部分を第２の領域のサイドウォール部分の
位置を指示するマーカとして使用することによって第１
の領域が半導体基板中に形成される。
域を形成する方法であって、該第１の領域はこの種の基
板の表面の下方に配置されておりかつ第２の領域にアラ
イメントされており、該第２の領域もその一部が半導体
基板の表面の下方に半導体基板中に配置されている形式
の第１の領域を形成する方法が提案される。この方法
は、半導体基板中に第２の領域を形成することを含んで
おり、この種の第２の領域は半導体基板によって生成さ
れているサイドウォール部分を有している。第２の領域
のサイドウォール部分に犠牲材料が形成され、この種の
犠牲材料は、半導体基板の表面から、半導体基板の表面
の下方に基板内に延在している。半導体の表面に被覆材
料が形成され、ここで犠牲材料の一部は該被覆材料中に
突出していて、犠牲材料の部分が露出することになる。
被服材料および犠牲材料の露出部分に対してエッチング
が施されて、選択的に犠牲材料が除去され、一方被服材
料は残される。犠牲材料が除去されることで、第２の領
域のサイドウォール部分が露出される。第２の領域のこ
の露出された部分を第２の領域のサイドウォール部分の
位置を指示するマーカとして使用することによって第１
の領域が半導体基板中に形成される。
【０００９】このような方法によって、被覆領域の形成
に続いて第１の領域は、リソグラフィーおよびこの種の
リソグラフィーに関連したクリチカルなアライメント要
求なしに形成される。
に続いて第１の領域は、リソグラフィーおよびこの種の
リソグラフィーに関連したクリチカルなアライメント要
求なしに形成される。
【００１０】１つの実施形態において、半導体基板のア
クティブでないエリアに誘電体材料を設けることによっ
て半導体基板中ににアクティブなエリアを画定した後、
犠牲材料の選択的な除去によって、トレンチキャパシタ
タイプのＤＲＡＭセルに対する埋込みストラップが領域
が露出される。このような埋込みストラップ領域にそれ
から、埋込みストラップとして役立つ材料が設けられ、
ここのこの埋込みストラップはトレンチキャパシタサイ
ドウォールに隣接している。
クティブでないエリアに誘電体材料を設けることによっ
て半導体基板中ににアクティブなエリアを画定した後、
犠牲材料の選択的な除去によって、トレンチキャパシタ
タイプのＤＲＡＭセルに対する埋込みストラップが領域
が露出される。このような埋込みストラップ領域にそれ
から、埋込みストラップとして役立つ材料が設けられ、
ここのこの埋込みストラップはトレンチキャパシタサイ
ドウォールに隣接している。
【００１１】別の実施の形態において、半導体基板のア
クティブでないエリアに被覆誘電体材料を設けることに
よって半導体基板中ににアクティブなエリアを画定した
後、このアクティブな領域は第２の、異なった材料によ
って被覆され、犠牲材料の選択的な除去により、トレン
チキャパシタのサイドウォールが露出される。この露出
されたサイドウォール部分がこの種のサイドウォールの
位置を指示するマーカとして用いられる。エッチング
は、アクティブおよびアクティブでないエリアを被覆す
る種々の材料に接触され、ここでのエッチングは選択的
に、第２の材料の一部を除去して、アクティブエリアの
下方にある部分を露出させるが、ここでこの部分はトレ
ンチのサイドウォールから選択された距離だけラテラル
に間隔を置かれている。露出されたアクティブエリアは
異方性エッチングされて、サイドウォールから選択され
た距離だけラテラルに間隔を置かれたバーチカルな表面
を生成する。このバーチカルな表面に沿ってバーチカル
ゲートチャネルを有する、セルに対する電界効果トラン
ジスタがこのアクティブエリアに形成される。
クティブでないエリアに被覆誘電体材料を設けることに
よって半導体基板中ににアクティブなエリアを画定した
後、このアクティブな領域は第２の、異なった材料によ
って被覆され、犠牲材料の選択的な除去により、トレン
チキャパシタのサイドウォールが露出される。この露出
されたサイドウォール部分がこの種のサイドウォールの
位置を指示するマーカとして用いられる。エッチング
は、アクティブおよびアクティブでないエリアを被覆す
る種々の材料に接触され、ここでのエッチングは選択的
に、第２の材料の一部を除去して、アクティブエリアの
下方にある部分を露出させるが、ここでこの部分はトレ
ンチのサイドウォールから選択された距離だけラテラル
に間隔を置かれている。露出されたアクティブエリアは
異方性エッチングされて、サイドウォールから選択され
た距離だけラテラルに間隔を置かれたバーチカルな表面
を生成する。このバーチカルな表面に沿ってバーチカル
ゲートチャネルを有する、セルに対する電界効果トラン
ジスタがこのアクティブエリアに形成される。
【００１２】この方法によって、トレンチキャパシタの
サイドウォールから選択された距離を置いてバーチカル
ゲートチャネルが形成されるが、この場合はリソグラフ
ィーおよびそれに関連したクリチカルなアライメント要
求が必要である。
サイドウォールから選択された距離を置いてバーチカル
ゲートチャネルが形成されるが、この場合はリソグラフ
ィーおよびそれに関連したクリチカルなアライメント要
求が必要である。
【００１３】１つの実施の形態において、埋込みストラ
ップ、または接続領域を介してストレージキャパシタに
電気的に接続されているトランジスタを半導体基板のア
クティブなエリア中に有しているダイナミックランダム
アクセスメモリセルを半導体基板に形成する方法が提案
される。この方法は、半導体基板におけるトレンチの下
側の部分にキャパシタに対する電極を形成することを含
んでいる。トレンチのサイドウォール部分に犠牲材料が
形成され、この犠牲材料は半導体基板の表面から半導体
基板の表面の下方の基板内に延在している。トランジス
タのアクティブなエリアが画定されるが、ここには半導
体基板の表面に被覆材料を形成することが含まれてお
り、ここで犠牲材料の一部は該被覆材料中に突出してい
て、犠牲材料のこの部分が露出することになる。被覆材
料および犠牲材料の露出部分に対してエッチングが行わ
れ、選択的に該犠牲材料が除去され、一方被覆材料が残
り、このように犠牲材料が除去されることで半導体基板
の表面の下方に配置され、該基板の第１の領域が露出さ
れることになる。半導体基板のこの第１の領域の露出さ
れた部分に選択された材料が設けられる。
ップ、または接続領域を介してストレージキャパシタに
電気的に接続されているトランジスタを半導体基板のア
クティブなエリア中に有しているダイナミックランダム
アクセスメモリセルを半導体基板に形成する方法が提案
される。この方法は、半導体基板におけるトレンチの下
側の部分にキャパシタに対する電極を形成することを含
んでいる。トレンチのサイドウォール部分に犠牲材料が
形成され、この犠牲材料は半導体基板の表面から半導体
基板の表面の下方の基板内に延在している。トランジス
タのアクティブなエリアが画定されるが、ここには半導
体基板の表面に被覆材料を形成することが含まれてお
り、ここで犠牲材料の一部は該被覆材料中に突出してい
て、犠牲材料のこの部分が露出することになる。被覆材
料および犠牲材料の露出部分に対してエッチングが行わ
れ、選択的に該犠牲材料が除去され、一方被覆材料が残
り、このように犠牲材料が除去されることで半導体基板
の表面の下方に配置され、該基板の第１の領域が露出さ
れることになる。半導体基板のこの第１の領域の露出さ
れた部分に選択された材料が設けられる。
【００１４】１つの実施の形態において、アクティブな
エリアを画定するステップには、基板を少なくとも１０
００℃の温度に少なくとも２ｍｉｎの時間間隔の間、曝
すことが含まれている。
エリアを画定するステップには、基板を少なくとも１０
００℃の温度に少なくとも２ｍｉｎの時間間隔の間、曝
すことが含まれている。
【００１５】１つの実施の形態によれば、上記の方法
は、アクティブなエリアを画定する前に、導電性材料お
よび前記トレンチの上側の部分の上に保護層を形成する
こと、前記アクティブなエリアの画定の後に保護層の一
部を除去して、トレンチの上側の部分が再露出するよう
にすること、およびトレンチの再露出された上側の部分
に接触している領域である埋込みストラップを形成する
ことを有している。
は、アクティブなエリアを画定する前に、導電性材料お
よび前記トレンチの上側の部分の上に保護層を形成する
こと、前記アクティブなエリアの画定の後に保護層の一
部を除去して、トレンチの上側の部分が再露出するよう
にすること、およびトレンチの再露出された上側の部分
に接触している領域である埋込みストラップを形成する
ことを有している。
【００１６】このような方法によって、埋込みストラッ
プが設けられている、半導体基板中の領域がアクティブ
エリア画定の形成に続いて、リソグラフィーの使用およ
びこのようなリソグラフィーに関連したクリチカルなア
ライメント要求なしに形成される。
プが設けられている、半導体基板中の領域がアクティブ
エリア画定の形成に続いて、リソグラフィーの使用およ
びこのようなリソグラフィーに関連したクリチカルなア
ライメント要求なしに形成される。
【００１７】本発明のその他の特徴、並びに本発明その
ものは、添付図面を参照した以下の詳細な説明によって
一層明らかにしたい。
ものは、添付図面を参照した以下の詳細な説明によって
一層明らかにしたい。
【００１８】
【実施例】次に本発明を図示の実施例につき図面を用い
て詳細に説明する。
て詳細に説明する。
【００１９】まず、図１Ａないし図１Ｌを参照して、図
２に示されているダイナミックランダムアクセスメモリ
３を形成するための方法について説明する。セル３は電
界効果トランジスタ４を含んでいる。このトランジスタ
は、埋込みストラップ、または接続領域７を介してスト
レージキャパシタ６に電気的に接続されているソース／
ドレイン領域の１つを有している。後で説明するよう
に、埋込みストラップ７が生成されている、半導体基板
のこの領域は、リソグラフィーの使用およびこの種のリ
ソグラフィーに関連したクリチカルなアライメントなし
にＳＴＩの形成に続いて形成される。
２に示されているダイナミックランダムアクセスメモリ
３を形成するための方法について説明する。セル３は電
界効果トランジスタ４を含んでいる。このトランジスタ
は、埋込みストラップ、または接続領域７を介してスト
レージキャパシタ６に電気的に接続されているソース／
ドレイン領域の１つを有している。後で説明するよう
に、埋込みストラップ７が生成されている、半導体基板
のこの領域は、リソグラフィーの使用およびこの種のリ
ソグラフィーに関連したクリチカルなアライメントなし
にＳＴＩの形成に続いて形成される。
【００２０】もっと詳しくは、図１Ａを参照するに、半
導体、ここではＰドープされたシリコン基板、または基
体１０が設けられており、この中にディープトレンチ１
２が形成されている。トレンチ１２の下側の部分の周り
に形成されているのは、従来のプロセスを使用したＮ+
ドープされた領域１９である。従来のプロセスを使用し
て、ディープトレンチ１２内に形成されているのは、第
１および第２のドープされた多結晶シリコン材料１４，
１６である。これらは一緒に、キャパシタ６（図２）に
対するストレージノード（すなわち、キャパシタ電極）
を形成している。ドープされたアモルファスシリコンの
ような別の導電性材料も使用可能であることは勿論であ
る。ストレージノード１４，１６はシリコン基板１０か
ら、ディープトレンチ１２の下側の部分に沿って配置さ
れているノード誘電体１８およびトレンチ１２の上側の
部分に形成されている誘電体カラー２０によって分離さ
れている。誘電体カラー２０の上側の部分は除去されて
いて、シリコン基板１０の部分２２が露出しており、こ
れにより図１Ａに示されているストラクチャが生成され
る。もっと詳しくは、ここでは５０ｎｍの深さである凹
所２４がドープされた多結晶シリコン材料１６の上側の
部分に形成されかつ誘電体カラー２０の露出された部分
は、従来の手法で、ウェットエッチングによって除去さ
れて、図１Ａに示されているストラクチャが生成され
た。（上側のシリコン窒化物層３０を備えている、下側
のシリコン二酸化物層２８を有しているパッドスタック
２６も、ディープトレンチ１２，ノード誘電体１８，誘
電体カラー２０およびストレージノード１４，１６の形
成の前に生成されていることを述べておく）。
導体、ここではＰドープされたシリコン基板、または基
体１０が設けられており、この中にディープトレンチ１
２が形成されている。トレンチ１２の下側の部分の周り
に形成されているのは、従来のプロセスを使用したＮ+
ドープされた領域１９である。従来のプロセスを使用し
て、ディープトレンチ１２内に形成されているのは、第
１および第２のドープされた多結晶シリコン材料１４，
１６である。これらは一緒に、キャパシタ６（図２）に
対するストレージノード（すなわち、キャパシタ電極）
を形成している。ドープされたアモルファスシリコンの
ような別の導電性材料も使用可能であることは勿論であ
る。ストレージノード１４，１６はシリコン基板１０か
ら、ディープトレンチ１２の下側の部分に沿って配置さ
れているノード誘電体１８およびトレンチ１２の上側の
部分に形成されている誘電体カラー２０によって分離さ
れている。誘電体カラー２０の上側の部分は除去されて
いて、シリコン基板１０の部分２２が露出しており、こ
れにより図１Ａに示されているストラクチャが生成され
る。もっと詳しくは、ここでは５０ｎｍの深さである凹
所２４がドープされた多結晶シリコン材料１６の上側の
部分に形成されかつ誘電体カラー２０の露出された部分
は、従来の手法で、ウェットエッチングによって除去さ
れて、図１Ａに示されているストラクチャが生成され
た。（上側のシリコン窒化物層３０を備えている、下側
のシリコン二酸化物層２８を有しているパッドスタック
２６も、ディープトレンチ１２，ノード誘電体１８，誘
電体カラー２０およびストレージノード１４，１６の形
成の前に生成されていることを述べておく）。
【００２１】次に、図１Ｂを参照するに、凹所２４のサ
イドウォール部分２２に犠牲材料が被される。ここでは
次のようなものを有している犠牲材料である：（１）こ
こでは５ｍｍである厚さを有している図１Ａの図示され
たストラクチャの上にデポジットされた保護層３２、お
よび（２）このシリコン窒化物層３２の上にデポジット
された多結晶シリコン３４の薄い層３４。ここで、多結
晶シリコン３４は、前以て決められた厚さ、ここでは３
０〜４０ｎｍを有している多結晶またはアモルファスシ
リコンである。ここで、この実施例では、必須ではない
にしても、多結晶シリコン層３４の水平方向に配置され
た部分およびそれから水平方向に露出された、シリコン
窒化物層３２の部分を除去するために、異方性シリコン
反応性イオンエッチング（ＲＩＥ）が使用される。
イドウォール部分２２に犠牲材料が被される。ここでは
次のようなものを有している犠牲材料である：（１）こ
こでは５ｍｍである厚さを有している図１Ａの図示され
たストラクチャの上にデポジットされた保護層３２、お
よび（２）このシリコン窒化物層３２の上にデポジット
された多結晶シリコン３４の薄い層３４。ここで、多結
晶シリコン３４は、前以て決められた厚さ、ここでは３
０〜４０ｎｍを有している多結晶またはアモルファスシ
リコンである。ここで、この実施例では、必須ではない
にしても、多結晶シリコン層３４の水平方向に配置され
た部分およびそれから水平方向に露出された、シリコン
窒化物層３２の部分を除去するために、異方性シリコン
反応性イオンエッチング（ＲＩＥ）が使用される。
【００２２】図１Ｃにおいて、多結晶シリコン層３４の
垂直方向に配置された部分（すなわち、バーチカル部分
３４′）およびシリコン窒化物３２の垂直方向に配置さ
れた部分（すなわち、バーチカル部分３２′）が残って
いることを述べておく。すなわち、図１Ｃに示されてい
るように、ここでこのストラクチャは、反応性イオンエ
ッチング（ＲＩＥ）が行われて、凹所２４の下側の表面
（すなわち、底部）に残っていた多結晶シリオンの表面
部分３５（図１Ｂ）が除去され、一方図１Ｃに示されて
いるように、このような多結晶シリコン材料３４のバー
チカル領域３４′およびシリコン窒化物層３２のバーチ
カル部分３２′はそのままである。
垂直方向に配置された部分（すなわち、バーチカル部分
３４′）およびシリコン窒化物３２の垂直方向に配置さ
れた部分（すなわち、バーチカル部分３２′）が残って
いることを述べておく。すなわち、図１Ｃに示されてい
るように、ここでこのストラクチャは、反応性イオンエ
ッチング（ＲＩＥ）が行われて、凹所２４の下側の表面
（すなわち、底部）に残っていた多結晶シリオンの表面
部分３５（図１Ｂ）が除去され、一方図１Ｃに示されて
いるように、このような多結晶シリコン材料３４のバー
チカル領域３４′およびシリコン窒化物層３２のバーチ
カル部分３２′はそのままである。
【００２３】次に、ＤＲＡＭセルに対する電界効果トラ
ンジスタが形成されるべきであるアクティブエリアが画
定される。詳しく言えば、図１Ｃに示されているストラ
クチャの表面にホトレジスト層４０がデポジットされか
つＳＴＩが形成されるべきである領域の上にウィンドウ
４２を有する従来のリソグラフィーを使用してパターン
化される（すなわち、パターン化されたマスクがこのア
クティブエリアを被覆する）。まず、熱成長される二酸
化物の薄い層（図示されていない）がトレンチ領域４３
のシリコンウォールの上に成長される。ここでこのよう
なシリコン二酸化物は、ストラクチャを高いサーマルサ
イクルに曝すことによって成長される。例えば、ここで
ストラクチャは、１０００℃またはそれ以上の温度に、
約５ないし１０ｍｉｎの間、曝される。犠牲材料の部分
（すなわち、パターン化されたマスク４０によって被覆
された多結晶シリコン３４′およびシリコン窒化物保護
層３２（図１Ｄ）は、ＳＴＩ領域４３（図１Ｅ）の形成
の期間および誘電体材料４８（図１Ｆ）の形成の期間に
ストレージノード１４，１６の部分の上に配置されて残
っていることを述べておく。従って、誘電体材料４８の
形成において使用されるサーマルサイクルの期間に、多
結晶シリコン３４′およびシリコン窒化物保護層３２両
方の部分が、キャパシタ６（図２）のストレージノード
を生成しているドープされた多結晶材料１４，１６の上
に配置されている。従って、ストレージノードを生成す
る、トレンチ中のこの導電性材料は、この高いサーマル
サイクル期間にシリコン基板に接触していない。この薄
いシリコン二酸化物層を熱成長させた後、誘電体材料４
８、ここではＴＥＯＳが、図１Ｆに示されているストラ
クチャを形成するために従来の技術を使用してＳＴＩト
レンチ４３（図１Ｅ）の上に形成されて、トレンチ４３
を充填する。
ンジスタが形成されるべきであるアクティブエリアが画
定される。詳しく言えば、図１Ｃに示されているストラ
クチャの表面にホトレジスト層４０がデポジットされか
つＳＴＩが形成されるべきである領域の上にウィンドウ
４２を有する従来のリソグラフィーを使用してパターン
化される（すなわち、パターン化されたマスクがこのア
クティブエリアを被覆する）。まず、熱成長される二酸
化物の薄い層（図示されていない）がトレンチ領域４３
のシリコンウォールの上に成長される。ここでこのよう
なシリコン二酸化物は、ストラクチャを高いサーマルサ
イクルに曝すことによって成長される。例えば、ここで
ストラクチャは、１０００℃またはそれ以上の温度に、
約５ないし１０ｍｉｎの間、曝される。犠牲材料の部分
（すなわち、パターン化されたマスク４０によって被覆
された多結晶シリコン３４′およびシリコン窒化物保護
層３２（図１Ｄ）は、ＳＴＩ領域４３（図１Ｅ）の形成
の期間および誘電体材料４８（図１Ｆ）の形成の期間に
ストレージノード１４，１６の部分の上に配置されて残
っていることを述べておく。従って、誘電体材料４８の
形成において使用されるサーマルサイクルの期間に、多
結晶シリコン３４′およびシリコン窒化物保護層３２両
方の部分が、キャパシタ６（図２）のストレージノード
を生成しているドープされた多結晶材料１４，１６の上
に配置されている。従って、ストレージノードを生成す
る、トレンチ中のこの導電性材料は、この高いサーマル
サイクル期間にシリコン基板に接触していない。この薄
いシリコン二酸化物層を熱成長させた後、誘電体材料４
８、ここではＴＥＯＳが、図１Ｆに示されているストラ
クチャを形成するために従来の技術を使用してＳＴＩト
レンチ４３（図１Ｅ）の上に形成されて、トレンチ４３
を充填する。
【００２４】図１Ｇを参照するに、図１Ｆに図示されて
いるストラクチャの上側の表面が、ＴＥＯＳ４８の上側
の部分を、化学機械処理（chemical mechanical proces
sing＝ＣＭＰ）等により除去することによって平坦化さ
れる。しかし。犠牲材料の上側の部分（すなわち、シリ
コン窒化物ライナ３２および多結晶シリコン３４′）
は、ＴＥＯＳの残っている部分中に突出していることが
わかる。すなわち、犠牲材料（すなわち、シリコン窒化
物ライナ３２および多結晶シリコン３４′）は、図１Ｇ
に示されているように、露出されている。
いるストラクチャの上側の表面が、ＴＥＯＳ４８の上側
の部分を、化学機械処理（chemical mechanical proces
sing＝ＣＭＰ）等により除去することによって平坦化さ
れる。しかし。犠牲材料の上側の部分（すなわち、シリ
コン窒化物ライナ３２および多結晶シリコン３４′）
は、ＴＥＯＳの残っている部分中に突出していることが
わかる。すなわち、犠牲材料（すなわち、シリコン窒化
物ライナ３２および多結晶シリコン３４′）は、図１Ｇ
に示されているように、露出されている。
【００２５】次に、図１Ｈを参照するに、図１Ｇに図示
のストラクチャの上側の表面に対して、犠牲材料（すな
わち、露出されたシリコン窒化物ライナ３２および多結
晶シリコン３４′）を選択的に除去するエッチングプロ
セスが行われる。ここで、この種のエッチングプロセス
として、犠牲材料の多結晶シリコン３４′部分の露出さ
れた部分を除去するためにケミカル・ダウンストリーム
・エッチング（chemical downstream etch＝ＣＤＥ）が
使用される。犠牲材料の露出されているシリコン窒化物
３２部分は、反応性イオンエッチングまたはウェットエ
ッチング（例えばホットリン酸）を使用して除去され、
これによりトレンチ１２（図１Ａ）の上側の部分におい
て前以て決められた体積のディボット４４（図１Ｈ）が
形成される。このようなディボット４４は、ディープト
レンチ１２のシリコンサイドウォール部分２２（図１Ａ
および１Ｈ）にアライメントされる（ここではサイドウ
ォールに対して隣接している）。
のストラクチャの上側の表面に対して、犠牲材料（すな
わち、露出されたシリコン窒化物ライナ３２および多結
晶シリコン３４′）を選択的に除去するエッチングプロ
セスが行われる。ここで、この種のエッチングプロセス
として、犠牲材料の多結晶シリコン３４′部分の露出さ
れた部分を除去するためにケミカル・ダウンストリーム
・エッチング（chemical downstream etch＝ＣＤＥ）が
使用される。犠牲材料の露出されているシリコン窒化物
３２部分は、反応性イオンエッチングまたはウェットエ
ッチング（例えばホットリン酸）を使用して除去され、
これによりトレンチ１２（図１Ａ）の上側の部分におい
て前以て決められた体積のディボット４４（図１Ｈ）が
形成される。このようなディボット４４は、ディープト
レンチ１２のシリコンサイドウォール部分２２（図１Ａ
および１Ｈ）にアライメントされる（ここではサイドウ
ォールに対して隣接している）。
【００２６】図１Ｉを参照するに、例えばドープされた
またはドープされていないアモルファスまたは多結晶シ
リコンの層５０が、図１Ｈに図示のストラクチャの表面
の上にデポジットされる。層５０は、図１Ｉに示されて
いるように、ディボット４４（図１Ｈ）を充填するため
に選択されている前以て決められた厚さを以てデポジッ
トされる。このストラクチャの表面は、化学機械処理ま
たは反応性イオンエッチング（ＲＩＥ）を使用して平坦
化され、かつそれから材料５０がＲＩＥを使用してエッ
チングされて、図１Ｊに示されているように、パッド窒
化物層３０の表面の下方に配置されている凹所またはギ
ャップ５２が形成されることになる。次に、図１Ｋを参
照するに、図１Ｊに図示のストラクチャの表面の上にこ
こでは３０ｎｍの厚さでシリコン酸窒化物の層６０がデ
ポジットされる。図１Ｋに示されているように、この層
６０の部分がギャップ５２（図１Ｊ）を充填しているの
がわかる。それから表面は、過度の酸窒化物層６０をエ
ッチングすることによって、図１Ｌに示されているよう
に平坦化される。それからパッド層２６がホットリン酸
を使用してはがされ、これにより図１Ｌに図示のストラ
クチャが生成される。このストラクチャは、それからい
ずれかの従来の方法で処理されて、図２に図示のＤＲＡ
Ｍセル３が形成されることになる。
またはドープされていないアモルファスまたは多結晶シ
リコンの層５０が、図１Ｈに図示のストラクチャの表面
の上にデポジットされる。層５０は、図１Ｉに示されて
いるように、ディボット４４（図１Ｈ）を充填するため
に選択されている前以て決められた厚さを以てデポジッ
トされる。このストラクチャの表面は、化学機械処理ま
たは反応性イオンエッチング（ＲＩＥ）を使用して平坦
化され、かつそれから材料５０がＲＩＥを使用してエッ
チングされて、図１Ｊに示されているように、パッド窒
化物層３０の表面の下方に配置されている凹所またはギ
ャップ５２が形成されることになる。次に、図１Ｋを参
照するに、図１Ｊに図示のストラクチャの表面の上にこ
こでは３０ｎｍの厚さでシリコン酸窒化物の層６０がデ
ポジットされる。図１Ｋに示されているように、この層
６０の部分がギャップ５２（図１Ｊ）を充填しているの
がわかる。それから表面は、過度の酸窒化物層６０をエ
ッチングすることによって、図１Ｌに示されているよう
に平坦化される。それからパッド層２６がホットリン酸
を使用してはがされ、これにより図１Ｌに図示のストラ
クチャが生成される。このストラクチャは、それからい
ずれかの従来の方法で処理されて、図２に図示のＤＲＡ
Ｍセル３が形成されることになる。
【００２７】従って、犠牲材料（すなわち、シリコン窒
化物ライナ３２および多結晶材料３４′（図１Ｇ））
は、半導体基板中のアクティブエリアのＳＴＩ画定の前
に基板の表面の下方の、トレンチ１２のサイドウォール
部分に形成されることを述べておく。それからトランジ
スタに対するアクティブエリアがＳＴＩを使用して画定
されかつこれは、アクティブなエリアを有する半導体基
板の表面の上にエリアと共に誘電体被覆材料（例えば酸
化物または図１ＦのＴＥＯＳ４８）を形成することを含
んでいる。
化物ライナ３２および多結晶材料３４′（図１Ｇ））
は、半導体基板中のアクティブエリアのＳＴＩ画定の前
に基板の表面の下方の、トレンチ１２のサイドウォール
部分に形成されることを述べておく。それからトランジ
スタに対するアクティブエリアがＳＴＩを使用して画定
されかつこれは、アクティブなエリアを有する半導体基
板の表面の上にエリアと共に誘電体被覆材料（例えば酸
化物または図１ＦのＴＥＯＳ４８）を形成することを含
んでいる。
【００２８】更に、犠牲材料（すなわち、窒化物ライナ
３２および多結晶材料３４′（図１Ｇ））は、半導体基
体の表面から基板の表面に延在しかつ被覆材料４８中に
突出していて（図１Ｇ）、犠牲材料（すなわち、窒化物
ライナ３２および多結晶材料３４′）のこの部分は露出
している。被覆材料４８および犠牲材料（すなわち、ラ
イナ３２および材料３４′）の露出した部分に、選択的
に犠牲材料３２，３４′を除去するためにエッチングが
行われ、一方被覆材料４８は残り（図１Ｈ）、このよう
にして除去された犠牲材料により、埋込みストラップ７
が形成されるべきこの基板の表面の下方に配置された、
半導体基板の領域４４が露出される。選択された材料、
ここではドープされたまたはドープされない多結晶また
はアモルファスシリコン５０（図１Ｊ）が半導体基板の
露出された部分（すなわち、ディボット４４）に設けら
れて、埋込みストラップを形成する。従って、犠牲材料
３２，３４′（図１Ｇ）は、トレンチのサイドウォール
に対して前以て決められたアライメントとを有している
マーカ、またはスペーサを成している。このマーカ、ま
たはスペーサはＳＴＩプロセス後も維持される。従っ
て、ＳＴＩプロセス後、露出された犠牲材料３２，３
４′は、埋込みストラップ７が形成されるべきである、
半導体基板における埋込み領域を露出するために選択的
に除去される。従って、埋込みストラップ７が形成され
るべきである、半導体基板におけるこの領域を、ＳＴＩ
の形成に続いて、リソグラフィーの使用およびこの種の
リソグラフィーに関連したクリチカルなアライメント要
求なしに形成することが可能である。
３２および多結晶材料３４′（図１Ｇ））は、半導体基
体の表面から基板の表面に延在しかつ被覆材料４８中に
突出していて（図１Ｇ）、犠牲材料（すなわち、窒化物
ライナ３２および多結晶材料３４′）のこの部分は露出
している。被覆材料４８および犠牲材料（すなわち、ラ
イナ３２および材料３４′）の露出した部分に、選択的
に犠牲材料３２，３４′を除去するためにエッチングが
行われ、一方被覆材料４８は残り（図１Ｈ）、このよう
にして除去された犠牲材料により、埋込みストラップ７
が形成されるべきこの基板の表面の下方に配置された、
半導体基板の領域４４が露出される。選択された材料、
ここではドープされたまたはドープされない多結晶また
はアモルファスシリコン５０（図１Ｊ）が半導体基板の
露出された部分（すなわち、ディボット４４）に設けら
れて、埋込みストラップを形成する。従って、犠牲材料
３２，３４′（図１Ｇ）は、トレンチのサイドウォール
に対して前以て決められたアライメントとを有している
マーカ、またはスペーサを成している。このマーカ、ま
たはスペーサはＳＴＩプロセス後も維持される。従っ
て、ＳＴＩプロセス後、露出された犠牲材料３２，３
４′は、埋込みストラップ７が形成されるべきである、
半導体基板における埋込み領域を露出するために選択的
に除去される。従って、埋込みストラップ７が形成され
るべきである、半導体基板におけるこの領域を、ＳＴＩ
の形成に続いて、リソグラフィーの使用およびこの種の
リソグラフィーに関連したクリチカルなアライメント要
求なしに形成することが可能である。
【００２９】ドープされない多結晶またはアモルファス
シリコンが使用されるのであれば、電界効果トランジス
タに対するゲート酸化物の形成の期間に、ストレージノ
ード内のドーパントがこの種のドープされない材料５０
内または材料中に拡散して、これにより導電性の埋込み
ストラップが生成されることに注目すべきである。
シリコンが使用されるのであれば、電界効果トランジス
タに対するゲート酸化物の形成の期間に、ストレージノ
ード内のドーパントがこの種のドープされない材料５０
内または材料中に拡散して、これにより導電性の埋込み
ストラップが生成されることに注目すべきである。
【００３０】次に、図３Ａないし図３Ｎを参照するに、
図３Ｎに示されているように、半導体基板内に埋込みバ
ーチカルゲートチャネルを備えかつ埋込みストラップを
介してトレンチキャパシタに接続されているソース／ド
レイン領域を備えた電界効果トランジスタを有している
ＤＲＡＭセルを形成するための方法が示されている。
図３Ｎに示されているように、半導体基板内に埋込みバ
ーチカルゲートチャネルを備えかつ埋込みストラップを
介してトレンチキャパシタに接続されているソース／ド
レイン領域を備えた電界効果トランジスタを有している
ＤＲＡＭセルを形成するための方法が示されている。
【００３１】従って、図３Ａを参照するに、半導体、こ
こではＰ型ドープされた基板１００が設けられており、
その中にディープトレンチ１０２が形成されている。ト
レンチ１０２の下側の部分の周りに形成されているの
は、従来のプロセスを使用したＮ+ドープされた領域１
０４である。ディープトレンチ１０２内に従来のプロセ
スを使用して形成されているのは、ＤＲＡＭセルのキャ
パシタに対するストレージノード（すなわち、キャパシ
タ電極）を生成するための、ドープされた多結晶または
アモルファスシリコン材料のような導電性の材料１０６
である。ストレージノード１０６はシリコン基板１００
から、ディープトレンチ１０２の下側の部分に沿って配
置されているノード誘電体１０８およびトレンチ１０２
の上側の部分に形成されている誘電体カラー１１０によ
って分離されている。導電性材料１０６の上側の部分１
２０ａはＤＲＡＭセルに対する埋込みカラーを生成する
ことになる。ここでは２０００〜３０００Ａの厚さを有
している下側のシリコン窒化物層１２８を備えている、
ここでは例えば５０Ａの厚さを有している下側のシリコ
ン二酸化物層１２６を有しているパッドスタック１２２
も、ディープトレンチ１０２、ノード誘電体１０８，誘
電体カラー１１０、およびストレージノード１０６の、
いずれかの従来の手法による形成の前に設けられている
ことを述べておく。
こではＰ型ドープされた基板１００が設けられており、
その中にディープトレンチ１０２が形成されている。ト
レンチ１０２の下側の部分の周りに形成されているの
は、従来のプロセスを使用したＮ+ドープされた領域１
０４である。ディープトレンチ１０２内に従来のプロセ
スを使用して形成されているのは、ＤＲＡＭセルのキャ
パシタに対するストレージノード（すなわち、キャパシ
タ電極）を生成するための、ドープされた多結晶または
アモルファスシリコン材料のような導電性の材料１０６
である。ストレージノード１０６はシリコン基板１００
から、ディープトレンチ１０２の下側の部分に沿って配
置されているノード誘電体１０８およびトレンチ１０２
の上側の部分に形成されている誘電体カラー１１０によ
って分離されている。導電性材料１０６の上側の部分１
２０ａはＤＲＡＭセルに対する埋込みカラーを生成する
ことになる。ここでは２０００〜３０００Ａの厚さを有
している下側のシリコン窒化物層１２８を備えている、
ここでは例えば５０Ａの厚さを有している下側のシリコ
ン二酸化物層１２６を有しているパッドスタック１２２
も、ディープトレンチ１０２、ノード誘電体１０８，誘
電体カラー１１０、およびストレージノード１０６の、
いずれかの従来の手法による形成の前に設けられている
ことを述べておく。
【００３２】図３Ｂを参照するに、シリコン窒化物の層
１２８が、図３Ａに図示のストラクチャの表面の上にデ
ポジットされる。ここでこの種の層１２８は３ないし５
ｎｍの厚さを有している。次いで、多結晶シリコンの層
１３０がシリコン窒化物層１２８の上にデポジットさ
れ、ここでこの層は４０ｎｍの厚さを有している。以下
に明らかになるように、シリコン窒化物の層１２８およ
び多結晶シリコンの層１３０は、図３Ｃないし図３Ｆと
関連して説明するように、ここではＳＴＩを使用したア
クティブエリアの画定に続くプロセスのための犠牲材料
となるものである。
１２８が、図３Ａに図示のストラクチャの表面の上にデ
ポジットされる。ここでこの種の層１２８は３ないし５
ｎｍの厚さを有している。次いで、多結晶シリコンの層
１３０がシリコン窒化物層１２８の上にデポジットさ
れ、ここでこの層は４０ｎｍの厚さを有している。以下
に明らかになるように、シリコン窒化物の層１２８およ
び多結晶シリコンの層１３０は、図３Ｃないし図３Ｆと
関連して説明するように、ここではＳＴＩを使用したア
クティブエリアの画定に続くプロセスのための犠牲材料
となるものである。
【００３３】図３Ｃを参照して、図３Ｂに示されている
ストラクチャの表面上にホトレジスト層１３２がデポジ
ットされかつセルのトランジスタが形成されるべきであ
るところのアクティブエリアを被覆するために、図３Ｃ
に示されているようにパターン化され、すなわちアクテ
ィブ領域を画定するために使用される、アクティブでな
いアイソレーション領域の上にウィンドウ１３１が形成
される。図３Ｄの示されているストラクチャを生成する
ために、従来のエッチング技術を使用して、基板１００
中に浅いトレンチ１３６が形成される。トレンチには、
従来のプロセスを使用して、誘電体材料１３８，ここで
はＴＥＯＳが充填されて、これにより図３Ｅに示されて
いるストラクチャが生成される。図３Ｆに示されている
ストラクチャの表面は、図１Ｆおよび図１Ｇと関連して
先に説明したプロセスを使用して平坦化されて、これに
より図３Ｆに示されているストラクチャが生成される。
犠牲材料（すなわち、シリコン窒化物層１２８および多
結晶シリコン層１３０）の上側の部分は、図示されてい
るように、露出されておりかつ誘電体材料１３８中に突
出していることを指摘しておく。更にもう一度述べてお
くが、犠牲材料はトレンチ１００のサイドウォールの部
分にデポジットされた（図３Ａおよび図３Ｂ）。
ストラクチャの表面上にホトレジスト層１３２がデポジ
ットされかつセルのトランジスタが形成されるべきであ
るところのアクティブエリアを被覆するために、図３Ｃ
に示されているようにパターン化され、すなわちアクテ
ィブ領域を画定するために使用される、アクティブでな
いアイソレーション領域の上にウィンドウ１３１が形成
される。図３Ｄの示されているストラクチャを生成する
ために、従来のエッチング技術を使用して、基板１００
中に浅いトレンチ１３６が形成される。トレンチには、
従来のプロセスを使用して、誘電体材料１３８，ここで
はＴＥＯＳが充填されて、これにより図３Ｅに示されて
いるストラクチャが生成される。図３Ｆに示されている
ストラクチャの表面は、図１Ｆおよび図１Ｇと関連して
先に説明したプロセスを使用して平坦化されて、これに
より図３Ｆに示されているストラクチャが生成される。
犠牲材料（すなわち、シリコン窒化物層１２８および多
結晶シリコン層１３０）の上側の部分は、図示されてい
るように、露出されておりかつ誘電体材料１３８中に突
出していることを指摘しておく。更にもう一度述べてお
くが、犠牲材料はトレンチ１００のサイドウォールの部
分にデポジットされた（図３Ａおよび図３Ｂ）。
【００３４】図３Ｇを参照するに、多結晶シリコン層１
３０の露出された部分（図３Ｆ）は、図１Ｈとの関連に
おいて説明した手法で選択的に除去されて、これにより
図３Ｇに図示のストラクチャが生じる。このストラクチ
ャは、ストラクチャの上表面にギャップ１４０を残して
多結晶シリコン材料１３０が除去されている。このギャ
ップ１４０は、層１５０の厚さが酸化物層１２６の表面
上で均一であることを保証する。次いで、シリコン窒化
層の露出された部分が、異方性ウェットエッチング、こ
こではホットリン酸を使用してエッチングされて、図３
Ｈに図示のストラクチャが生成される。このエッチング
はシリコン窒化物に対して選択的でありかつシリコンま
たはシリコン二酸化物を顕著にはエッチングしない。こ
のエッチングはギャップ１４０内に入り（図３Ｇおよび
図３Ｈ）かつパッド窒化物を距離ｘだけラテラルに取り
除く（技術的にｘマイナスシリコン窒化物１２８の３〜
５ｎｍの厚さ）ことを述べておく。いずれの場合にも、
パッド窒化物１２４のウォール１４２はトレンチ１０２
のサイドウォール１４４から前以て決められた距離がお
かれている。ストラップの高さはｙであり、ここでは約
４００ｎｍであることを述べておく。
３０の露出された部分（図３Ｆ）は、図１Ｈとの関連に
おいて説明した手法で選択的に除去されて、これにより
図３Ｇに図示のストラクチャが生じる。このストラクチ
ャは、ストラクチャの上表面にギャップ１４０を残して
多結晶シリコン材料１３０が除去されている。このギャ
ップ１４０は、層１５０の厚さが酸化物層１２６の表面
上で均一であることを保証する。次いで、シリコン窒化
層の露出された部分が、異方性ウェットエッチング、こ
こではホットリン酸を使用してエッチングされて、図３
Ｈに図示のストラクチャが生成される。このエッチング
はシリコン窒化物に対して選択的でありかつシリコンま
たはシリコン二酸化物を顕著にはエッチングしない。こ
のエッチングはギャップ１４０内に入り（図３Ｇおよび
図３Ｈ）かつパッド窒化物を距離ｘだけラテラルに取り
除く（技術的にｘマイナスシリコン窒化物１２８の３〜
５ｎｍの厚さ）ことを述べておく。いずれの場合にも、
パッド窒化物１２４のウォール１４２はトレンチ１０２
のサイドウォール１４４から前以て決められた距離がお
かれている。ストラップの高さはｙであり、ここでは約
４００ｎｍであることを述べておく。
【００３５】図３Ｉを参照するに、ストラクチャの表面
は誘電体層１５０、ここではシリコン二酸化物またはシ
リコン酸窒化物によってコーティングされる。この層は
前以て決められた厚さ、ここでは例えば２５ｎｍの厚さ
を有している。層１５０のデポジットは正角でありかつ
パッド窒化物エッチバック、または空所形成から図３Ｈ
に図示のストラクチャ中に形成された空所１５２を充填
していない。
は誘電体層１５０、ここではシリコン二酸化物またはシ
リコン酸窒化物によってコーティングされる。この層は
前以て決められた厚さ、ここでは例えば２５ｎｍの厚さ
を有している。層１５０のデポジットは正角でありかつ
パッド窒化物エッチバック、または空所形成から図３Ｈ
に図示のストラクチャ中に形成された空所１５２を充填
していない。
【００３６】次に図３Ｊを参照するに、層１５０に対し
て使用される材料、ここではシリコン二酸化物またはシ
リコン酸窒化物に対して選択的にである異方性またはウ
ェットエッチングを使用して、この種の層１５０の上側
の部分が除去されて、図３Ｊに図示のストラクチャが生
成されることになる。
て使用される材料、ここではシリコン二酸化物またはシ
リコン酸窒化物に対して選択的にである異方性またはウ
ェットエッチングを使用して、この種の層１５０の上側
の部分が除去されて、図３Ｊに図示のストラクチャが生
成されることになる。
【００３７】次いで、シリコン二酸化物層の露出された
部分がフッ化水素酸ウェットエッチングを使用して除去
され、このプロセスにより、ＳＴＩに対して使用された
誘電体材料の上側の部分も除去され、従ってシリコン基
板１００の部分１６０が露出される（図３Ｊ）。シリコ
ンの露出された部分１６０（図３Ｊ）の露出された部分
を選択的に除去するためにＲＩＥが使用される。このＲ
ＩＥはシリコン窒化物またはシリコン二酸化物（ＴＥＯ
Ｓ）をエッチングせず、従ってこの種の材料はＲＩＥマ
スクを生成して、幅ｘを有しているシリコンが基板１０
０の上表面１６２から前以て決められた深さＤだけ下が
るようにされる。すなわち、シリコンの表面１６４が基
板１００の上表面１６２から深さＤだけ下がるようにす
るために時間コントロールされるＲＩＥが使用され、そ
の際この場合例えばＤは２００〜５００ｎｍである。換
言すれば、シリコン基板１００にバーチカルウォール１
６６を有している階段が形成され、このウォール１６６
は高さＤを有しておりかつかつこの種のウォール１６６
はトレンチのサイドウォール１４４から前以て決められ
た距離ｘだけ間隔をおかれている。後述するように、こ
のバーチカルウォール１６６はＤＲＡＭセルの電界効果
トランジスタに対するゲートチャネルを生成する。この
種のバーチカルウォール１６６はＳＴＩに続いて、リソ
グラフィーおよびこれにより要求されるクリチカルなア
ライメントなしに形成されることも述べておく。
部分がフッ化水素酸ウェットエッチングを使用して除去
され、このプロセスにより、ＳＴＩに対して使用された
誘電体材料の上側の部分も除去され、従ってシリコン基
板１００の部分１６０が露出される（図３Ｊ）。シリコ
ンの露出された部分１６０（図３Ｊ）の露出された部分
を選択的に除去するためにＲＩＥが使用される。このＲ
ＩＥはシリコン窒化物またはシリコン二酸化物（ＴＥＯ
Ｓ）をエッチングせず、従ってこの種の材料はＲＩＥマ
スクを生成して、幅ｘを有しているシリコンが基板１０
０の上表面１６２から前以て決められた深さＤだけ下が
るようにされる。すなわち、シリコンの表面１６４が基
板１００の上表面１６２から深さＤだけ下がるようにす
るために時間コントロールされるＲＩＥが使用され、そ
の際この場合例えばＤは２００〜５００ｎｍである。換
言すれば、シリコン基板１００にバーチカルウォール１
６６を有している階段が形成され、このウォール１６６
は高さＤを有しておりかつかつこの種のウォール１６６
はトレンチのサイドウォール１４４から前以て決められ
た距離ｘだけ間隔をおかれている。後述するように、こ
のバーチカルウォール１６６はＤＲＡＭセルの電界効果
トランジスタに対するゲートチャネルを生成する。この
種のバーチカルウォール１６６はＳＴＩに続いて、リソ
グラフィーおよびこれにより要求されるクリチカルなア
ライメントなしに形成されることも述べておく。
【００３８】次に図３Ｋおよび図３Ｌを参照するに、シ
リコン窒化物層１２４はホットリン酸を使用して選択的
に除去されかつパッドシリコン窒化物層１２４の下方の
シリコン二酸化物層１２６はエッチングを含んでいるフ
ッ化水素酸を使用して除去されて、これにより図３Ｌに
図示のストラクチャが生成される。
リコン窒化物層１２４はホットリン酸を使用して選択的
に除去されかつパッドシリコン窒化物層１２４の下方の
シリコン二酸化物層１２６はエッチングを含んでいるフ
ッ化水素酸を使用して除去されて、これにより図３Ｌに
図示のストラクチャが生成される。
【００３９】次に図３Ｍを参照するに、シリコン基板１
００の露出された表面部分１６２が酸化されて、従来の
ゲート酸化物１２８が形成される。ドープされた多結晶
シリコンの層１８０は、図３Ｍに図示のストラクチャを
生成するために、ストラクチャの表面上にデポジットさ
れる。それからこのストラクチャはいずれか従来の手法
で処理されて、電界効果トランジスタ２１０に対するゲ
ート電極２００およびソースおよびドレイン領域２０
２，２０４が生成されるようにする。結果として生じる
ＤＲＡＭセルは図３Ｎに示されており、この種のトラン
ジスタは接続、すなわち埋込みストラップ領域を介して
電気的にトレンチキャパシタに接続されている。
００の露出された表面部分１６２が酸化されて、従来の
ゲート酸化物１２８が形成される。ドープされた多結晶
シリコンの層１８０は、図３Ｍに図示のストラクチャを
生成するために、ストラクチャの表面上にデポジットさ
れる。それからこのストラクチャはいずれか従来の手法
で処理されて、電界効果トランジスタ２１０に対するゲ
ート電極２００およびソースおよびドレイン領域２０
２，２０４が生成されるようにする。結果として生じる
ＤＲＡＭセルは図３Ｎに示されており、この種のトラン
ジスタは接続、すなわち埋込みストラップ領域を介して
電気的にトレンチキャパシタに接続されている。
【００４０】特許請求の範囲の精神および範囲を逸脱し
なければその他の実施例も可能である。
なければその他の実施例も可能である。
【図１Ａ】本発明によるＤＲＡＭセルをその製造のある
段階において示す断面略図である。
段階において示す断面略図である。
【図１Ｂ】本発明によるＤＲＡＭセルをその製造のある
段階において示す断面略図である。
段階において示す断面略図である。
【図１Ｃ】本発明によるＤＲＡＭセルをその製造のある
段階において示す断面略図である。
段階において示す断面略図である。
【図１Ｄ】本発明によるＤＲＡＭセルをその製造のある
段階において示す断面略図である。
段階において示す断面略図である。
【図１Ｅ】本発明によるＤＲＡＭセルをその製造のある
段階において示す断面略図である。
段階において示す断面略図である。
【図１Ｆ】本発明によるＤＲＡＭセルをその製造のある
段階において示す断面略図である。
段階において示す断面略図である。
【図１Ｇ】本発明によるＤＲＡＭセルをその製造のある
段階において示す断面略図である。
段階において示す断面略図である。
【図１Ｈ】本発明によるＤＲＡＭセルをその製造のある
段階において示す断面略図である。
段階において示す断面略図である。
【図１Ｉ】本発明によるＤＲＡＭセルをその製造のある
段階において示す断面略図である。
段階において示す断面略図である。
【図１Ｊ】本発明によるＤＲＡＭセルをその製造のある
段階において示す断面略図である。
段階において示す断面略図である。
【図１Ｋ】本発明によるＤＲＡＭセルをその製造のある
段階において示す断面略図である。
段階において示す断面略図である。
【図１Ｌ】本発明によるＤＲＡＭセルをその製造のある
段階において示す断面略図である。
段階において示す断面略図である。
【図２】図１Ａないし図１Ｌに図示されたステップに従
って製造されるＤＲＡＭセルの断面略図である。
って製造されるＤＲＡＭセルの断面略図である。
【図３Ａ】本発明の別の実施例によるＤＲＡＭセルをそ
の製造のある段階において示す断面略図である。
の製造のある段階において示す断面略図である。
【図３Ｂ】本発明の別の実施例によるＤＲＡＭセルをそ
の製造のある段階において示す断面略図である。
の製造のある段階において示す断面略図である。
【図３Ｃ】本発明の別の実施例によるＤＲＡＭセルをそ
の製造のある段階において示す断面略図である。
の製造のある段階において示す断面略図である。
【図３Ｄ】本発明の別の実施例によるＤＲＡＭセルをそ
の製造のある段階において示す断面略図である。
の製造のある段階において示す断面略図である。
【図３Ｅ】本発明の別の実施例によるＤＲＡＭセルをそ
の製造のある段階において示す断面略図である。
の製造のある段階において示す断面略図である。
【図３Ｆ】本発明の別の実施例によるＤＲＡＭセルをそ
の製造のある段階において示す断面略図である。
の製造のある段階において示す断面略図である。
【図３Ｇ】本発明の別の実施例によるＤＲＡＭセルをそ
の製造のある段階において示す断面略図である。
の製造のある段階において示す断面略図である。
【図３Ｈ】本発明の別の実施例によるＤＲＡＭセルをそ
の製造のある段階において示す断面略図である。
の製造のある段階において示す断面略図である。
【図３Ｉ】本発明の別の実施例によるＤＲＡＭセルをそ
の製造のある段階において示す断面略図である。
の製造のある段階において示す断面略図である。
【図３Ｊ】本発明の別の実施例によるＤＲＡＭセルをそ
の製造のある段階において示す断面略図である。
の製造のある段階において示す断面略図である。
【図３Ｋ】本発明の別の実施例によるＤＲＡＭセルをそ
の製造のある段階において示す断面略図である。
の製造のある段階において示す断面略図である。
【図３Ｌ】本発明の別の実施例によるＤＲＡＭセルをそ
の製造のある段階において示す断面略図である。
の製造のある段階において示す断面略図である。
【図３Ｍ】本発明の別の実施例によるＤＲＡＭセルをそ
の製造のある段階において示す断面略図である。
の製造のある段階において示す断面略図である。
【図３Ｎ】本発明の別の実施例によるＤＲＡＭセルをそ
の製造のある段階において示す断面略図である。
の製造のある段階において示す断面略図である。
３ セル、 ４，２１０ 電界効果トランジスタ、
５，２０２／２０４ ソース／ドレイン領域、 ６，１
４，１６，１０６ ストレージキャパシタないしストレ
ージノード、 ７，１５０ 埋込みストラップ、または
接続領域、 １０，１００ 基板、 １２，１０２ デ
ィープトレンチ、 １８，１０８ ノード誘電体、 ２
０，１１０ 誘電体カラー、 ２４ 凹所、 ２６，１
２２ パッドスタック、 ３２，１２６ シリコン窒化
物層または保護層、 ３４，３４′，１３０ 多結晶シ
リコン、 ４３，１３６ 浅いトレンチ、 ４４ ディ
ボット、 ５０，１５５ 埋込ストラップ、 ５２，１
４０ ギャップ、 １６６バーチカルウォール
５，２０２／２０４ ソース／ドレイン領域、 ６，１
４，１６，１０６ ストレージキャパシタないしストレ
ージノード、 ７，１５０ 埋込みストラップ、または
接続領域、 １０，１００ 基板、 １２，１０２ デ
ィープトレンチ、 １８，１０８ ノード誘電体、 ２
０，１１０ 誘電体カラー、 ２４ 凹所、 ２６，１
２２ パッドスタック、 ３２，１２６ シリコン窒化
物層または保護層、 ３４，３４′，１３０ 多結晶シ
リコン、 ４３，１３６ 浅いトレンチ、 ４４ ディ
ボット、 ５０，１５５ 埋込ストラップ、 ５２，１
４０ ギャップ、 １６６バーチカルウォール
───────────────────────────────────────────────────── フロントページの続き (71)出願人 399035836 1730 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒｅ ｅｔ、Ｓａｎ Ｊｏｓｅ、ＣＡ、ＵＳＡ (72)発明者 ウルリケ グリューニング アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ タウン ヴュー ド ライヴ 38
Claims (40)
- 【請求項１】 半導体基板中にサイドウォールを形成
し、該サイドウォールは該基板の表面の下方に延在して
おり、前記サイドウォールに犠牲材料を形成し、前記基
板の表面に被覆材料を形成し、ここで前記犠牲材料の一
部は該被覆材料中に突出しており、かつ前記犠牲材料を
選択的に除去し、一方前記被覆材料を残して、半導体基
体の表面の下方に配置された、基体の領域が露出するよ
うにする方法。 - 【請求項２】 半導体基板中にトレンチを形成し、該ト
レンチは該半導体基板中に配置された、トレンチのサイ
ドウォールを備えており、該サイドウォールは該半導体
基板によって生成されており、前記トレンチの前記サイ
ドウォールに犠牲材料を形成し、該犠牲材料は前記半導
体基板の表面から該半導体基板の表面の下方の基板内に
延在しており、前記半導体基板の表面上に被覆材料を形
成し、ここで前記犠牲材料の一部は該被覆材料中に突出
していて、該犠牲材料のこの部分が露出するようにし、
かつ前記被覆材料および前記犠牲材料の露出された部分
に対してエッチングを行って、選択的に犠牲材料が除去
され、一方被覆材料が残るようにし、このように除去さ
れた犠牲材料により第２の領域のサイドウォールが露出
されるようにする方法。 - 【請求項３】 前記半導体基板の選択された部分にアク
ティブエリアを画定し、この場合前記基板のアクティブ
でないエリア上の被覆材料として誘電体材料を設けるこ
とが含まれており、前記アクティブエリアは第２の異な
った材料によって被覆され、ここで前記犠牲材料の選択
的な除去によりトレンチのサイドウォール部分が露出さ
れ、該露出されたサイドウォール部分は該サイドウォー
ルの位置を指示するマーカとして用いられ、かつエッチ
ングを、前記アクティブなエリアおよびアクティブでな
いエリアを被覆する前記異なった材料に接触するように
行い、該エッチングにより選択的に前記第２の材料の部
分を選択的に除去して、前記トレンチのサイドウォール
に隣接している、前記アクティブなエリアの下方に位置
する部分が露出されて、埋込みストラップ領域が露出す
るようにし、前記露出された埋込みストラップ領域に材
料を設ける請求項２記載の方法。 - 【請求項４】 前記半導体基板のアクティブでないエリ
ア上に被覆誘電体材料を設けることを含めて該基板の選
択された部分にアクティブなエリアを画定し、該アクテ
ィブなエリアは、第２の異なった材料によって被覆さ
れ、犠牲材料の選択的な除去により前記トレンチのサイ
ドウォールが露出され、このようにして露出されたサイ
ドウォール部分はこの種のサイドウォールの位置を指示
するマーカとして用いられ、エッチングを、前記アクテ
ィブなエリアおよびアクティブでないエリアを被覆する
異なっている材料と接触するように行い、該エッチング
は該第２の材料の部分を選択的に除去して、該アクティ
ブなエリアの下方に位置する部分が前記トレンチのサイ
ドウォールから選択された距離だけラテラルに間隔をお
いて露出するようにし、前記露出されたアクティブなエ
リアを異方性エッチングしてサイドウォールから選択さ
れた距離だけラテラルに間隔をおいてバーチカルな表面
が生成されるようにし、かつ該バーチカルウォールに沿
ってゲートチャネルを有している電界効果トランジスタ
を前記アクティブなエリアに形成する請求項２記載の方
法。 - 【請求項５】 半導体基板の第１の領域を形成する方法
であって、該第１の領域は該基板の表面の下方に、第２
の領域とアライメントされて配置されており、該第２の
領域は半導体基板において半導体基板の表面の下方に配
置されている部分を有している、そういう形式の第１の
領域を形成する方法において、前記半導体基板に第２の
領域を形成し、該第２の領域は半導体基板によって生成
されるサイドウォール部分を有しており、前記第２の領
域のサイドウォール部分に犠牲材料を形成し、該犠牲材
料は前記半導体基板の表面から該半導体基板の表面の下
方の基板中に延在しており、前記半導体基板の表面に被
覆材料を形成し、ここで前記犠牲材料の部分は該被覆材
料中に突出していて、犠牲材料の該部分が露出するよう
にし、かつ前記被覆材料および犠牲材料の露出された部
分に対してエッチングを行って、選択的に該犠牲材料が
サイドウォール部分から除去され、一方被覆材料が残
り、このように犠牲材料が除去されたことにより第２の
領域のサイドウォール部分を露出するようにし、前記第
２の領域の露出された部分を前記第２の領域のサイドウ
ォールの位置を指示するマーカとして使用して前記半導
体基板中に前記第１の領域を形成する方法。 - 【請求項６】 半導体基板の第１の領域に選択された材
料を設ける方法であって、該第１の領域は該基板の表面
の下方に、第２の領域とアライメントされて配置されて
おり、該第２の領域は半導体基板において半導体基板の
表面の下方に配置されている部分を有している、そうい
う形式の第１の領域に選択された材料を設ける方法にお
いて、前記半導体基板に第２の領域を形成するが、該第
２の領域は該半導体基板によって生成されるサイドウォ
ール部分を有しており、前記第２の領域のサイドウォー
ル部分に犠牲材料を形成し、該犠牲材料は前記半導体基
板の表面から該半導体基板の表面の下方の基板中に延在
しており、前記半導体基板の表面に被覆材料を形成し、
ここで前記犠牲材料の部分は該被覆材料中に突出してい
て、該犠牲材料の該部分が露出するようにし、前記被覆
材料および犠牲材料の露出された部分に対してエッチン
グを行って、選択的に該犠牲材料が除去され、一方被覆
材料が残り、このように犠牲材料が除去されることによ
り前記半導体基板の表面の下方に配置された、該半導体
基板の前記第１の領域を露出するようにし、前記半導体
の該露出された部分に前記選択された材料を設ける方
法。 - 【請求項７】 半導体基板の第１の領域に選択された材
料を設ける方法であって、該第１の領域は、該半導体基
板の表面の下方に該半導体基板に配置されているトレン
チのサイドウォールと接触して該基板の表面の下方に配
置されている、そういう形式の第１の領域に選択された
材料を設ける方法において、前記半導体基体に前記トレ
ンチを形成し、ここで該トレンチは該半導体基板によっ
て生成されている、トレンチのサイドウォールを備えて
おり、前記トレンチのサイドウォール部分に犠牲材料を
形成し、該犠牲材料は前記半導体基板の表面から該半導
体基板の表面の下方の基板中に延在しており、前記半導
体基板の表面に被覆材料を形成し、ここで前記犠牲材料
の部分は該被覆材料中に突出していて、犠牲材料の一部
が露出するようにし、前記被覆材料および犠牲材料の露
出された部分に対してエッチングを行って、選択的に該
犠牲材料が除去され、一方被覆材料が残り、このように
犠牲材料が除去されることにより半導体基板の表面の下
方に配置された、該基板の第１の領域が露出するように
し、該半導体の該露出された部分に選択された材料を設
ける方法。 - 【請求項８】 半導体基板にダイナミック・ランダム・
アクセスメモリセルを形成する方法であって、該セルは
接続領域を介してストレージキャパシタに電気的に接続
されているトランジスタを該半導体基板のアクティブな
エリアに有している、そういう形式のダイナミック・ラ
ンダム・アクセスメモリセルを形成する方法において、
前記半導体基板におけるトレンチの下側の部分に前記キ
ャパシタに対する電極を形成し、前記トレンチのサイド
ウォール部分に犠牲材料を形成し、該犠牲材料は前記半
導体基板の表面から該半導体基板の表面の下方の該基板
中に延在しており、前記半導体基板の表面に被覆材料を
形成することを有している、トランジスタのアクティブ
なエリアを画定し、ここで前記犠牲材料の一部は該被覆
材料中に突出していて、犠牲材料のこの部分が露出する
ようにし、前記被覆材料および犠牲材料の露出された部
分に対してエッチングを行って、選択的に該犠牲材料が
除去され、一方被覆材料が残り、このように犠牲材料を
除去することで前記半導体基板の表面の下方に配置され
た、該基板の前記第１の領域が露出されるようにし、該
半導体の該露出された部分に選択された材料を設ける方
法。 - 【請求項９】 前記アクティブなエリアを画定するステ
ップには、前記基板を低くとも１０００℃の温度に曝す
ことが含まれている請求項８記載の方法。 - 【請求項１０】 前記アクティブなエリアを画定するス
テップには、前記基板を少なくとも２ｍｉｎの時間間隔
の間前記温度に曝すことが含まれている請求項９記載の
方法。 - 【請求項１１】 前記アクティブなエリアを画定する前
に、導電性材料および前記トレンチの上側の部分の上に
保護層を形成し、前記アクティブなエリアの画定の後に
前記保護層の一部を除去して、前記トレンチの上側の部
分が再露出するようにし、害とランチの再露出された上
側の部分に接触しているような接続良識を有する接続領
域を形成する請求項８記載の方法。 - 【請求項１２】 前記アクティブエリアの画定の前に前
記保護層の上に犠牲材料を形成し、かつここで該アクテ
ィブエリアの画定には、前記基板の表面部分に浅いトレ
ンチを形成することが含まれており、該浅いトレンチは
前記キャパシタの別の部分の上に形成されることが抑止
され、前記犠牲材料が該キャパシタの該別の部分上に配
置され、かつここで、前記アクティブなエリア画定の後
で、埋込みストラップ形成には、前記犠牲材料を除去し
てディボットを生成すること、および該ディボットに埋
込みストラップを形成することが含まれている請求項１
１記載の方法。 - 【請求項１３】 半導体基板にダイナミック・ランダム
・アクセスメモリセルを形成する方法であって、該セル
は接続領域を介してストレージキャパシタに電気的に接
続されている、電界効果トランジスタのソース／ドレイ
ン領域を有している、そういう形式のダイナミック・ラ
ンダム・アクセスメモリセルを形成する方法において、
前記半導体基板におけるトレンチの下側の部分に前記キ
ャパシタに対する電極を形成し、前記トレンチの第１の
上側の部分のサイドウォールに前以て決められた厚さを
有する犠牲材料を形成しかつ該犠牲材料に隣接してい
る、該トレンチの第２の上側の部分に第２の材料を形成
し、前記犠牲材料を選択的に除去して、該トレンチのサ
イドウォールにアライメントされている、前記トレンチ
の上側の部分に前以て決められた体積のディボットを形
成し、該ディボットに第３の材料を充填して、前記接続
領域が生成されるようにし、前記ドープされたシリコン
にドーパントを前記接続領域を介して前記電界効果トラ
ンジスタのソース／ドレイン領域に拡散する方法。 - 【請求項１４】 半導体基板にダイナミック・ランダム
・アクセスメモリセルを形成する方法であって、該セル
は接続領域を介してストレージキャパシタに電気的に接
続されている、電界効果トランジスタのソース／ドレイ
ン領域を有している、そういう形式のダイナミック・ラ
ンダム・アクセスメモリセルを形成する方法において、
前記半導体基板におけるトレンチの下側の部分に前記キ
ャパシタに対するドープされたシリコン材料電極を形成
し、前記トレンチの上側の部分のサイドウォールに保護
層で覆い、前記トレンチの第１の上側の部分の前記覆わ
れたサイドウォールに前以て決められた厚さを有する犠
牲材料を形成しかつ該犠牲材料に隣接している、該トレ
ンチの第２の上側の部分に第２の材料を形成し、前記シ
リコン基板に前記セルに対するアイソレーショントレン
チを形成し、前記サイドウォールを酸化してアイソレー
ショントレンチを形成し、該アイソレーショントレンチ
に誘電体材料を充填し、前記犠牲材料を選択的に除去し
て、該トレンチのサイドウォールにアライメントされて
いる、トレンチの上側の部分に前以て決められた体積の
ディボットが形成されるようにし、該ディボットにシリ
コンを充填して、前記接続領域が生成されるようにし、
かつ前記ドープされたシリコン材料にドーパントを前記
シリコン材料接続領域を介して前記電界効果トランジス
タのソース／ドレイン領域に拡散する方法。 - 【請求項１５】 前記保護層はシリコン窒化物である請
求項１４記載の方法。 - 【請求項１６】 前記犠牲材料はシリコンである請求項
１５記載の方法。 - 【請求項１７】 前記誘電体材料はシリコン二酸化物を
含んでいる請求項１６記載の方法。 - 【請求項１８】 前記シリコン基板に前記トレンチを形
成する前に該基板上にパッド層を形成することを含みか
つ前記アイソレーショントレンチに誘電体材料を充填す
るステップは、誘電体を前記パッド層にデポジットする
ことを有しており、ここでその一部が前記トレンチを充
填しかつ該トレンチの上に延在し、かつ前記パッド層の
表面に対して前記デポジットされた誘電体を平坦化する
ことを有している請求項１４記載の方法。 - 【請求項１９】 前記保護層はシリコン窒化物である請
求項１８記載の方法。 - 【請求項２０】 前記犠牲層はシリコンである請求項１
９記載の方法。 - 【請求項２１】 前記誘電体材料はシリコン二酸化物を
含んでいる請求項２０記載の方法。 - 【請求項２２】 半導体基板にダイナミック・ランダム
・アクセスメモリセルを形成する方法であって、該セル
は接続領域を介してストレージキャパシタに電気的に接
続されている、電界効果トランジスタのソース／ドレイ
ン領域を有している、そういう形式のダイナミック・ラ
ンダム・アクセスメモリセルを形成する方法において、
前記シリコン基板におけるトレンチの下側の部分に前記
キャパシタに対するドープされたシリコン材料電極を形
成し、前記シリコン基板中に前記セルに対するトレンチ
アイソレーションを形成し、前記サイドウォールを酸化
して該アイソレーショントレンチを形成し、該アイソレ
ーショントレンチに誘電体材料を充填し、続いて前記接
続領域を形成し、かつ前記ドープされたシリコン材料に
ドーパントを前記シリコン接続領域を介して前記電界効
果トランジスタのソース／ドレイン領域に拡散する方
法。 - 【請求項２３】 前記トレンチの上側の部分のサイドウ
ォールを保護層で覆うステップを含んでおり、前記トレ
ンチの第１の上側の部分の前記覆われたサイドウォール
の上に前以て決められた厚さを有する犠牲材料を形成し
かつ該犠牲材料に隣接している、該トレンチの第２の上
側の部分に第２の材料を形成し、シリコン基板に前記セ
ルに対するアイソレーショントレンチを形成し、前記サ
イドウォールを酸化してアイソレーショントレンチを形
成し、該アイソレーショントレンチに誘電体材料を充填
し、前記犠牲材料を選択的に除去して、該トレンチのサ
イドウォールにアライメントされている、前記トレンチ
の上側の部分に前以て決められた体積のディボットを形
成し、前記保護層を選択的に除去して、ドープされたシ
リコン材料が露出するようにし、前記ディボットにシリ
コンを充填して、前記接続領域が生成されるようにする
請求項２２記載の方法。 - 【請求項２４】 前記保護層はシリコン窒化物である請
求項２３記載の方法。 - 【請求項２５】 前記犠牲材料はシリコンである請求項
２４記載の方法。 - 【請求項２６】 前記誘電体材料はシリコン二酸化物を
含んでいる請求項２５記載の方法。 - 【請求項２７】 前記シリコン基板に前記トレンチを形
成する前に該基板上にパッド層を形成することを含みか
つ前記アイソレーショントレンチに誘電体材料を充填す
るステップは、該誘電体を前記パッド層にデポジットす
ることを有しており、ここでその一部が前記トレンチを
充填しかつ該トレンチの上に延在し、かつ前記パッド層
の表面に対して前記デポジットされた誘電体を平坦化す
ることを有している請求項２２記載の方法。 - 【請求項２８】 前記保護層はシリコン窒化物である請
求項２７記載の方法。 - 【請求項２９】 前記犠牲層はシリコンである請求項２
８記載の方法。 - 【請求項３０】 前記誘電体材料はシリコン二酸化物を
含んでいる請求項２９記載の方法。 - 【請求項３１】 シリコン基板にダイナミック・ランダ
ム・アクセスメモリを形成するための方法であって、該
セルは、接続領域を介してストレージキャパシタに電気
的に接続されている、電界効果トランジスタのソース／
ドレイン領域を有している、そういう形式のダイナミッ
ク・ランダム・アクセスメモリを形成するための方法に
おいて、前記シリコン基板におけるトレンチの下側の部
分において前記キャパシタに対するドープされたシリコ
ン材料電極を形成し、前記トレンチの上側の部分のサイ
ドウォールを保護層で覆い、前記トレンチの第１の上側
の部分の覆われたサイドウォールの上に前以て決められ
た厚さを有する犠牲材料を形成しかつ該犠牲材料に隣接
している、該トレンチの第２の上側の部分に第２の材料
を形成し、前記シリコン基板内にセルに対するアイソレ
ーショントレンチを形成し、前記サイドウォールを酸化
して該アイソレーショントレンチを形成し、前記アイソ
レーショントレンチに誘電体材料を充填し、前記犠牲材
料を選択的に除去して、前記トレンチのサイドウォール
にアライメントされている、前記トレンチの上側の部分
に前以て決められた体積を有するディボットを形成し、
前記保護層を選択的に除去して、ドープされたシリコン
材料が露出されるようにし、前記ディボットにシリコン
を充填して、前記接続領域が生成されるようにし、かつ
前記ディボットに充填されたシリコンをエッチバックし
て、該ディボットに充填されたシリコン中にディボット
が生成されるようにし、前記ディボットに充填されたシ
リコン中のディボットに第２の誘電体材料を充填する方
法。 - 【請求項３２】 前記第２の誘電体材料の上側の部分を
除去しかつ前記シリコン基板の上表面を露出し、前記シ
リコンの露出された表面にゲート酸化物を成長させ、前
記ゲート酸化物上に電界効果トランジスタに対するゲー
ト電極を形成するステップが含まれている請求項３１記
載の方法。 - 【請求項３３】 前記保護層はシリコン窒化物である請
求項３２記載の方法。 - 【請求項３４】 前記犠牲層はシリコンである請求項３
３記載の方法。 - 【請求項３５】 前記最初に述べた誘電体材料はシリコ
ン二酸化物を含んでいる請求項３４記載の方法。 - 【請求項３６】 前記第２の誘電体材料はシリコン酸窒
化物を含んでいる請求項３４記載の方法。 - 【請求項３７】 接続領域を介してストレージキャパシ
タに電気的に接続されている、電界効果トランジスタの
ソース／ドレイン領域を有しているダイナミック・ラン
ダム・アクセスメモリをシリコン基板に形成するための
方法において、前記シリコン基板におけるトレンチの下
側の部分において前記キャパシタに対するドープされた
シリコン材料電極を前記シリコンサイドウォールに接触
している、ドープされたシリコン材料の部分によって形
成して、前記接続領域が生成されるようにし、前記トレ
ンチの上側の部分のサイドウォールを保護層で覆い、前
記トレンチの第１の上側の部分の覆われたサイドウォー
ルの上に前以て決められた厚さを有する犠牲材料を形成
しかつ該犠牲材料に隣接している、該トレンチの第２の
上側の部分に第２の材料を形成し、前記シリコン基板中
に前記セルに対するアイソレーショントレンチを形成
し、前記犠牲材料を選択的に除去して、前記トレンチの
サイドウォールにアライメントされている、該トレンチ
の上側の部分に前以て決められた体積のディボットを形
成して、前記保護層が露出されるようにし、該保護層を
選択的に除去して、ドープされたシリコン材料および前
記接続領域の上の前記トレンチのシリコンサイドウォー
ルの上側の部分が露出されるようにし、前記ディボット
に非シリコンを充填して、前記接続領域の上で前記トレ
ンチのシリコンサイドウォールの上側の部分に沿って材
料が設けられるようにし、かつ前記非シリコン材料に隣
接している、前記シリコンの上側の部分をエッチバック
し、該非シリコン材料は前記ドープされたシリコンを選
択的なエッチングから保護するものであり、前記エッチ
ングされたシリコンサイドウォール上にゲート酸化物を
成長させ、該ゲート酸化物上に前記電界効果トランジス
タに対するゲート電極を形成し、該トランジスタは前記
選択的にエッチングされたシリコンのサイドウォールに
沿ったゲートチャネルを有している方法。 - 【請求項３８】 前記保護層はシリコン窒化物である請
求項３７記載の方法。 - 【請求項３９】 前記犠牲層はシリコンである請求項３
８記載の方法。 - 【請求項４０】 前記非シリコン材料は酸窒化物を含ん
でいる請求項３９記載の方法。
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| JP2000243934A true JP2000243934A (ja) | 2000-09-08 |
Family
ID=22955742
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
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| US (1) | US6331459B1 (ja) |
| EP (1) | EP1030362A2 (ja) |
| JP (1) | JP2000243934A (ja) |
| KR (1) | KR20000058096A (ja) |
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- 2000-02-18 CN CNB001022814A patent/CN1158701C/zh not_active Expired - Fee Related
- 2000-02-18 KR KR1020000007767A patent/KR20000058096A/ko not_active Application Discontinuation
- 2000-02-18 JP JP2000041642A patent/JP2000243934A/ja active Pending
- 2000-04-26 TW TW089102599A patent/TW495924B/zh not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011101017A (ja) * | 2009-11-09 | 2011-05-19 | Tokyo Electron Ltd | 深溝ライナ除去方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1264170A (zh) | 2000-08-23 |
| KR20000058096A (ko) | 2000-09-25 |
| US6331459B1 (en) | 2001-12-18 |
| CN1158701C (zh) | 2004-07-21 |
| TW495924B (en) | 2002-07-21 |
| EP1030362A2 (en) | 2000-08-23 |
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