JPH0574927A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0574927A JPH0574927A JP3234195A JP23419591A JPH0574927A JP H0574927 A JPH0574927 A JP H0574927A JP 3234195 A JP3234195 A JP 3234195A JP 23419591 A JP23419591 A JP 23419591A JP H0574927 A JPH0574927 A JP H0574927A
- Authority
- JP
- Japan
- Prior art keywords
- film
- bpsg
- trench
- groove
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76221—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO with a plurality of successive local oxidation steps
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/05—Etch and refill
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/117—Oxidation, selective
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】 （修正有）
【目的】誘電率が低く、ＬＳＩの高速化に寄与するＢＰ
ＳＧを埋設したトレンチを用いる半導体装置において、
トレンチにＢＰＳＧを埋設した後に、シリコン基板表面
を熱酸化する際に、ＢＰＳＧ中のリンやボロンがアウト
ディフュージョンし、基板表面に不純物拡散領域が形成
されるのを防止する。 【構成】トレンチ２内面に、Ｓi Ｏ2 膜３、Ｓi3Ｎ4 膜
４Ｂといった絶縁膜を形成し、ＢＰＳＧ５Ｃを埋設した
後、ＢＰＳＧ５Ｃを覆うように溝２より幅が広いＳi3Ｎ
4 膜を形成する。その後、半導体基板１表面を熱酸化し
ても、半導体基板１にはＢＰＳＧ５Ｃからのリンやボロ
ンのアウトディフューションによる拡散領域は形成され
ない。 【効果】従来のＢＰＳＧ埋設トレンチでアウトディフュ
ーションによりトレンチ周囲に形成されていた不純物拡
散領域が無くなるため、絶縁分離領域の幅を大幅に縮小
できる。
ＳＧを埋設したトレンチを用いる半導体装置において、
トレンチにＢＰＳＧを埋設した後に、シリコン基板表面
を熱酸化する際に、ＢＰＳＧ中のリンやボロンがアウト
ディフュージョンし、基板表面に不純物拡散領域が形成
されるのを防止する。 【構成】トレンチ２内面に、Ｓi Ｏ2 膜３、Ｓi3Ｎ4 膜
４Ｂといった絶縁膜を形成し、ＢＰＳＧ５Ｃを埋設した
後、ＢＰＳＧ５Ｃを覆うように溝２より幅が広いＳi3Ｎ
4 膜を形成する。その後、半導体基板１表面を熱酸化し
ても、半導体基板１にはＢＰＳＧ５Ｃからのリンやボロ
ンのアウトディフューションによる拡散領域は形成され
ない。 【効果】従来のＢＰＳＧ埋設トレンチでアウトディフュ
ーションによりトレンチ周囲に形成されていた不純物拡
散領域が無くなるため、絶縁分離領域の幅を大幅に縮小
できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
かかり、特に同一基板上に設けられた素子間の絶縁分離
に用いる溝にリンおよびボロンを含有するシリコン酸化
物を埋設した半導体装置の製造方法に関する。
かかり、特に同一基板上に設けられた素子間の絶縁分離
に用いる溝にリンおよびボロンを含有するシリコン酸化
物を埋設した半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路（以下ＬＳＩとする）に
おいて、同一基板上に形成される各素子間を電気的に絶
縁分離することは、不可欠な技術である。代表的な絶縁
分離技術には、次のようなものがある。
おいて、同一基板上に形成される各素子間を電気的に絶
縁分離することは、不可欠な技術である。代表的な絶縁
分離技術には、次のようなものがある。
【０００３】（１）図１８に示すように、半導体基板５
０１Ａのｐ形半導体領域５１６上でｎ形半導体素子領域
５１１Ａとｐ形半導体領域５１２とで形成されるｐ−ｎ
接合を利用したｐｎ分離法。
０１Ａのｐ形半導体領域５１６上でｎ形半導体素子領域
５１１Ａとｐ形半導体領域５１２とで形成されるｐ−ｎ
接合を利用したｐｎ分離法。
【０００４】（２）図１９に示すように、半導体基板５
０１Ｂのｐ形半導体領域５１６上でｎ形半導体素子領域
５１１Ｂを分離する厚いＳi Ｏ2膜を形成するＬＯＣＯ
Ｓ分離法。
０１Ｂのｐ形半導体領域５１６上でｎ形半導体素子領域
５１１Ｂを分離する厚いＳi Ｏ2膜を形成するＬＯＣＯ
Ｓ分離法。
【０００５】（３）図２０に示すように、半導体基板５
０１Ｃのｐ形半導体領域５１６上のｎ形半導体素子領域
５１１Ｃを分離する深い溝（トレンチ）を形成するトレ
ンチ分離法。
０１Ｃのｐ形半導体領域５１６上のｎ形半導体素子領域
５１１Ｃを分離する深い溝（トレンチ）を形成するトレ
ンチ分離法。
【０００６】現在ではＬＳＩの高集積化，高速化のため
に、絶縁分離に要する面積が最も少なくてすむトレンチ
分離法が主流である。このトレンチ分離法では、図２０
に示すように、トレンチ内面に絶縁膜５１４を形成し、
さらにトレンチ内にはシリコン基板と熱膨張率が近い多
結晶シリコン５１５を埋設するのが一般的である。
に、絶縁分離に要する面積が最も少なくてすむトレンチ
分離法が主流である。このトレンチ分離法では、図２０
に示すように、トレンチ内面に絶縁膜５１４を形成し、
さらにトレンチ内にはシリコン基板と熱膨張率が近い多
結晶シリコン５１５を埋設するのが一般的である。
【０００７】今日、ＬＳＩに対するより一層の高速化要
求に対し、トレンチに埋設する材質を誘電率が低い絶縁
物に代え、素子間の容量を引き下げる手法が試みられて
いる。
求に対し、トレンチに埋設する材質を誘電率が低い絶縁
物に代え、素子間の容量を引き下げる手法が試みられて
いる。
【０００８】最初にトレンチに埋設する絶縁物として、
誘電率が低く、ステップカバレッジが良好な減圧ＣＶＤ
法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ化学気相成長）による二酸化シリコンが考えられ
た。しかし成膜後の形状は、図１６に示すＳi Ｏ2 膜８
のようにトレンチ形状の影響を受けトレンチ上部ではＳ
i Ｏ2 膜８にはくぼみができる。したがって、Ｓi Ｏ2
膜８のうち、トレンチ外の部分を除去するために、Ｓi
Ｏ2 膜８を膜厚相当分だけエッチングした場合、トレン
チ内に残るＳi Ｏ2 膜は図１７に示すＳi Ｏ2 膜８Ｂの
ように、トレンチ内に深いくぼみができるため、トレン
チの埋設物としては適当ではないことが分った。
誘電率が低く、ステップカバレッジが良好な減圧ＣＶＤ
法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ化学気相成長）による二酸化シリコンが考えられ
た。しかし成膜後の形状は、図１６に示すＳi Ｏ2 膜８
のようにトレンチ形状の影響を受けトレンチ上部ではＳ
i Ｏ2 膜８にはくぼみができる。したがって、Ｓi Ｏ2
膜８のうち、トレンチ外の部分を除去するために、Ｓi
Ｏ2 膜８を膜厚相当分だけエッチングした場合、トレン
チ内に残るＳi Ｏ2 膜は図１７に示すＳi Ｏ2 膜８Ｂの
ように、トレンチ内に深いくぼみができるため、トレン
チの埋設物としては適当ではないことが分った。
【０００９】そこで次にリフロー（再溶融）の概念が取
り入れられた。トレンチ内には誘電率が低く、ステップ
カバレッジが良く、特別に不純物を添加していないＳi
Ｏ2 に比べ、リフロー性に優れ、応力も小さく基板にス
トレスを発生させにくいボロンおよびリンを含有するシ
リコン酸化膜（ボロンフォスフォシリケートガラス、Ｂ
ＰＳＧ）を減圧ＣＶＤ法により形成する。手法である成
膜直後は図１０に示すようにＢＰＳＧ５はトレンチ上部
にくぼみができているが、このＢＰＳＧ５を９００℃〜
１０００℃でリフローすることにより、図１１に示すＢ
ＰＳＧ５Ｂのようにその表面は平滑化される。したがっ
てこのＢＰＳＧ膜５を、その平坦部での厚さ相当分エッ
チングした場合には、図１２に示すように上部が平坦で
トレンチ埋設物として適当な形状のＢＰＳＧ５Ｃがトレ
ンチ内に形成される。
り入れられた。トレンチ内には誘電率が低く、ステップ
カバレッジが良く、特別に不純物を添加していないＳi
Ｏ2 に比べ、リフロー性に優れ、応力も小さく基板にス
トレスを発生させにくいボロンおよびリンを含有するシ
リコン酸化膜（ボロンフォスフォシリケートガラス、Ｂ
ＰＳＧ）を減圧ＣＶＤ法により形成する。手法である成
膜直後は図１０に示すようにＢＰＳＧ５はトレンチ上部
にくぼみができているが、このＢＰＳＧ５を９００℃〜
１０００℃でリフローすることにより、図１１に示すＢ
ＰＳＧ５Ｂのようにその表面は平滑化される。したがっ
てこのＢＰＳＧ膜５を、その平坦部での厚さ相当分エッ
チングした場合には、図１２に示すように上部が平坦で
トレンチ埋設物として適当な形状のＢＰＳＧ５Ｃがトレ
ンチ内に形成される。
【００１０】次にＢＰＳＧ埋設トレンチを用いた従来製
造方法について、図を用いてくわしく説明する。
造方法について、図を用いてくわしく説明する。
【００１１】図９乃至図１５は従来の製造方法による半
導体装置の主要工程における断面図である。まず図９に
示すように半導体基板１には幅約０．６〜１．０μｍ、
深さ４〜６μｍの溝２が形成され、半導体基板１の表面
および溝２の内面にはＳi Ｏ2 膜３、Ｓi3Ｎ4 膜４が順
次形成されている。Ｓi3Ｎ4 膜４は後述す溝に埋設する
ＢＰＳＧ中のリンやボロンが半導体基板１中に拡散する
のを防止するためのバリア膜およびＢＰＳＧ膜をエッチ
ングする時のストッパーの役割を果すためのものであ
り、その膜厚は５０〜１５０ｎｍ（ナノメータ）程度で
ある。また、Ｓi Ｏ2 膜３は、Ｓi3Ｎ4 膜４が半導体基
板１と直接接した場合に発生するストレスを防止するも
のであり、その膜厚３０〜２００ｎｍ程度である。次に
図１０に示すように減圧ＣＶＤ法によりＳi3Ｎ4 膜４上
にリン濃度２〜６モル％，ボロン濃度８〜１２モル％の
ＢＰＳＧ膜５を溝２内が十分に埋まるように平坦部での
膜厚が溝２の幅の１／２以上となるように形成する。こ
の時点では溝２上部のＢＰＳＧ膜５にはくぼみができて
いる。次に９００℃〜１０００℃の熱処理によりＢＰＳ
Ｇ膜５をリフローし、図１１に示すＢＰＳＧ膜５Ｂのよ
うに表面を平滑化する。次に弗酸を含むエッチング液を
用いＢＰＳＧ膜５Ｂを、その平坦部での膜厚相当分エッ
チングし、図１２に示すように溝２内部に、その上端
が、半導体基板１表面とほぼ同等になるようにＢＰＳＧ
５Ｃを残す。次にＳi3Ｎ4 膜４のうち不要となった半導
体基板１表面上部の部分を４０〜６０℃に熱したリン酸
を用いて、半導体基板１表面のＳi Ｏ2 膜３が露出する
ようにエッチングし、図１３に示すように溝２内部にＳ
i3Ｎ4 膜４Ｂを残す。このとき半導体基板１上に露出し
たＳi Ｏ2 膜３は、Ｓi3Ｎ4 膜４のエッチングに用いた
リン酸に曝されるため、膜厚の制御性は悪く、また、膜
質も劣化しており、イオン注入時の基板保護膜やＭＯＳ
トランジスタのゲート酸化膜等に用いることはできな
い。したがって、このＳi Ｏ2 膜は形成しなおさなくて
はならない。そこで、図１４に示すように溝２内部にＳ
i Ｏ2 膜３Ｄを残し、Ｓi Ｏ2 膜３のうち半導体基板１
表面の部分を弗酸を含むエッチング液でエッチングす
る。次に図１５に示すように、露出された半導体基板１
表面を熱酸化し、Ｓi Ｏ2 膜３０７を形成する。このＳ
i Ｏ2 膜３０７の膜厚は次工程で要求される厚さであ
る。
導体装置の主要工程における断面図である。まず図９に
示すように半導体基板１には幅約０．６〜１．０μｍ、
深さ４〜６μｍの溝２が形成され、半導体基板１の表面
および溝２の内面にはＳi Ｏ2 膜３、Ｓi3Ｎ4 膜４が順
次形成されている。Ｓi3Ｎ4 膜４は後述す溝に埋設する
ＢＰＳＧ中のリンやボロンが半導体基板１中に拡散する
のを防止するためのバリア膜およびＢＰＳＧ膜をエッチ
ングする時のストッパーの役割を果すためのものであ
り、その膜厚は５０〜１５０ｎｍ（ナノメータ）程度で
ある。また、Ｓi Ｏ2 膜３は、Ｓi3Ｎ4 膜４が半導体基
板１と直接接した場合に発生するストレスを防止するも
のであり、その膜厚３０〜２００ｎｍ程度である。次に
図１０に示すように減圧ＣＶＤ法によりＳi3Ｎ4 膜４上
にリン濃度２〜６モル％，ボロン濃度８〜１２モル％の
ＢＰＳＧ膜５を溝２内が十分に埋まるように平坦部での
膜厚が溝２の幅の１／２以上となるように形成する。こ
の時点では溝２上部のＢＰＳＧ膜５にはくぼみができて
いる。次に９００℃〜１０００℃の熱処理によりＢＰＳ
Ｇ膜５をリフローし、図１１に示すＢＰＳＧ膜５Ｂのよ
うに表面を平滑化する。次に弗酸を含むエッチング液を
用いＢＰＳＧ膜５Ｂを、その平坦部での膜厚相当分エッ
チングし、図１２に示すように溝２内部に、その上端
が、半導体基板１表面とほぼ同等になるようにＢＰＳＧ
５Ｃを残す。次にＳi3Ｎ4 膜４のうち不要となった半導
体基板１表面上部の部分を４０〜６０℃に熱したリン酸
を用いて、半導体基板１表面のＳi Ｏ2 膜３が露出する
ようにエッチングし、図１３に示すように溝２内部にＳ
i3Ｎ4 膜４Ｂを残す。このとき半導体基板１上に露出し
たＳi Ｏ2 膜３は、Ｓi3Ｎ4 膜４のエッチングに用いた
リン酸に曝されるため、膜厚の制御性は悪く、また、膜
質も劣化しており、イオン注入時の基板保護膜やＭＯＳ
トランジスタのゲート酸化膜等に用いることはできな
い。したがって、このＳi Ｏ2 膜は形成しなおさなくて
はならない。そこで、図１４に示すように溝２内部にＳ
i Ｏ2 膜３Ｄを残し、Ｓi Ｏ2 膜３のうち半導体基板１
表面の部分を弗酸を含むエッチング液でエッチングす
る。次に図１５に示すように、露出された半導体基板１
表面を熱酸化し、Ｓi Ｏ2 膜３０７を形成する。このＳ
i Ｏ2 膜３０７の膜厚は次工程で要求される厚さであ
る。
【００１２】以後は通常のプロセスにより半導体基板１
に素子を形成する。以上のようにして、多結晶シリコン
に比べ誘電率が低いＢＰＳＧを絶縁分離のための溝内に
埋設し、素子間の容量を引き下げたＬＳＩを製造してい
た。
に素子を形成する。以上のようにして、多結晶シリコン
に比べ誘電率が低いＢＰＳＧを絶縁分離のための溝内に
埋設し、素子間の容量を引き下げたＬＳＩを製造してい
た。
【００１３】
【発明が解決しようとする課題】この従来の製造法で
は、半導体基板表面および溝内部のＢＰＳＧの双方が露
出した状態で８５０℃〜１１００℃の熱処理を行うため
ＢＰＳＧ中のリンやボロンがアウトディフューズし、図
２１，図２２に示すように溝周囲の半導体基板に不純物
拡散領域９が形成されてしまう。１０００℃，３０分程
度の熱処理（熱酸化）でも不純物拡散領域９の幅は溝の
片側で０．５μｍ以上にも及ぶ。溝幅が０．８μｍのよ
うな微細加工を行った場合でも、溝の内壁に形成したＳ
i Ｏ2 膜３Ｄの半導体基板１側への広がりを０．１μ
ｍ、ＢＰＳＧ５Ｃからのアウトディフュージョンによる
不純物拡散領を片側で０．５μｍとすると、絶縁分離領
域の幅は２．０μｍとなり、ＬＳＩの高集積化の妨げと
なるといった問題点があった。
は、半導体基板表面および溝内部のＢＰＳＧの双方が露
出した状態で８５０℃〜１１００℃の熱処理を行うため
ＢＰＳＧ中のリンやボロンがアウトディフューズし、図
２１，図２２に示すように溝周囲の半導体基板に不純物
拡散領域９が形成されてしまう。１０００℃，３０分程
度の熱処理（熱酸化）でも不純物拡散領域９の幅は溝の
片側で０．５μｍ以上にも及ぶ。溝幅が０．８μｍのよ
うな微細加工を行った場合でも、溝の内壁に形成したＳ
i Ｏ2 膜３Ｄの半導体基板１側への広がりを０．１μ
ｍ、ＢＰＳＧ５Ｃからのアウトディフュージョンによる
不純物拡散領を片側で０．５μｍとすると、絶縁分離領
域の幅は２．０μｍとなり、ＬＳＩの高集積化の妨げと
なるといった問題点があった。
【００１４】
【課題を解決するための手段】本発明の製造方法は半導
体基板に溝を形成する工程と、前記半導体基板表面およ
び前記溝内に第１の絶縁膜を形成する工程と、前記溝内
にＢＰＳＧを埋設する工程と、前記溝上部に前記ＢＰＳ
Ｇを覆うように前記溝よりも幅が広い第２の絶縁膜を形
成する工程と、前記第２の絶縁膜に覆われていない第１
の絶縁膜を除去する工程と、前記第１および第２の絶縁
膜に覆われていない前記半導体基板の表面を熱酸化する
工程を含んでいる。すなわち、第２の絶縁膜によりＢＰ
ＳＧを覆うことにより、熱酸化時にＢＰＳＧ中のリンや
ボロンがアウトディフューズすることを防止している。
体基板に溝を形成する工程と、前記半導体基板表面およ
び前記溝内に第１の絶縁膜を形成する工程と、前記溝内
にＢＰＳＧを埋設する工程と、前記溝上部に前記ＢＰＳ
Ｇを覆うように前記溝よりも幅が広い第２の絶縁膜を形
成する工程と、前記第２の絶縁膜に覆われていない第１
の絶縁膜を除去する工程と、前記第１および第２の絶縁
膜に覆われていない前記半導体基板の表面を熱酸化する
工程を含んでいる。すなわち、第２の絶縁膜によりＢＰ
ＳＧを覆うことにより、熱酸化時にＢＰＳＧ中のリンや
ボロンがアウトディフューズすることを防止している。
【００１５】
【実施例】次に本発明について図を参照して説明する。
図１乃至図４は本発明の第１の実施例の半導体装置の主
要工程における断面図である。従来例と同様の方法によ
り、溝２を設けた半導体基板１表面にはＳi Ｏ2 膜３
を、溝２内面にはＳi Ｏ2 膜３、Ｓi3Ｎ4 膜４Ｂを順次
形成し、さらに溝２内にはＢＰＳＧ５Ｃを埋設してある
（図１）。次に図２にように、半導体基板１上面側に減
圧ＣＶＤ法により、厚さ２５ｎｍ以上のＳi3Ｎ4 膜６を
形成する。このＳi3Ｎ4 膜は、後述する半導体基板１表
面を熱酸化する際に、ＢＰＳＧ５Ｃ中のリンやボロンが
アウトディフューズするのを防止するためのものであ
る。次に通常のフォトリソグラフィ技術を用い、図３に
示すように溝２上部に、溝２よりも幅が広いＳi3Ｎ4 膜
６Ｂを残すようにＳi3Ｎ4 膜６の一部をエッチングし、
さらに、Ｓi3Ｎ4 膜６Ｂと同程度の幅にＳi Ｏ2 膜３Ｂ
が残るようにＳi Ｏ2 膜３の一部をエッチングする。Ｓ
i3Ｎ4 膜６のエッチングは、寸法精度を高くするため
に、フォトレジストをマスクにＲＩＥ（Ｒｅａｃｔｉｖ
ｅ Ｉｏｎ Ｅｔｃｈ，反応性イオンエッチング）等の
ドライエッチング法を用い、Ｓi Ｏ2 膜３のエッチング
には半導体基板１へのダメージを避けるため、弗酸を含
むエッチング液を用いたウェットエッチ法を用いる。本
実施例では、Ｓi3Ｎ4 膜４、Ｓi Ｏ2 膜３のオーバーエ
ッチ，サイドエッチや、フォトリソグラフィ技術で使用
する露光装置の位置合わせ精度等を考え、Ｓi3Ｎ4 膜６
Ｂの幅は、溝２より片側で０．１μｍ〜０．３μｍ広く
する。次に露出している半導体基板１表面を熱酸化し、
図４に示すようにＳi Ｏ2 膜７を形成する。Ｓi Ｏ2 膜
７の膜厚は以後のプロセスが要求する厚さである。以
後、通常のプロセスにより半導体基板１に素子を形成す
る。
図１乃至図４は本発明の第１の実施例の半導体装置の主
要工程における断面図である。従来例と同様の方法によ
り、溝２を設けた半導体基板１表面にはＳi Ｏ2 膜３
を、溝２内面にはＳi Ｏ2 膜３、Ｓi3Ｎ4 膜４Ｂを順次
形成し、さらに溝２内にはＢＰＳＧ５Ｃを埋設してある
（図１）。次に図２にように、半導体基板１上面側に減
圧ＣＶＤ法により、厚さ２５ｎｍ以上のＳi3Ｎ4 膜６を
形成する。このＳi3Ｎ4 膜は、後述する半導体基板１表
面を熱酸化する際に、ＢＰＳＧ５Ｃ中のリンやボロンが
アウトディフューズするのを防止するためのものであ
る。次に通常のフォトリソグラフィ技術を用い、図３に
示すように溝２上部に、溝２よりも幅が広いＳi3Ｎ4 膜
６Ｂを残すようにＳi3Ｎ4 膜６の一部をエッチングし、
さらに、Ｓi3Ｎ4 膜６Ｂと同程度の幅にＳi Ｏ2 膜３Ｂ
が残るようにＳi Ｏ2 膜３の一部をエッチングする。Ｓ
i3Ｎ4 膜６のエッチングは、寸法精度を高くするため
に、フォトレジストをマスクにＲＩＥ（Ｒｅａｃｔｉｖ
ｅ Ｉｏｎ Ｅｔｃｈ，反応性イオンエッチング）等の
ドライエッチング法を用い、Ｓi Ｏ2 膜３のエッチング
には半導体基板１へのダメージを避けるため、弗酸を含
むエッチング液を用いたウェットエッチ法を用いる。本
実施例では、Ｓi3Ｎ4 膜４、Ｓi Ｏ2 膜３のオーバーエ
ッチ，サイドエッチや、フォトリソグラフィ技術で使用
する露光装置の位置合わせ精度等を考え、Ｓi3Ｎ4 膜６
Ｂの幅は、溝２より片側で０．１μｍ〜０．３μｍ広く
する。次に露出している半導体基板１表面を熱酸化し、
図４に示すようにＳi Ｏ2 膜７を形成する。Ｓi Ｏ2 膜
７の膜厚は以後のプロセスが要求する厚さである。以
後、通常のプロセスにより半導体基板１に素子を形成す
る。
【００１６】以上のように、半導体基板１を熱酸化する
際に、Ｓi3Ｎ4 膜でＢＰＳＧを覆うことにより、ＢＰＳ
Ｇ中のリンやボロンがアウトディフューズし、溝周囲に
不純物拡散領域が形成されることなくＬＳＩを製造でき
る。
際に、Ｓi3Ｎ4 膜でＢＰＳＧを覆うことにより、ＢＰＳ
Ｇ中のリンやボロンがアウトディフューズし、溝周囲に
不純物拡散領域が形成されることなくＬＳＩを製造でき
る。
【００１７】次に、本発明の第２の実施例について図を
用いて説明する。図５乃至図８は本発明の第２の実施例
の製造方法による半導体装置の主要工程における断面図
である。まず、従来例と同様の方法により、図５に示す
ように、半導体基板１と半導体基板１に設けられた溝２
にはＳi Ｏ2 膜３，Ｓi3Ｎ4 膜４，さらに溝内にはＢＰ
ＳＧ５Ｃが埋設されている。次に、第１の実施例とは異
なり、図６に示すようにＳi3Ｎ4 膜４を除去せずに、Ｓ
i3Ｎ4 膜４上およびＢＰＳＧ５Ｃ上にＳi3Ｎ4 膜２０６
を形成する。Ｓi3Ｎ4 膜２０６の膜厚は第１の実施例
（図３）におけるＳi3Ｎ4 膜６と同様に２５ｎｍ以上と
する。次に通常のフォトトリソグラフィ技術を用い、Ｓ
i3Ｎ4 膜２０６を、溝２の幅よりも広く残るようにエッ
チングし、順次Ｓi3Ｎ4 膜４、Ｓi Ｏ2 膜３をエッチン
グし、図７に示すようにＳi3Ｎ4 ２０６Ｂおよび４Ｃ、
Ｓi Ｏ2 膜３Ｃを形成する。次に半導体基板１の露出し
た表面を熱酸化し、Ｓi Ｏ2 膜７を形成する。Ｓi Ｏ2
膜７の膜厚は、以後の工程が要求する膜厚とする。以後
通常のプロセスにより、半導体基板１に素子を形成す
る。
用いて説明する。図５乃至図８は本発明の第２の実施例
の製造方法による半導体装置の主要工程における断面図
である。まず、従来例と同様の方法により、図５に示す
ように、半導体基板１と半導体基板１に設けられた溝２
にはＳi Ｏ2 膜３，Ｓi3Ｎ4 膜４，さらに溝内にはＢＰ
ＳＧ５Ｃが埋設されている。次に、第１の実施例とは異
なり、図６に示すようにＳi3Ｎ4 膜４を除去せずに、Ｓ
i3Ｎ4 膜４上およびＢＰＳＧ５Ｃ上にＳi3Ｎ4 膜２０６
を形成する。Ｓi3Ｎ4 膜２０６の膜厚は第１の実施例
（図３）におけるＳi3Ｎ4 膜６と同様に２５ｎｍ以上と
する。次に通常のフォトトリソグラフィ技術を用い、Ｓ
i3Ｎ4 膜２０６を、溝２の幅よりも広く残るようにエッ
チングし、順次Ｓi3Ｎ4 膜４、Ｓi Ｏ2 膜３をエッチン
グし、図７に示すようにＳi3Ｎ4 ２０６Ｂおよび４Ｃ、
Ｓi Ｏ2 膜３Ｃを形成する。次に半導体基板１の露出し
た表面を熱酸化し、Ｓi Ｏ2 膜７を形成する。Ｓi Ｏ2
膜７の膜厚は、以後の工程が要求する膜厚とする。以後
通常のプロセスにより、半導体基板１に素子を形成す
る。
【００１８】本第２の実施例は、第１の実施例に比べ、
Ｓi3Ｎ4膜４のエッチング工程を省略できると共に、Ｓ
i3Ｎ4 膜４Ｂのオーバーエッチによる溝内へのへこみを
防止できるという特徴がある。
Ｓi3Ｎ4膜４のエッチング工程を省略できると共に、Ｓ
i3Ｎ4 膜４Ｂのオーバーエッチによる溝内へのへこみを
防止できるという特徴がある。
【００１９】
【発明の効果】以上説明したように、本発明の製造方法
では絶縁分離のための溝内に誘電率が低く、ＬＳＩの高
速化に寄与するＢＰＳＧを埋設した半導体装置におい
て、半導体基板表面を熱酸化する際に、Ｓi3Ｎ4 膜によ
り溝内のＢＰＳＧを覆うことによりＢＰＳＧ中のリンや
ボロンがアウトディフューズし、溝周辺の半導体基板に
不純物拡散領域を形成することを防止できる。
では絶縁分離のための溝内に誘電率が低く、ＬＳＩの高
速化に寄与するＢＰＳＧを埋設した半導体装置におい
て、半導体基板表面を熱酸化する際に、Ｓi3Ｎ4 膜によ
り溝内のＢＰＳＧを覆うことによりＢＰＳＧ中のリンや
ボロンがアウトディフューズし、溝周辺の半導体基板に
不純物拡散領域を形成することを防止できる。
【００２０】したがって、絶縁分離のための溝の幅を
０．８μｍとし、溝内に形成した酸化膜の、半導体基板
側への広がりを、溝の片側で０．１μｍとした場合に、
従来の製造方法でＢＰＳＧからのアウトディフュージョ
ンによる拡散領域の幅を溝の片側で０．５μｍとする
と、２μｍ必要であった絶縁分離領域の幅が、本発明の
製造方法では、ＢＰＳＧを覆うＳi3Ｎ4 膜を溝の幅より
片側０．２μｍ広くした場合で１．４μｍと、３０％も
削減できるという効果を有する。このような本発明の効
果を、従来技術と対比させて図２３に示す。
０．８μｍとし、溝内に形成した酸化膜の、半導体基板
側への広がりを、溝の片側で０．１μｍとした場合に、
従来の製造方法でＢＰＳＧからのアウトディフュージョ
ンによる拡散領域の幅を溝の片側で０．５μｍとする
と、２μｍ必要であった絶縁分離領域の幅が、本発明の
製造方法では、ＢＰＳＧを覆うＳi3Ｎ4 膜を溝の幅より
片側０．２μｍ広くした場合で１．４μｍと、３０％も
削減できるという効果を有する。このような本発明の効
果を、従来技術と対比させて図２３に示す。
【図１】図１乃至図４は、本発明の第１の実施例の製造
方法による半導体装置の主要工程における断面図。
方法による半導体装置の主要工程における断面図。
【図２】図１乃至図４は、本発明の第１の実施例の製造
方法による半導体装置の主要工程における断面図。
方法による半導体装置の主要工程における断面図。
【図３】図１乃至図４は、本発明の第１の実施例の製造
方法による半導体装置の主要工程における断面図。
方法による半導体装置の主要工程における断面図。
【図４】図１乃至図４は、本発明の第１の実施例の製造
方法による半導体装置の主要工程における断面図。
方法による半導体装置の主要工程における断面図。
【図５】図５乃至図８は本発明の第２の実施例の製造方
法による半導体装置の主要工程における断面図。
法による半導体装置の主要工程における断面図。
【図６】図５乃至図８は本発明の第２の実施例の製造方
法による半導体装置の主要工程における断面図。
法による半導体装置の主要工程における断面図。
【図７】図５乃至図８は本発明の第２の実施例の製造方
法による半導体装置の主要工程における断面図。
法による半導体装置の主要工程における断面図。
【図８】図５乃至図８は本発明の第２の実施例の製造方
法による半導体装置の主要工程における断面図。
法による半導体装置の主要工程における断面図。
【図９】図９乃至図１５は従来の製造方法による半導体
装置の主要工程における断面図。
装置の主要工程における断面図。
【図１０】図９乃至図１５は従来の製造方法による半導
体装置の主要工程における断面図。
体装置の主要工程における断面図。
【図１１】図９乃至図１５は従来の製造方法による半導
体装置の主要工程における断面図。
体装置の主要工程における断面図。
【図１２】図９乃至図１５は従来の製造方法による半導
体装置の主要工程における断面図。
体装置の主要工程における断面図。
【図１３】図９乃至図１５は従来の製造方法による半導
体装置の主要工程における断面図。
体装置の主要工程における断面図。
【図１４】図９乃至図１５は従来の製造方法による半導
体装置の主要工程における断面図。
体装置の主要工程における断面図。
【図１５】図９乃至図１５は従来の製造方法による半導
体装置の主要工程における断面図。
体装置の主要工程における断面図。
【図１６】図１６および図１７は従来の製造方法におい
て、溝内にリンを含まないシリコン酸化物を埋設した場
合の半導体装置の断面図。
て、溝内にリンを含まないシリコン酸化物を埋設した場
合の半導体装置の断面図。
【図１７】図１６および図１７は従来の製造方法におい
て、溝内にリンを含まないシリコン酸化物を埋設した場
合の半導体装置の断面図。
て、溝内にリンを含まないシリコン酸化物を埋設した場
合の半導体装置の断面図。
【図１８】図１８乃至図２０は通常用いられている絶縁
分離技術の代表例を示す図。
分離技術の代表例を示す図。
【図１９】図１８乃至図２０は通常用いられている絶縁
分離技術の代表例を示す図。
分離技術の代表例を示す図。
【図２０】図１８乃至図２０は通常用いられている絶縁
分離技術の代表例を示す図。
分離技術の代表例を示す図。
【図２１】図２１および図２２は従来の製造方法におけ
る問題点を示す図。
る問題点を示す図。
【図２２】図２１および図２２は従来の製造方法におけ
る問題点を示す図。
る問題点を示す図。
【図２３】図２３は本発明の効果を示す図である。
１ 半導体基板 ２ 溝 ３，３Ｂ，３Ｃ，３Ｄ，３Ｅ Ｓi Ｏ2 膜 ４，４Ｂ，４Ｃ Ｓi3Ｎ4 膜 ５，５Ｂ ＢＰＳＧ膜 ５Ｃ ＢＰＳＧ ６，６Ｂ，６Ｃ，２０６，２０６Ｂ Ｓi3Ｎ4 膜 ７，３０７，７０７ Ｓi Ｏ2 膜 ８ Ｓi Ｏ2 膜 ８Ｂ Ｓi Ｏ2 膜 ９ 不純物拡散領域 ５０１Ａ，５０１Ｂ，５０１Ｃ シリコン基板 ５１１Ａ，５１１Ｂ，５１１Ｃ ｎ形半導体領域 ５１２ ｐ形半導体領域 ５１３ Ｓi Ｏ2 膜 ５１４ 絶縁膜 ５１５ 多結晶シリコン ５１６ ｐ形半導体領域
Claims (2)
- 【請求項１】 半導体基板に溝を形成する工程と、前記
半導体基板および前記溝内に第１の絶縁膜を形成する工
程と、前記溝内にリンおよびボロンを含有するシリコン
酸化物を埋設する工程と、前記溝よりも幅が広い第２の
絶縁膜を前記溝上からその周辺部上にかけて形成する工
程と、前記第２の絶縁膜に覆われていない前記第１の絶
縁膜を除去する工程と、前記第１および第２の絶縁膜に
覆われていない前記半導体基板の表面を熱酸化する工程
とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第２の絶縁膜が窒化シリコン膜であ
ることを特徴とする請求項１に記載の半導体装置の製造
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234195A JPH0574927A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置の製造方法 |
| US07/942,290 US5229317A (en) | 1991-09-13 | 1992-09-09 | Method for preventing out-diffusion of phosphorous and boron in a bpsg-buried trench |
| EP92308324A EP0532361B1 (en) | 1991-09-13 | 1992-09-14 | Method of manufacturing semiconductor device |
| DE69231653T DE69231653T2 (de) | 1991-09-13 | 1992-09-14 | Verfahren zur Herstellung einer Halbleiteranordnung mit Isolierzonen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234195A JPH0574927A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574927A true JPH0574927A (ja) | 1993-03-26 |
Family
ID=16967175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234195A Pending JPH0574927A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5229317A (ja) |
| EP (1) | EP0532361B1 (ja) |
| JP (1) | JPH0574927A (ja) |
| DE (1) | DE69231653T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0745694A (ja) * | 1993-07-26 | 1995-02-14 | Nec Corp | 半導体装置およびその製造方法 |
| US5399516A (en) * | 1992-03-12 | 1995-03-21 | International Business Machines Corporation | Method of making shadow RAM cell having a shallow trench EEPROM |
| JPH0831926A (ja) * | 1994-07-15 | 1996-02-02 | Nec Corp | 半導体装置の製造方法 |
| JP2009539105A (ja) * | 2006-05-31 | 2009-11-12 | エージェンシー フォー サイエンス，テクノロジー アンド リサーチ | 透明なマイクロ流体デバイス |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2768106B2 (ja) * | 1992-01-28 | 1998-06-25 | 三菱自動車工業株式会社 | 液圧パワーステアリング用圧力センサの零圧値補正方法 |
| US5433794A (en) * | 1992-12-10 | 1995-07-18 | Micron Technology, Inc. | Spacers used to form isolation trenches with improved corners |
| FR2717306B1 (fr) * | 1994-03-11 | 1996-07-19 | Maryse Paoli | Procédé d'isolement de zones actives d'un substrat semi-conducteur par tranchées peu profondes, notamment étroites, et dispositif correspondant. |
| US5447884A (en) * | 1994-06-29 | 1995-09-05 | International Business Machines Corporation | Shallow trench isolation with thin nitride liner |
| US5495476A (en) * | 1995-01-26 | 1996-02-27 | International Business Machines Corporation | Parallel algorithm to set up benes switch; trading bandwidth for set up time |
| KR0147630B1 (ko) * | 1995-04-21 | 1998-11-02 | 김광호 | 반도체 장치의 소자분리방법 |
| KR100338767B1 (ko) * | 1999-10-12 | 2002-05-30 | 윤종용 | 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법 |
| US6861334B2 (en) * | 2001-06-21 | 2005-03-01 | Asm International, N.V. | Method of fabricating trench isolation structures for integrated circuits using atomic layer deposition |
| US6890833B2 (en) * | 2003-03-26 | 2005-05-10 | Infineon Technologies Ag | Trench isolation employing a doped oxide trench fill |
| DE10348021A1 (de) * | 2003-10-15 | 2005-05-25 | Infineon Technologies Ag | Verfahren zur Herstellung einer Halbleiterstruktur mit einer Einkapselung einer Füllung, welche zum Anfüllen von Gräben verwendet wird |
| CN108168743A (zh) * | 2017-12-20 | 2018-06-15 | 南京方旭智芯微电子科技有限公司 | 压力传感器及制造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4506435A (en) * | 1981-07-27 | 1985-03-26 | International Business Machines Corporation | Method for forming recessed isolated regions |
| JPS59106133A (ja) * | 1982-12-09 | 1984-06-19 | Nec Corp | 集積回路装置 |
| JPS59119848A (ja) * | 1982-12-27 | 1984-07-11 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6020530A (ja) * | 1983-07-14 | 1985-02-01 | Nec Corp | 素子分離領域の形成方法 |
| JPS618945A (ja) * | 1984-06-25 | 1986-01-16 | Nec Corp | 半導体集積回路装置 |
| JPH077794B2 (ja) * | 1984-07-11 | 1995-01-30 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| US4571819A (en) * | 1984-11-01 | 1986-02-25 | Ncr Corporation | Method for forming trench isolation structures |
| SE8603126L (sv) * | 1985-08-05 | 1987-02-06 | Rca Corp | Cmos-integrerad krets och metod att tillverka en sadan |
| FR2598557B1 (fr) * | 1986-05-09 | 1990-03-30 | Seiko Epson Corp | Procede de fabrication d'une region d'isolation d'element d'un dispositif a semi-conducteurs |
| JPH023349A (ja) * | 1988-06-17 | 1990-01-08 | Nec Corp | 感熱紙自動濃度制御方式 |
| JPH082848B2 (ja) * | 1988-06-20 | 1996-01-17 | 東レ株式会社 | ４−ニトロソジフェニルアミン類の製造法 |
| JPH0215650A (ja) * | 1988-07-01 | 1990-01-19 | Nec Corp | 半導体装置及びその製造方法 |
| JPH0258439A (ja) * | 1988-08-24 | 1990-02-27 | Fujitsu Ltd | 多重光伝送装置の障害点識別方式 |
| US5306940A (en) * | 1990-10-22 | 1994-04-26 | Nec Corporation | Semiconductor device including a locos type field oxide film and a U trench penetrating the locos film |
| JP2815255B2 (ja) * | 1991-08-26 | 1998-10-27 | シャープ株式会社 | 半導体装置の製造方法 |
-
1991
- 1991-09-13 JP JP3234195A patent/JPH0574927A/ja active Pending
-
1992
- 1992-09-09 US US07/942,290 patent/US5229317A/en not_active Expired - Fee Related
- 1992-09-14 EP EP92308324A patent/EP0532361B1/en not_active Expired - Lifetime
- 1992-09-14 DE DE69231653T patent/DE69231653T2/de not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399516A (en) * | 1992-03-12 | 1995-03-21 | International Business Machines Corporation | Method of making shadow RAM cell having a shallow trench EEPROM |
| JPH0745694A (ja) * | 1993-07-26 | 1995-02-14 | Nec Corp | 半導体装置およびその製造方法 |
| JPH0831926A (ja) * | 1994-07-15 | 1996-02-02 | Nec Corp | 半導体装置の製造方法 |
| JP2009539105A (ja) * | 2006-05-31 | 2009-11-12 | エージェンシー フォー サイエンス，テクノロジー アンド リサーチ | 透明なマイクロ流体デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69231653D1 (de) | 2001-03-01 |
| EP0532361B1 (en) | 2001-01-24 |
| EP0532361A2 (en) | 1993-03-17 |
| US5229317A (en) | 1993-07-20 |
| EP0532361A3 (ja) | 1995-03-22 |
| DE69231653T2 (de) | 2001-05-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11289006A (ja) | 集積回路にトレンチアイソレ―ションを形成する方法 | |
| JPH0574927A (ja) | 半導体装置の製造方法 | |
| JP2802600B2 (ja) | 半導体装置の製造方法 | |
| JP2004006660A (ja) | 半導体装置の製造方法 | |
| US6211021B1 (en) | Method for forming a borderless contact | |
| JP2955838B2 (ja) | 半導体装置の製造方法 | |
| JPH0334541A (ja) | 半導体装置の製造方法 | |
| US6204147B1 (en) | Method of manufacturing shallow trench isolation | |
| JPH0729971A (ja) | 半導体装置の製造方法 | |
| JPS60111437A (ja) | 半導体装置の製造方法 | |
| JP2820465B2 (ja) | 半導体装置の製造方法 | |
| JPS63228732A (ja) | 半導体装置の製造方法 | |
| JPS62224077A (ja) | 半導体集積回路装置 | |
| JP3000130B2 (ja) | 半導体装置の製造方法 | |
| KR0151040B1 (ko) | 반도체장치의 소자분리방법 | |
| JP2661357B2 (ja) | 半導体装置の製造方法 | |
| JPH11354650A (ja) | 半導体装置およびその製造方法 | |
| JP2000200830A (ja) | トレンチ素子分離領域を有する半導体装置の製造方法 | |
| JP2002100670A (ja) | 半導体装置及びその製造方法 | |
| JPS63228730A (ja) | 半導体集積回路の製造方法 | |
| JPH0917856A (ja) | 半導体装置の製造方法 | |
| JPS5965447A (ja) | 半導体装置の製造方法 | |
| JPS6236390B2 (ja) | ||
| JPS5963741A (ja) | 半導体装置の製造方法 | |
| JPH01158759A (ja) | 半導体記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000816 |