JPH0745694A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0745694A
JPH0745694A JP20365493A JP20365493A JPH0745694A JP H0745694 A JPH0745694 A JP H0745694A JP 20365493 A JP20365493 A JP 20365493A JP 20365493 A JP20365493 A JP 20365493A JP H0745694 A JPH0745694 A JP H0745694A
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insulating
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insulating film
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恵 斎藤
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Abstract

(57)【要約】 【構成】 半導体基板の一主表面に絶縁分離溝を形成す
る工程と、前記絶縁分離溝を埋め込むに充分な厚さの第
一の絶縁膜を半導体基板全面に成長させる工程と、前記
第一の絶縁膜を前記絶縁分離溝内だけに残して半導体素
子形成領域上ではエッチングする工程と、第二の絶縁膜
を半導体基板全面に成長させる工程と、前記第二の絶縁
膜の、半導体素子形成領域の部分に不純物を導入する工
程と、前記第二の絶縁膜を半導体素子形成領域が露出す
るまでエッチングする工程とを含むものである。 【効果】 半導体素子の絶縁分離溝内部に埋め込まれた
ボロンリンガラス膜の表面と素子形成領域表面との段差
を軽減しボロンリンガラス膜からのボロンのアウトディ
フュージョンを防止するためのシリコン酸化膜を、選択
的に絶縁分離溝上部にだけ形成することができる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に絶縁分離溝の形成を含む半導体装
置およびその製造方法に関する。
【0002】
【従来の技術】従来、半導体基板上の素子分離方法の一
つとして絶縁分離溝を形成する方法が用いられている。
図5(a)〜(c)、図6(d)〜(f)は、従来の半
導体装置の製造方法の一例を説明するために製造工程順
に示した半導体チップの断面図である。図5(a)に示
すように、P型半導体基板1上にN型エピタキシャル層
2を形成し、シリコン酸化膜3とシリコン窒化膜4を形
成した上で、半導体素子の絶縁分離のための絶縁分離溝
5を形成する。次に図5(b)に示すように、絶縁分離
溝5の底部にボロンをイオン注入して熱処理を行うこと
により、打ち込んだボロンをP型半導体基板1中に拡散
させ、PN接合による絶縁分離のためのP型拡散領域6
を形成する。その図5(c)に示すように、シリコン窒
化膜4およびシリコン酸化膜3を除去し、絶縁分離溝5
の内壁および素子形成領域上にシリコン酸化膜7および
シリコン窒化膜8を形成する。
【0003】次に図6(d)に示すように、絶縁分離溝
5を埋め込むためにボロンリンガラス膜(以下BPSG
膜9と称す)を成長させる。そしてエッチバック法を用
いて、図6(e)に示すように素子形成領域上のシリコ
ン窒化膜8が露出するまで全面エッチングを行い平坦化
を図る。この時、素子形成領域上のBPSG膜9が完全
に除去されるようエッチングを行うと、絶縁分離溝5の
内部のBPSG膜の表面は、素子形成領域のシリコン窒
化膜8の表面より下がり、段差が生じる。この段差を埋
め込むためと、BPSG膜が露出したまま次工程に進ん
だ際のBPSG膜からのボロンの飛び出しいわゆるアウ
トディフュージョン現象による熱処理装置の汚染を防止
するため、その上に液状のシリコン酸化膜(以下PSG
膜10と称す)を塗布し、図6(f)に示すように、同
様のエッチバックを行い素子形成領域表面を露出させ
て、絶縁分離溝を形成していた。
【0004】
【発明が解決しようとする課題】上述した従来の半導体
装置の製造方法では、BPSG膜9のエッチバックとP
SG膜10のエッチバックにより平坦化を図っているた
め、BPSG膜9の成長時およびPSG膜10の塗布時
の気相条件および基板状態等によって膜質が変化してそ
れぞれの膜のエッチング速度がばらついた場合でも安定
して製造することのできる余裕のある製造条件を設定す
ることが困難であり、例えばPSG膜10のエッチバッ
クの際にエッチング時間が長すぎて、絶縁分離溝5の内
部にBPSG膜の段差を埋めるのに充分なだけのPSG
膜が残らず、絶縁分離溝部と素子形成領域の間で大きな
段差が生じ、後工程において段差被膜性の悪い電極配線
が形成されたり、逆にエッチング時間が短すぎてPSG
膜が素子形成領域上にも残ってしまい、後工程での素子
形成に悪影響を及ぼすといったような不具合が生じ、品
質または製造歩留まりが低下してしまうという欠点があ
った。
【0005】
【課題を解決するための手段】本発明は、半導体基板の
一主表面に形成された絶縁分離溝と、半導体基板全面に
成長させた前記絶縁分離溝を埋め込むに充分な厚さであ
り、かつ、前記絶縁分離溝内だけに残して半導体素子形
成領域上でエッチングした前記第一の絶縁膜と、半導体
基板全面に成長させ、半導体素子形成領域の部分に不純
物を導入し、かつ、半導体素子形成領域が露出するまで
エッチングした第二の絶縁膜とを含む半導体装置であ
り、半導体基板の一主表面に絶縁分離溝を形成する工程
と、前記絶縁分離溝を埋め込むに充分な厚さの第一の絶
縁膜を半導体基板全面に成長させる工程と、前記第一の
絶縁膜を前記絶縁分離溝内だけに残して半導体素子形成
領域上ではエッチングする工程と、第二の絶縁膜を半導
体基板全面に成長させる工程と、前記第二の絶縁膜の、
半導体素子形成領域の部分に不純物を導入する工程と、
前記第二の絶縁膜を半導体素子形成領域が露出するまで
エッチングする工程とを含む半導体装置の製造方法であ
る。
【0006】
【作用】本発明の半導体装置およびその製造方法におい
ては、半導体基板の一主表面に絶縁分離溝を形成する工
程と、前記絶縁分離溝を埋め込むに充分な厚さの第一の
絶縁膜を半導体基板全面に成長させる工程と、前記第一
の絶縁膜を前記絶縁分離溝内だけに残して半導体素子形
成領域上ではエッチングする工程と、第二の絶縁膜を半
導体基板全面に成長させる工程と、前記前記第二の絶縁
膜の、半導体素子形成領域の部分に不純物を導入する工
程と、前記第二の絶縁膜を半導体素子形成領域が露出す
るまでエッチングする工程とを含んで構成されるもので
ある。詳しくは、半導体素子の絶縁分離溝内部に埋め込
まれたボロンリンガラス膜の表面と素子形成領域表面と
の段差を軽減しボロンリンガラス膜からのボロンのアウ
トディフュージョンを防止するためのシリコン酸化膜
を、選択的に絶縁分離溝上部にだけ形成するもので、絶
縁分離溝の上部のリンガラス膜をフォトレジストで保護
しておき、素子形成領域上のリンガラス膜のみに不純物
を導入して濃度を高め、エッチング速度を速くすること
ができるものである。
【0007】
【実施例】次に本発明の実施例について図面を参照して
説明する。 [実施例1]図1(a)〜(c)、図2(d)〜(f)
および図3(a)〜(c)は、本発明の第1の実施例を
説明するために製造工程順に示した半導体チップの断面
図である。図1(a)に示すように、P型半導体基板1
上にN型エピタキシャル層2を約2μmの厚さで形成
し、900℃程度の熱処理による厚さ300〜400オ
ングストロームのシリコン酸化膜3と化学的気相成長法
による厚さ1000〜1500オングストロームのシリ
コン窒化膜4を形成した上で、半導体素子の絶縁分離の
ための絶縁分離溝5を、P型半導体基板1に達する様、
深さ約4μm、幅約1μmで形成する。次に図1(b)
に示すように、絶縁分離溝5の底部にボロンをイオン注
入し、窒素雰囲気中で900℃程度の熱処理を行うこと
により打ち込んだボロンをP型半導体基板1中に拡散さ
せ、PN接合による絶縁分離のためのP型拡散領域6を
形成する。
【0008】その後図1(c)に示すように、シリコン
窒化膜4およびシリコン酸化膜3を除去し、絶縁分離溝
5の内壁および素子形成領域に1000℃程度の熱処理
による厚さ約2000オングストロームのシリコン酸化
膜7を形成し、図2(d)に示す様に化学的気相成長法
による厚さ約1000オングストロームのシリコン窒化
膜8を形成する。次に図2(e)に示すように、絶縁分
離溝5を埋め込むためのボロンリンガラス膜(以下BP
SG膜9と称す)を半導体装置全面に約1.2μmの厚
さで成長させる。その後、図2(f)に示すように、バ
ッファードフッ酸を用いたエッチバック法を用いて、素
子形成領域上のシリコン窒化膜8が露出するまで全面エ
ッチングして平坦化を行う。この時、素子形成領域上の
BPSG膜9が完全に除去されるようエッチングを行う
と、絶縁分離溝5の内部のBPSG膜9の表面は、素子
形成領域のシリコン窒化膜8の表面より3000から5
000オングストローム程度下がったところになり段差
が生じる。この段差を埋め込むためと、BPSG膜が露
出したまま次工程に進んだ際のBPSG膜からのボロン
の飛び出しいわゆるアウトディフュージョン現象による
熱処理装置の汚染を防止するため、図3(a)に示すよ
うに液状のシリコン酸化膜(以下PSG膜10と称す)
を素子形成領域上で厚さ2000オングストローム程度
になるよう全面に塗布した後、フォトレジスト11を全
面に塗布し、絶縁分離溝5の上部のみフォトレジスト1
1を残すよう、パターニングを行い、リン等のイオンビ
ーム12をPSG膜10中に打ち込む。その後熱処理に
より打ち込んだ不純物イオンをPSG膜10内に拡散さ
せる。
【0009】この結果、図3(b)に示すように素子形
成領域上に高濃度のPSG膜13が形成され、フォトレ
ジスト12を除去した後、バッファードフッ酸を用いた
エッチバック法により、素子形成領域上のシリコン窒化
膜9が露出するまで全面エッチングにより平坦化を行
う。この時、素子形成領域上のPSG膜が完全に除去さ
れるようエッチングを行うが、本発明の特徴である選択
的なイオン注入により素子形成領域上ではPSG膜の濃
度が濃くなっているために絶縁分離溝5上のPSG膜よ
りエッチング速度が早くなり、例えばリン濃度4mol
%のPSG膜の130バッファードフッ酸に対するエッ
チング速度は240オングストローム/分だがリン濃度
を5mol%にするとエッチング速度は300オングス
トローム/分、6mol%では360オングストローム
/分と濃度に比例してエッチング速度は速くなるので、
図3(c)に示すようにBPSG膜10上のPSG膜だ
けを残して素子形成領域上のPSG膜を完全に除去する
ことが容易になる。従って、絶縁分離溝5と素子形成領
域との段差を小さくすることが可能になり、電極配線の
段差被膜性が向上し、また、素子形成領域にPSG膜が
残らないので製品の品質や製造歩留まりを高くできる。
【0010】[実施例2]図4(a)〜(b)は本発明
の第2の実施例を説明するために製造工程の途中を示し
た半導体チップの断面図である。第1の実施例がフォト
レジストをマスク材にPSG膜に不純物のイオン注入を
行い、フォトレジストを除去した後、ウェットエッチに
よるエッチバックを行うのに対し、本例ではフォトレジ
ストをマスクに、ドライエッチによるPSG膜10のエ
ッチバックを行う。PSG膜10の塗布およびフォトレ
ジストのパターニングまでは第1の実施例と同様である
ため省略するが、図4(a)に示すようにフォトレジス
トのパターニングの後、エッチングガス14により異方
性のドライエッチングを行い、素子形成領域のPSG膜
10を完全に除去する。この時、エッチングガス14の
成分によって、フォトレジストのエッチング速度をPS
G膜のエッチング速度より速くして、図4(b)に示す
様に素子形成領域のPSG膜10が完全に除去される前
に絶縁分離溝上のフォトレジストを除去し、絶縁分離溝
上のPSG膜のエッチングが始まるようにする。
【0011】その結果、本例でも第1の実施例と同様
に、BPSG膜9上のPSG膜10だけを残して、素子
形成領域上のPSG膜を完全に除去することが容易にな
り、絶縁分離溝5と素子形成領域との段差を小さくする
ことができる。また、フォトレジスト11をあらかじめ
薄く塗布しておけば、エッチングガスの成分のコントロ
ールによりフォトレジストのエッチング速度を速めなく
ても、絶縁分離溝上のPSG膜のエッチングが、素子形
成領域上のPSG膜のエッチングより少し遅れて始ま
り、その時間差の分だけ絶縁分離溝上のPSG膜を残す
ことができるので、同様の結果が得られる。
【0012】
【発明の効果】以上説明したように本発明の半導体装置
およびその製造方法によれば、絶縁分離溝内部に埋め込
んだボロンリンガラス膜の表面を覆い素子形成領域との
段差を緩和するために塗布された液状のシリコン酸化膜
を、容易に絶縁分離溝の内部にだけ残して素子形成領域
上では除去することができるため、半導体装置の平坦性
が向上して電極配線の段差被膜性がよくなり、また半導
体素子も安定して製造することができるため製品の品質
が向上し、製造歩留まりも高くなるものであり、また、
半導体素子の絶縁分離溝内部に埋め込まれたボロンリン
ガラス膜の表面と素子形成領域表面との段差を軽減しボ
ロンリンガラス膜からのボロンのアウトディフュージョ
ンを防止するためのシリコン酸化膜を、選択的に絶縁分
離溝上部にだけ形成することができるという効果を有す
る。
【図面の簡単な説明】
【図1】本発明の第1の実施例を製造工程順に示すもの
で(a)〜(c)の半導体チップの断面図。
【図2】本発明の第1の実施例を製造工程順に示すもの
でに続く(d)〜(f)の半導体チップの断面図。
【図3】本発明の第1の実施例を製造工程順に示す半導
体チップの断面図。
【図4】本発明の第2の実施例を示す半導体チップの断
面図。
【図5】従来の半導体装置の製造工程(a)〜(c)を
示す断面図。
【図6】従来の半導体装置の製造工程(d)〜(f)を
示す断面図。
【符号の説明】
1 P型半導体基板 2 N型エピタキシャル層 3 シリコン酸化膜 4 シリコン窒化膜 5 絶縁分離溝 6 P型拡散領域 7 シリコン酸化膜 8 シリコン窒化膜 9 BPSG膜 10 PSG膜 11 フォトレジスト 12 イオンビーム 13 高濃度のPSG膜 14 エッチングガス

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板の一主表面に形成された絶縁
    分離溝と、半導体基板全面に成長させた前記絶縁分離溝
    を埋め込むに充分な厚さであり、かつ、前記絶縁分離溝
    内だけに残して半導体素子形成領域上でエッチングした
    第一の絶縁膜と、半導体基板全面に成長させ、半導体素
    子形成領域の部分に不純物を導入し、かつ、半導体素子
    形成領域が露出するまでエッチングした第二の絶縁膜と
    を含むことを特徴とする半導体装置。
  2. 【請求項2】 半導体基板の一主表面に絶縁分離溝を形
    成する工程と、前記絶縁分離溝を埋め込むに充分な厚さ
    の第一の絶縁膜を半導体基板全面に成長させる工程と、
    前記第一の絶縁膜を前記絶縁分離溝内だけに残して半導
    体素子形成領域上ではエッチングする工程と、第二の絶
    縁膜を半導体基板全面に成長させる工程と、前記第二の
    絶縁膜の、半導体素子形成領域の部分に不純物を導入す
    る工程と、前記第二の絶縁膜を半導体素子形成領域が露
    出するまでエッチングする工程とを含むことを特徴とす
    る半導体装置の製造方法。
  3. 【請求項3】 第二の絶縁膜の上に塗布したフォトレジ
    ストを前記絶縁分離溝の上だけに残し、このフォトレジ
    ストと第二の絶縁膜を同時に異方性エッチングすること
    により、素子形成領域を露出させる工程とを含むことを
    特徴とする請求項2に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09293794A (ja) * 1995-12-30 1997-11-11 Lg Semicon Co Ltd 半導体記憶素子及びその製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59182537A (ja) * 1983-04-01 1984-10-17 Hitachi Ltd 半導体装置の製造方法
JPS59182538A (ja) * 1983-04-01 1984-10-17 Hitachi Ltd 半導体装置およびその製造方法
JPS6240741A (ja) * 1985-08-16 1987-02-21 Nec Corp 半導体装置
JPS63228732A (ja) * 1987-03-18 1988-09-22 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS63258039A (ja) * 1987-04-15 1988-10-25 Seiko Instr & Electronics Ltd 半導体装置の製造方法
JPH0574927A (ja) * 1991-09-13 1993-03-26 Nec Corp 半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59182537A (ja) * 1983-04-01 1984-10-17 Hitachi Ltd 半導体装置の製造方法
JPS59182538A (ja) * 1983-04-01 1984-10-17 Hitachi Ltd 半導体装置およびその製造方法
JPS6240741A (ja) * 1985-08-16 1987-02-21 Nec Corp 半導体装置
JPS63228732A (ja) * 1987-03-18 1988-09-22 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS63258039A (ja) * 1987-04-15 1988-10-25 Seiko Instr & Electronics Ltd 半導体装置の製造方法
JPH0574927A (ja) * 1991-09-13 1993-03-26 Nec Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09293794A (ja) * 1995-12-30 1997-11-11 Lg Semicon Co Ltd 半導体記憶素子及びその製造方法

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