JPS59182537A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59182537A JPS59182537A JP5506083A JP5506083A JPS59182537A JP S59182537 A JPS59182537 A JP S59182537A JP 5506083 A JP5506083 A JP 5506083A JP 5506083 A JP5506083 A JP 5506083A JP S59182537 A JPS59182537 A JP S59182537A
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- oxide film
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- coated glass
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体表面の凹部に不純物拡散層および絶縁
物層？有する半導体装置に関する。
物層？有する半導体装置に関する。
従来の半導体集積回路（以下ＩＣ）装置における素子間
の分離は、主にＬＯＣＯ８法（Ｉ、ｏｃａｌＱｘｉｄａ
ｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ ；ジュー０．１１１
１−１フベルズら、フィリップス、リサーチ、レホート
。
の分離は、主にＬＯＣＯ８法（Ｉ、ｏｃａｌＱｘｉｄａ
ｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ ；ジュー０．１１１
１−１フベルズら、フィリップス、リサーチ、レホート
。
２５巻、１１８頁、１９７０年、 Ｊ、 Ａ、Ａｐｐｅ
ｌｓｃｔｃｌ；Ｐｈ１ｌｉｐｓ Ｒｅｓ ＩＩ（、ｅｐ
ｔｓ、２５，１１８ （１９７０１，）によシ行なわれ
て来た。しかし、ＬＯＣＯ８法による素子間分離法を、
分離幅１〜２μｍ以下（すなわち、活性領域幅１−２μ
ｍ以下）のＩＣに適用する場合には、以下に述べる技術
的問題点のある事が明らかになった。
ｌｓｃｔｃｌ；Ｐｈ１ｌｉｐｓ Ｒｅｓ ＩＩ（、ｅｐ
ｔｓ、２５，１１８ （１９７０１，）によシ行なわれ
て来た。しかし、ＬＯＣＯ８法による素子間分離法を、
分離幅１〜２μｍ以下（すなわち、活性領域幅１−２μ
ｍ以下）のＩＣに適用する場合には、以下に述べる技術
的問題点のある事が明らかになった。
（１）素子間分離酸化膜（以下ＬＯＧＯ８酸化膜）成長
時の、酸化膜の活性領域への進入（いわゆるバード・ピ
ーク（ｂｉｒｄｓ ｂｅａｋ ） ｌによる、活性領域
寸伝の減少。
時の、酸化膜の活性領域への進入（いわゆるバード・ピ
ーク（ｂｉｒｄｓ ｂｅａｋ ） ｌによる、活性領域
寸伝の減少。
（２１ＬＯＣＯ８酸化膜成長時のチャネルドープ不純物
の横方向拡散による狭チャネル効果っ（１）による幅の
減少は、はぼ酸化膜厚と晴しい値となり、たとえばＬＯ
ＣＯ８酸化膜厚全０．８μｒｎとすると、０．８μｍ１
すなわち設計１μｒｎ幅のパターンは、０．２μｍとな
る。また（２）による狭チャネル効果も、パターンの片
側から、はぼ酸化膜厚に相当する距離起こる。したがっ
て０．８μｍの厚さのり、０ＣＯ８酸化膜を成長させる
場合には、活性領域幅が２．４μｍ （０，８μｒｎｘ
３ ）以下の場合、（１）および（２）の効果の影響を
受ける。したがって１〜２μ「ｎよシも微細な加工技術
によるＭＯＳＦＥＴ等のデバイスには、≠１規な集子間
分離法が要求される。この素子間分離法に要求される特
性は、（１）素子間分離幅の寸法変化が小さいこと。
の横方向拡散による狭チャネル効果っ（１）による幅の
減少は、はぼ酸化膜厚と晴しい値となり、たとえばＬＯ
ＣＯ８酸化膜厚全０．８μｒｎとすると、０．８μｍ１
すなわち設計１μｒｎ幅のパターンは、０．２μｍとな
る。また（２）による狭チャネル効果も、パターンの片
側から、はぼ酸化膜厚に相当する距離起こる。したがっ
て０．８μｍの厚さのり、０ＣＯ８酸化膜を成長させる
場合には、活性領域幅が２．４μｍ （０，８μｒｎｘ
３ ）以下の場合、（１）および（２）の効果の影響を
受ける。したがって１〜２μ「ｎよシも微細な加工技術
によるＭＯＳＦＥＴ等のデバイスには、≠１規な集子間
分離法が要求される。この素子間分離法に要求される特
性は、（１）素子間分離幅の寸法変化が小さいこと。
（２）不純物拡散の距離を制御できること。
本発明は従来技術の問題点を解決し、良好な素子間、Ｊ
離購造を提供することである。
離購造を提供することである。
半導体基板上に形成する素子間を分周ｔｌｌ ′ｆ′る
ために素子を形成すべき、活性領域以外の部分に溝全形
成し、その溝の周囲の半導体基板に、該半導体基板と同
一の導電型を与える不純物ケドーブし、さらに該溝を塗
布カラスから成る絶縁物で満たした購造全実明、させる
ものである。この構造は、前述の（１）および（２）の
要求ヲ尚だすものであり、１〜２μｍ以下の素子間分離
幅を持つ半導体集積回路装置を実現させるものである。
ために素子を形成すべき、活性領域以外の部分に溝全形
成し、その溝の周囲の半導体基板に、該半導体基板と同
一の導電型を与える不純物ケドーブし、さらに該溝を塗
布カラスから成る絶縁物で満たした購造全実明、させる
ものである。この構造は、前述の（１）および（２）の
要求ヲ尚だすものであり、１〜２μｍ以下の素子間分離
幅を持つ半導体集積回路装置を実現させるものである。
〔発明・の実施例」
実施例 １
第１図（ａ）は、Ｐ型（１０’０）而１００．・ｍのシ
リコン基板１上に、１０００Ｃの乾燥酸素中で厚さ５０
ｎｒｎの酸化膜２を成長させ、さらに化学蒸着法（Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ：
ＣＶ Ｄ法）によυ、窒化シリコン膜３および酸化シ
リコン膜７をおのおの厚さ０．１２μｍおよび０．５μ
ｍに堆積し、通常のホトリングラフィによりレジストパ
ターン形成後、該酸化シリコン膜７ ’！ｉ？ ＣＦ４
＋ Ｈ２ガスで、また５％酸素（Ｃｈ）ｋ含有した四
弗化炭素（ＣＦ４）ガスを用いたプラズマエッチによｐ
１素子分離領域となるべき部分４の該窒化シリコン膜３
をおのおの取り除き、さらにＣＦ４ガスを用いたμ波プ
ラズマエッチによシ、該シリコン基板を深さ２μｍまで
エッチした状態を示す。この時の分離領域４０幅は、０
．８μｍであり、また、該μ波プラズマエッチによる加
工でのサイドエッチはほぼ０μｍである。
リコン基板１上に、１０００Ｃの乾燥酸素中で厚さ５０
ｎｒｎの酸化膜２を成長させ、さらに化学蒸着法（Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ：
ＣＶ Ｄ法）によυ、窒化シリコン膜３および酸化シ
リコン膜７をおのおの厚さ０．１２μｍおよび０．５μ
ｍに堆積し、通常のホトリングラフィによりレジストパ
ターン形成後、該酸化シリコン膜７ ’！ｉ？ ＣＦ４
＋ Ｈ２ガスで、また５％酸素（Ｃｈ）ｋ含有した四
弗化炭素（ＣＦ４）ガスを用いたプラズマエッチによｐ
１素子分離領域となるべき部分４の該窒化シリコン膜３
をおのおの取り除き、さらにＣＦ４ガスを用いたμ波プ
ラズマエッチによシ、該シリコン基板を深さ２μｍまで
エッチした状態を示す。この時の分離領域４０幅は、０
．８μｍであり、また、該μ波プラズマエッチによる加
工でのサイドエッチはほぼ０μｍである。
第１図（ｂ）は、該配化シリコン膜７を弗酸溶液中で除
去後、１０００Ｃ乾燥酸素中で酸化し、該分離領域４の
半導体基板上に厚さ２０ｎｍの熱酸化膜５を成長させた
状態である。該熱酸化膜５は該分離領域の安定性を保つ
上で重要である。この理由は該熱酸化膜がないと、界面
準位密度がｆ１５Ｘ１０”ｃｌｎ−２と高く、これを補
償するためは、同等量以上のボロンケドープする必要が
あシ、これは前述の狭チャネル効果を増大して、素子特
性を劣化させる原因となるためである。また、この界面
準位の存在は、素子分離領域での電子−正孔再結合速度
の増大をもたらし、雑音、リーク電流の原因となって素
子特性を劣化させる。
去後、１０００Ｃ乾燥酸素中で酸化し、該分離領域４の
半導体基板上に厚さ２０ｎｍの熱酸化膜５を成長させた
状態である。該熱酸化膜５は該分離領域の安定性を保つ
上で重要である。この理由は該熱酸化膜がないと、界面
準位密度がｆ１５Ｘ１０”ｃｌｎ−２と高く、これを補
償するためは、同等量以上のボロンケドープする必要が
あシ、これは前述の狭チャネル効果を増大して、素子特
性を劣化させる原因となるためである。また、この界面
準位の存在は、素子分離領域での電子−正孔再結合速度
の増大をもたらし、雑音、リーク電流の原因となって素
子特性を劣化させる。
第１図（ＣＩは、ボロンを含む塗布ガラス（たとえば東
京応化製０ＣＤＬ（−１１３１０（商品名））を、スピ
ンナ回転数３０００賽で塗布し、該素子分離領域４の深
さ２μｍの穴を埋め、さらにそれ以外の平坦部に、厚さ
０．３μ【ｎの塗布ガラス膜を残し、２００Ｃ乾燥窒素
中で２０分間ベーク佼、ウェット酸素雰ｌ」気中で、２
００Ｃに保った炉中に挿入し、１０Ｃ／分の速度で、８
００Ｃ迄昇温し、８００Ｃで２０分間保ち、緻密化を行
なって、ボロンガラス（以下ＢＳＧと略）層６を形成し
た状態である。８００Ｃのウェット酸化で緻密化を行な
う理由は、以下の二点に要約される。
京応化製０ＣＤＬ（−１１３１０（商品名））を、スピ
ンナ回転数３０００賽で塗布し、該素子分離領域４の深
さ２μｍの穴を埋め、さらにそれ以外の平坦部に、厚さ
０．３μ【ｎの塗布ガラス膜を残し、２００Ｃ乾燥窒素
中で２０分間ベーク佼、ウェット酸素雰ｌ」気中で、２
００Ｃに保った炉中に挿入し、１０Ｃ／分の速度で、８
００Ｃ迄昇温し、８００Ｃで２０分間保ち、緻密化を行
なって、ボロンガラス（以下ＢＳＧと略）層６を形成し
た状態である。８００Ｃのウェット酸化で緻密化を行な
う理由は、以下の二点に要約される。
（１）塗布ガラスは、アニール温度７００ｃ以上で、溶
媒がほぼ蒸発し、完全に近いＢＳＧ膜に変化する。
媒がほぼ蒸発し、完全に近いＢＳＧ膜に変化する。
（２）溶媒および縮合した時に生ずる水（ｎｓ ｉ （
ＯＨ）４ →（Ｓ １Ｏ２） ｎ＋２−ｎ−Ｈ２Ｏ）の
アニールによる逃散は、ウェット酸素雰囲気の方が起シ
易く、乾燥窒素中でアニールすると、厚さＯ１４μｒｎ
以上の塗布ガラス層は、応力により破壊が起る。この応
力の原因は、前述の溶媒、水の膨張の他に、塗布ガラス
膜のアニールによる体積収縮（２５％）がめる。したが
って、ウェット酸素雰囲気、あるいは、Ｐ２０５ 、
Ｂ２０３雰囲気等、塗布ガラス中の液媒の拡散係数が大
きい状態でアニールする必要がある。
ＯＨ）４ →（Ｓ １Ｏ２） ｎ＋２−ｎ−Ｈ２Ｏ）の
アニールによる逃散は、ウェット酸素雰囲気の方が起シ
易く、乾燥窒素中でアニールすると、厚さＯ１４μｒｎ
以上の塗布ガラス層は、応力により破壊が起る。この応
力の原因は、前述の溶媒、水の膨張の他に、塗布ガラス
膜のアニールによる体積収縮（２５％）がめる。したが
って、ウェット酸素雰囲気、あるいは、Ｐ２０５ 、
Ｂ２０３雰囲気等、塗布ガラス中の液媒の拡散係数が大
きい状態でアニールする必要がある。
ウェット雰囲気中で酸化する事によ、！ｌ）、Ｂｈ。
膜６中のボロンが酸化膜５中を拡散し、基板１中に拡散
されて、チャネルドープ層８が形成される。
されて、チャネルドープ層８が形成される。
該チャイルトープ層８の存在により、該素子分離領域４
のしきい電圧（以下ｖＴＨと略）は、約２０Ｖとなり、
′ＦｉＬ気的分気合分離に行なう事ができる。
のしきい電圧（以下ｖＴＨと略）は、約２０Ｖとなり、
′ＦｉＬ気的分気合分離に行なう事ができる。
実施例 ２
第２図（ａ）は、ｎ型（１００）面、１ｏΩ・ｍのシリ
コン基板１１上に厚さ２ｏΩｍの熱酸化膜１２、厚さ５
ｏΩｍのＣＶＤ窒化シリ−＋ンｉ１３、厚さ５００Ωｍ
のＣＶＤ酸化シリコン膜１４とおのおのの堆積し、ホト
レジスト技術および反応性スパッタエッチにより、素子
分離領域となるべき部分に溝１５を形成した状態である
。
コン基板１１上に厚さ２ｏΩｍの熱酸化膜１２、厚さ５
ｏΩｍのＣＶＤ窒化シリ−＋ンｉ１３、厚さ５００Ωｍ
のＣＶＤ酸化シリコン膜１４とおのおのの堆積し、ホト
レジスト技術および反応性スパッタエッチにより、素子
分離領域となるべき部分に溝１５を形成した状態である
。
第２図（ｂ）は、該ＣＶＤｅ化シリコン膜１４を弗ｅｆ
４Ｈ中で除去後、イオン打込み法によりヒ素（Ａ ｓ
ｌ 全５０ Ｋ ｅ Ｖで７ Ｘ １０ ｌ２ｃｍ−２
打込み、乾燥窒素中で１００ＯＣ，４０分間のアニール
全行なった後、乾燥酸素中で９５０ｔｌ’、３０分間酸
化し、厚さ３０ ｏ ｍの酸化膜１６を成長させ、同時
に溝１５の側壁部分を含む内壁全体に、ヒ素拡散層１７
ぐ形成した状態を示す。この時、ヒ紮拡散層が該溝１５
の内壁全体に形成される理由は、ヒ素の蒸気圧が１００
０ｔ：”で数気圧以止ど高いため、乾燥窒素中でアニー
ル全行なう事により、溝Ｊ５中に一度逃散し、再び内壁
に付着して半導体基板１１中に拡散されるためである。
４Ｈ中で除去後、イオン打込み法によりヒ素（Ａ ｓ
ｌ 全５０ Ｋ ｅ Ｖで７ Ｘ １０ ｌ２ｃｍ−２
打込み、乾燥窒素中で１００ＯＣ，４０分間のアニール
全行なった後、乾燥酸素中で９５０ｔｌ’、３０分間酸
化し、厚さ３０ ｏ ｍの酸化膜１６を成長させ、同時
に溝１５の側壁部分を含む内壁全体に、ヒ素拡散層１７
ぐ形成した状態を示す。この時、ヒ紮拡散層が該溝１５
の内壁全体に形成される理由は、ヒ素の蒸気圧が１００
０ｔ：”で数気圧以止ど高いため、乾燥窒素中でアニー
ル全行なう事により、溝Ｊ５中に一度逃散し、再び内壁
に付着して半導体基板１１中に拡散されるためである。
ヒ素を十分に制御して拡散するためには、該溝１５の内
壁のシリコン基板１１上に、自然酸化膜などのヒ素拡散
を妨げる膜が存在しない事が心火であム したがって、
乾燥窒素中でアニールする前に、弗酸溶液中等で十分に
洗浄し自然酸化膜を除去する。外た窒素中の酸素、およ
び水分の濃度も、数Ｆ以下である事が必要である。
壁のシリコン基板１１上に、自然酸化膜などのヒ素拡散
を妨げる膜が存在しない事が心火であム したがって、
乾燥窒素中でアニールする前に、弗酸溶液中等で十分に
洗浄し自然酸化膜を除去する。外た窒素中の酸素、およ
び水分の濃度も、数Ｆ以下である事が必要である。
第２図（Ｃ）は、塗布ガラスたとえば０ＣＤＡｓ−１１
３１０（商品名：東京応化製）を回転数４０００嘔でス
ピン塗布し、平坦部膜厚２００ ｎ ｎ〕の塗布ガラス
膜を形成、８００Ｃウエツ）Ｗ囲気中でアニールし、該
塗布ガラス膜を酸化シリコン（ＳｉＯ２）に変換し、さ
らに、弗酸、容赦中で２００ ｎ ｒｎエッチ後、再び
、塗布ガラスを５０００１戸で回転塗布し、９００Ｃウ
エツト雰囲気中でアニールして、第１の埋込み５ｉＯｚ
層１８および第２の埋込み層１９を形成した状態を示す
。本実施例のように、多重塗布を行なうと、よυ平坦な
分離溝の埋込みが可能となる。
３１０（商品名：東京応化製）を回転数４０００嘔でス
ピン塗布し、平坦部膜厚２００ ｎ ｎ〕の塗布ガラス
膜を形成、８００Ｃウエツ）Ｗ囲気中でアニールし、該
塗布ガラス膜を酸化シリコン（ＳｉＯ２）に変換し、さ
らに、弗酸、容赦中で２００ ｎ ｒｎエッチ後、再び
、塗布ガラスを５０００１戸で回転塗布し、９００Ｃウ
エツト雰囲気中でアニールして、第１の埋込み５ｉＯｚ
層１８および第２の埋込み層１９を形成した状態を示す
。本実施例のように、多重塗布を行なうと、よυ平坦な
分離溝の埋込みが可能となる。
実施例 ３
第３図（ａ）は、Ｐ型（１００１面、１０Ω・鋸のシリ
コン基板２１上に 厚さ２０Ωｍの熱酸化膜２２および
厚さ１２０ΩｍのＣＶＤシリコン窒化膜２３ケ成長させ
、反応性スパッタエッチにより幅０．８μｍ深さ１μｍ
の溝２４ヶ形成し、さらにイオン打込み法によりボロン
イオン’に２５ＫｅＶで１×１０・２Ｃｒｎ−２打込み
、ボロン拡散層３３を形成した状態を示す。
コン基板２１上に 厚さ２０Ωｍの熱酸化膜２２および
厚さ１２０ΩｍのＣＶＤシリコン窒化膜２３ケ成長させ
、反応性スパッタエッチにより幅０．８μｍ深さ１μｍ
の溝２４ヶ形成し、さらにイオン打込み法によりボロン
イオン’に２５ＫｅＶで１×１０・２Ｃｒｎ−２打込み
、ボロン拡散層３３を形成した状態を示す。
第３図（ｂ）は、ボロンｋｌＯＰｌ含有する塗布ガラス
をスピンナ回転ｆｆ２０００ｒｐ１１１で塗布し、平坦
面の膜厚ｉ０．１５μｍとし、溝中に厚さ０．６μｍの
膜厚の塗布ガラス層２５を形成、ウェット雰囲気中で１
００Ｃから２０Ｃ／ｗの割合で徐々に昇温し、８００Ｃ
で２０分間アニールした状態を示す。
をスピンナ回転ｆｆ２０００ｒｐ１１１で塗布し、平坦
面の膜厚ｉ０．１５μｍとし、溝中に厚さ０．６μｍの
膜厚の塗布ガラス層２５を形成、ウェット雰囲気中で１
００Ｃから２０Ｃ／ｗの割合で徐々に昇温し、８００Ｃ
で２０分間アニールした状態を示す。
塗布ガラスを直接塗布しても界面準位密度（Ｑ５）の影
響を受けないのは、後に述べるようにウェット酸素中の
熱処理によシ成長する酸化膜のため、シリコン−シリコ
ン酸化俣界面のＱｓｓがｌ Ｘ １０” ｃｍ−２以下
に低減されるためである。
響を受けないのは、後に述べるようにウェット酸素中の
熱処理によシ成長する酸化膜のため、シリコン−シリコ
ン酸化俣界面のＱｓｓがｌ Ｘ １０” ｃｍ−２以下
に低減されるためである。
第３図（Ｃ）は、該塗布ガラス増２５を弗酸溶液中で厚
さ０．１５μｍだけ除去し、再びボロンを１００騨含有
する塗布ガラスを、平坦面の膜厚が０．１５μｍになる
ように塗布し、ウェット雰囲気中で２００Ｃから５ Ｑ
Ｃ／ｒｍｎで昇温し、１０００Ｃで１０分間アニール
し、第二の塗布ガラス層２６孕形成した状態を示す。
さ０．１５μｍだけ除去し、再びボロンを１００騨含有
する塗布ガラスを、平坦面の膜厚が０．１５μｍになる
ように塗布し、ウェット雰囲気中で２００Ｃから５ Ｑ
Ｃ／ｒｍｎで昇温し、１０００Ｃで１０分間アニール
し、第二の塗布ガラス層２６孕形成した状態を示す。
との１ｏｏｏＣのウェット酸化により、塗布ガラスとシ
リコン界面に成長した酸化ノ換のため、Ｑ ｓ ｓは１
０ ” ｃｍ−２以下に低減でき、過剰ボロンの拡散は
不要である事がわかった。またこの拡散により、溝２４
の内壁にボロン拡散層３４が形成される。
リコン界面に成長した酸化ノ換のため、Ｑ ｓ ｓは１
０ ” ｃｍ−２以下に低減でき、過剰ボロンの拡散は
不要である事がわかった。またこの拡散により、溝２４
の内壁にボロン拡散層３４が形成される。
第３図（ｄ）は、該第二の塗布ガラス層２６の表面全弗
酸溶液中で０．１５μｍエッチし、さらに１８０Ｃに加
熱した熱リン酸中で２０分間加熱し、該シリコン窒化膜
２３を除去また弗酸溶液中で該酸化膜２２を除去し、ゲ
ート酸化膜２７チヤネルドーブ層２８、ケート導電体２
９形成、ソースドレーン３０形成、層間−３１形成、ア
ルミニウム配線３２形成等のプロセスを経て、ＭＯ８Ｆ
’ＥＴあるいはＭｏ５ＩＣｖ完成しｆこ状態を示す。
酸溶液中で０．１５μｍエッチし、さらに１８０Ｃに加
熱した熱リン酸中で２０分間加熱し、該シリコン窒化膜
２３を除去また弗酸溶液中で該酸化膜２２を除去し、ゲ
ート酸化膜２７チヤネルドーブ層２８、ケート導電体２
９形成、ソースドレーン３０形成、層間−３１形成、ア
ルミニウム配線３２形成等のプロセスを経て、ＭＯ８Ｆ
’ＥＴあるいはＭｏ５ＩＣｖ完成しｆこ状態を示す。
本実施例によシ実現されたＭＯＳＦＥＴは、ハードビー
フによるチャネル幅の減少全０．１μｍまた狭チャネル
効果ヲ０．６μ「ｎに押える事ができ、従来方法の０．
４μｍおよび２．０μ【ｎに比較して、１／３以下とす
る事ができた。
フによるチャネル幅の減少全０．１μｍまた狭チャネル
効果ヲ０．６μ「ｎに押える事ができ、従来方法の０．
４μｍおよび２．０μ【ｎに比較して、１／３以下とす
る事ができた。
本発明による他の効果は、素子分離領域の幅が０．８μ
ｍと狭いにもかかわらす、分離領域のしきい電圧は、１
５ｖ以上と、高い値が得られ良好な素子分離特性が実現
できる点にある。この理由は、ソースドレーン領域の接
合深さよシも、索子分離領域が深く基板中に質入してい
るため、いわゆる二次元効果によるしきい電圧の低下が
起シにくいためである。
ｍと狭いにもかかわらす、分離領域のしきい電圧は、１
５ｖ以上と、高い値が得られ良好な素子分離特性が実現
できる点にある。この理由は、ソースドレーン領域の接
合深さよシも、索子分離領域が深く基板中に質入してい
るため、いわゆる二次元効果によるしきい電圧の低下が
起シにくいためである。
以上実施例によシ詳細に説明した如く、本発明によれば
、素子分離領域幅を１μｍ以下にしても、活性領域幅の
減少、狭チャネル効果等の素子特性劣化を伴なわず、か
つ分離耐圧も１５Ｖ以上と、艮好な素子特性を実現でき
る。
、素子分離領域幅を１μｍ以下にしても、活性領域幅の
減少、狭チャネル効果等の素子特性劣化を伴なわず、か
つ分離耐圧も１５Ｖ以上と、艮好な素子特性を実現でき
る。
嬉１図〜第３図は、本発明の実施例を示す工程図である
、 １．１１．２１・・・シリコン基根、２，１２，２２゜
５．１６・・・熱酸化膜、３，１３．２３・・・窒化シ
リコン膜、４，１５．２４・・・溝、６，１８，１９゜
２５．２６・・・塗布ガラス膜、７，１４．３１・・・
ＣＶ Ｄ 酸化膜、８．ｉ７，３３，３４．２８−ｆヤ
ネルドープ層、２７・・・ケート酸化ｊ換、２９・・・
ゲート−８電体、３０・・・ソースドレーン領域、３２
・・・第 １ （２） 第 ２ 図
、 １．１１．２１・・・シリコン基根、２，１２，２２゜
５．１６・・・熱酸化膜、３，１３．２３・・・窒化シ
リコン膜、４，１５．２４・・・溝、６，１８，１９゜
２５．２６・・・塗布ガラス膜、７，１４．３１・・・
ＣＶ Ｄ 酸化膜、８．ｉ７，３３，３４．２８−ｆヤ
ネルドープ層、２７・・・ケート酸化ｊ換、２９・・・
ゲート−８電体、３０・・・ソースドレーン領域、３２
・・・第 １ （２） 第 ２ 図
Claims (1)
- １、半導体集積回路において、−導電型を有する半導体
基板に、溝を形成する工程と、該溝によシ露出された半
導体基板側壁に、該半導体基板と同一の導電型を与える
不純物全拡散する工程と、該溝を塗布ガラスによって埋
める工程と、該塗布ガラス層をウェット雰囲気で加熱処
理する工程を少なくとも含む事を特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5506083A JPS59182537A (ja) | 1983-04-01 | 1983-04-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5506083A JPS59182537A (ja) | 1983-04-01 | 1983-04-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59182537A true JPS59182537A (ja) | 1984-10-17 |
Family
ID=12988134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5506083A Pending JPS59182537A (ja) | 1983-04-01 | 1983-04-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59182537A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62106645A (ja) * | 1985-11-01 | 1987-05-18 | Fujitsu Ltd | 集積回路の素子分離方法 |
| JPS62219943A (ja) * | 1986-03-17 | 1987-09-28 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 絶縁分離のｃｍｏｓ ｆｅｔ集積装置の製造方法 |
| JPH0745694A (ja) * | 1993-07-26 | 1995-02-14 | Nec Corp | 半導体装置およびその製造方法 |
| JPH1174343A (ja) * | 1997-06-13 | 1999-03-16 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| US6835670B2 (en) | 2003-01-30 | 2004-12-28 | Renesas Technology Corp. | Method of manufacturing semiconductor device |
| JP2006222379A (ja) * | 2005-02-14 | 2006-08-24 | Fuji Film Microdevices Co Ltd | 半導体装置およびその製造方法 |
| US7416987B2 (en) | 2003-11-28 | 2008-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
-
1983
- 1983-04-01 JP JP5506083A patent/JPS59182537A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62106645A (ja) * | 1985-11-01 | 1987-05-18 | Fujitsu Ltd | 集積回路の素子分離方法 |
| JPS62219943A (ja) * | 1986-03-17 | 1987-09-28 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 絶縁分離のｃｍｏｓ ｆｅｔ集積装置の製造方法 |
| JPH0745694A (ja) * | 1993-07-26 | 1995-02-14 | Nec Corp | 半導体装置およびその製造方法 |
| JPH1174343A (ja) * | 1997-06-13 | 1999-03-16 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| US6835670B2 (en) | 2003-01-30 | 2004-12-28 | Renesas Technology Corp. | Method of manufacturing semiconductor device |
| US7416987B2 (en) | 2003-11-28 | 2008-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| JP2006222379A (ja) * | 2005-02-14 | 2006-08-24 | Fuji Film Microdevices Co Ltd | 半導体装置およびその製造方法 |
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