JP2006222379A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】長時間における熱処理工程を得るような場合にも微細化が可能で、デバイス活性領域を確保し微細化しつつ信頼性の高い素子分離を行うことのできる素子分離構造を提供する。
【解決手段】半導体基板上の第１導電型の半導体領域の所定位置に形成されたトレンチに素子分離領域を形成することにより、前記半導体領域を複数の素子領域に分離してなる半導体装置であって、前記トレンチ内壁に、拡散制限層を介して第２導電型の不純物を含む充填膜が充填されていることを特徴とする。
【選択図】 図１

Description

本発明は、半導体装置およびその製造方法に係り、特にその素子分離に関する。

エリアセンサ等の撮像デバイスであるＣＣＤを用いた固体撮像素子は、基本構造として、フォトダイオードなどの光電変換部と、この光電変換部からの電荷読み出し部と、読み出し電荷を転送するための電荷転送電極を備えた電荷転送部とを有する。この電荷転送電極は、半導体基板表面に形成された電荷転送チャネル上に複数個隣接して配置され、クロック信号で順次に駆動される。

近年、固体撮像素子においては、撮像画素数の増加により、画素の微細化が進んでいる。固体撮像素子の素子分離には、従来、逆導電型領域を形成してｐｎ接合を形成する接合分離方法と、基板表面に狭いトレンチを形成しトレンチ内部に絶縁膜を埋め込むことにより素子分離領域を形成するいわゆるＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）分離方法とが提案されている（特許文献１）。

これらの方法のうち接合分離方法は図７（ａ）に示すように、たとえばｎ型のシリコン基板１表面にｐ型の拡散層２２を形成してなるものであるが、酸化などの熱工程を経て最終製品ができるころには図７（ｂ）に示すように、拡散層２２の伸びにより、素子領域が極めて狭くなるという問題がある。
一方ＳＴＩ分離の場合は、図８（ａ）に示すように、トレンチＴ内壁に熱酸化により酸化シリコン膜２１を形成した後ＣＶＤ法により酸化シリコン膜２３を充填して素子分離領域が形成されるが、拡散長の伸びこそないものの、この場合は基板のシリコン１とトレンチ内壁の酸化シリコン膜２３との界面にキャリアｅが発生し、図８（ｂ）に示すように、このキャリアが広がることにより、素子間の絶縁性が低下するという問題があった。

特開２００２−５７３１８号公報

このように、従来の素子分離方法によれば、固体撮像素子の製造工程のように熱処理工程を多く必要とする場合には、素子分離領域の増大により十分な素子領域を得ることができない、あるいは、十分な素子分離性を得ることができない、という問題があり、さらなる微細化には極めて深刻な問題を抱えていた。

本発明は、前記実情に鑑みてなされたもので、長時間における熱処理工程を得るような場合にも微細化が可能で、デバイス活性領域を確保し微細化しつつ信頼性の高い素子分離を行うことのできる素子分離構造を提供することを目的とする。
また、本発明の他の目的は、微細で信頼性の高い素子分離を実現することにより、固体撮像素子の素子間絶縁性の向上および暗電流の増大抑制と白キズ不良の抑制をはかることを目的とする。

そこで本発明は、半導体基板上の第１導電型の半導体領域の所定位置に形成されたトレンチに素子分離領域を形成することにより、前記半導体領域を複数の素子領域に分離してなる半導体装置であって、前記トレンチ内壁に、拡散制限層を介して第２導電型の不純物を含む充填膜が充填されていることを特徴とする。
この構成により、トレンチ内壁の拡散制限層を介して第２導電型の不純物が半導体領域に染み出すことにより、極めて低濃度のキャリア発生抑制層を形成することができるため、素子分離領域の広がりを抑制し、微細で信頼性の高い素子分離領域を形成することができる。

また、本発明の半導体装置は、前記トレンチ外壁に第２導電型の不純物を含む低濃度の拡散層からなるキャリア発生抑制層を具備したものを含む。
この構成によりキャリアの発生を抑制することができ、微細で信頼性の高い素子分離が可能となる。

また、本発明の半導体装置は、前記拡散制限層が、熱酸化膜であるものを含む。
この構成により、薄く緻密な熱酸化膜を介して減速させながら不純物をこの熱酸化膜との界面近傍のシリコンに拡散させる。

また、本発明の半導体装置は、前記熱酸化膜の膜厚が２０〜４０ｎｍ程度であるものを含む。
この構成により、適切な減速状態で拡散を行うことができる。望ましくは膜厚は２０〜４０ｎｍ、さらに望ましくは３０ｎｍ程度である。

また、本発明の半導体装置は、前記拡散制限層が、ＣＶＤ酸化膜であるものを含む。

また、本発明の半導体装置は、前記拡散制限層が、熱酸化膜とＣＶＤ酸化膜の積層膜であるものを含む。

また、本発明の半導体装置は、前記充填層は、不純物ドープされた絶縁膜であるものを含む。

また、本発明の半導体装置は、前記第１導電型の半導体領域はｎ型シリコン層であり、前記充填層は、ボロンドープされた酸化シリコン膜であるものを含む。

また、本発明の半導体装置は、前記第１導電型の半導体領域はｎ型シリコン層であり、前記充填層は、ボロンドープされた多結晶シリコン膜であるものを含む。

また、本発明の半導体装置は、前記第１導電型の半導体領域はｎ型シリコン層であり、前記充填層は、ボロンドープされたアモルファスシリコン膜であるものを含む。

また、本発明の半導体装置は、前記拡散抑制層の外側では内側よりも不純物濃度が一桁以上小さいものを含む。

また、本発明の半導体装置は、前記素子領域に固体撮像素子を形成してなる。

また、本発明の半導体装置は、前記素子領域にメモリセルを形成してなるものを含む。

また、本発明の半導体装置の製造方法は、第１導電型の半導体領域を有する半導体基板上にトレンチを形成する工程と、前記トレンチ内壁を絶縁膜で被覆する絶縁膜形成工程と、前記絶縁膜の形成されたトレンチ内壁に第２導電型の不純物を含む充填膜を形成する工程とを含み、前記トレンチから所定距離だけ離間した位置にＰＮ接合を形成するように、前記絶縁膜を介して前記第２導電型の不純物を前記半導体領域に染み出させる工程とを含む。

この方法によれば、トレンチ内壁の拡散制限層を介して第２導電型の不純物が半導体領域に染み出すことにより、極めて低濃度のキャリア発生抑制層を形成することができるため、素子分離領域の広がりを抑制し、微細で信頼性の高い素子分離領域を形成することができる。

また、本発明の半導体装置の製造方法は、前記トレンチ外壁に第２導電型の不純物を含む低濃度の拡散層からなるキャリア発生抑制層を形成するようにしたものを含む。

また、本発明の半導体装置の製造方法は、前記絶縁膜を形成する工程が、前記トレンチ内壁を熱酸化し、熱酸化膜を形成する工程であるものを含む。

また、本発明の半導体装置の製造方法は、前記絶縁膜を形成する工程は、前記トレンチ内壁に酸化シリコン膜を形成するＣＶＤ工程とを含む。

また、本発明の半導体装置の製造方法は、前記キャリア発生抑制層の濃度および厚さが所望の値となるように、後続工程における総熱量に基づいて、前記絶縁膜の不純物透過性と、前記充填膜の不純物濃度とを制御するものを含む。
この構成により、容易に、膜厚制御を行うことができる。

以上説明したように本発明では、トレンチ内壁の拡散制限層を介して第２導電型の不純物が半導体領域に染み出すことにより、極めて低濃度のキャリア発生抑制層を形成することができるため、素子分離領域の広がりを抑制し、微細で信頼性の高い素子分離領域を形成することができ、微細で活性領域の大きい半導体装置を形成することができる。

次に本発明の実施の形態について、図面を参照しつつ詳細に説明する。

（実施の形態１）
この固体撮像素子は、図１（ａ）および（ｂ）に、概要説明断面図を示すように、ｎ型半導体層（図示せず）が形成されたシリコン基板１表面の所定位置に形成されたトレンチＴの内壁に、拡散制限層２５としての熱酸化膜を介して第２導電型の不純物であるボロンを含む多結晶シリコン膜からなる充填膜２６が充填されており、このトレンチ外壁に染み出したボロンによってキャリア発生を抑制するキャリア発生抑制層２７を生成することにより、狭い素子分離領域であるＳＴＩを形成し、この素子分離領域２０によって分離された表面に撮像領域を形成している。ここで３０はフォトダイオード形成領域、４０は電荷転送部である。図１（ａ）は熱処理前の状態を説明する図であり、図１（ｂ）は熱工程を経て完成した状態を示す説明図である。これらの図では素子分離領域を中心に示し、図１（ｂ）では、表面の平坦化膜やレンズ系などを形成した後の素子分離領域を示すが、要部以外は省略している。素子分離領域を除いては、通例の固体撮像素子と同様に形成される。

図２は固体撮像素子の要部を示す断面図、図３は平面図である。この固体撮像素子は、素子分離領域に表面にｐウェル（図示せず）、およびｎ型半導体層（図示せず）が形成されたシリコン基板１表面に、ゲート酸化膜２を介して配列形成される複数の電荷転送電極３（３ａ、３ｂ）が、ゲート酸化膜２上に所定の間隔で形成された電極間絶縁膜４によって分離形成されるとともに、光電変換部としてのフォトダイオード３０の受光領域に開口を有する遮光膜７で被覆されており、前記開口部が、窒化シリコンとこの上層に形成されたＢＰＳＧ膜からなる柱状構造の高屈折率膜からなる透光性膜１０で覆われている。

この透光性膜１０の上層は、プラズマＣＶＤ法によって形成された窒化シリコン膜からなり、表面が凸形状のレンズ１０を構成しており、その周辺は透光性の有機膜からなる平坦化膜７０で被覆されている。

なお、シリコン基板１には、複数のフォトダイオード３０が形成され、フォトダイオードで検出した信号電荷を転送するための電荷転送部４０が、フォトダイオード３０の間に蛇行形状を呈するように形成される。電荷転送部４０によって転送される信号電荷が移動する電荷転送チャネルは、図示していないが、電荷転送部４０が延在する方向と交差する方向に、やはり蛇行形状を呈するように形成される。

ここで、ｐウェルの形成されたシリコン基板１内には、フォトダイオード３０、電荷転送チャネル、チャネルストップ領域、電荷読み出し領域が形成され、シリコン基板１表面には、ゲート酸化膜２が形成される。ゲート酸化膜２表面には、酸化シリコン膜からなる電極間絶縁膜３と電荷転送電極３（電荷転送部４０）が形成される。ここでゲート酸化膜は熱酸化によって形成された酸化シリコン膜と減圧ＣＶＤ法によって形成された窒化シリコン膜と、ＣＶＤ法によって形成されたＨＴＯ膜との３層膜で構成される。ここでＨＴＯ膜に代えて熱酸化膜を用いてもよい。

また、電荷転送電部４０は、図２に要部拡大図を示したように、シリコン基板１表面には、ゲート酸化膜２が形成される。ゲート酸化膜２表面には、電荷転送電極を構成する第１層ドープトアモルファスシリコン膜３ａからなる第１の電極、第２層ドープトアモルファスシリコン膜３ｂからなる第２の電極が酸化シリコン膜からなる電極間絶縁膜４を介して積層され、多層電極構造を構成している。

そしてこの第２の電極の上層に酸化シリコン膜５を介して膜厚５０ｎｍの酸化シリコン膜６が形成されている。そしてこの上層はスパッタリング法により形成された膜厚５０ｎｍのチタンナイトライド層（図示せず）を介して遮光層として、膜厚２００ｎｍのタングステン薄膜７が形成されている。

このように固体撮像素子の上方には、フォトダイオード３０に相当する領域に開口を形成した遮光膜７が設けられており、酸化シリコン膜からなる絶縁膜を介して、フォトダイオード領域には高屈折率膜である透光性膜１０（層内凸レンズ９）が柱状に形成されている。そして上層は、平坦化膜７０を介してカラーフィルタ５０、マイクロレンズ６０が設けられる。

次に、この固体撮像素子の製造方法について説明する。
ここでは素子分離領域を中心に説明する。
まず図４（ａ）に示すように、ｎ型半導体層（図示せず）が形成されたシリコン基板１表面の所定位置に、フォトリソグラフィを用いてトレンチＴを形成する。このとき、シリコン基板１上に熱酸化法で酸化シリコン膜２５と窒化シリコン膜２８を形成し、フォトリソグラフィによりトレンチ形成領域でこれら２層膜を選択的に除去し、トレンチ形成用のマスクを形成する。すなわちこの２層膜をハードマスクとして用いて異方性エッチングによりトレンチＴを形成する。

この状態でハードマスクとしての酸化シリコン膜および窒化シリコン膜を残したまま、９５０℃３０分の熱酸化工程を経て、図４（ｂ）に示すように、トレンチ内壁に拡散制限層２５として膜厚３０ｎｍの酸化シリコン膜を形成する。このとき、窒化シリコン膜が酸化防止膜として作用し、基板表面は酸化されないで維持される。

さらに、図４（ｃ）に示すように、減圧ＣＶＤ法により拡散制限層２５の形成されたトレンチ内にとしてのボロンを含む多結晶シリコン膜を堆積する。そしてこの窒化シリコン膜２８をストッパとして基板表面の多結晶シリコン膜をＣＭＰにより除去して表面を平坦化することにより、充填膜２６を形成する。そしてこの窒化シリコン膜２８は酸化シリコン膜２５をストッパとして選択的に除去する。

この後、ゲート酸化膜の形成、電荷転送電極、フォトダイオードなどの素子領域の形成を行う（図１（ａ）参照）。そして、表面の各層の形成に伴う熱処理工程を経て、ボロンが拡散制限層２５を介して基板表面に染み出し、図４（ｄ）に示すように、所望の濃度および厚さの、キャリア発生抑制層２７を形成することができる（図１（ｂ）参照）。

この方法により、トレンチ内壁の拡散制限層を介して第２導電型の不純物が半導体領域に染み出すことにより、極めて低濃度のキャリア発生抑制層を形成することができるため、素子分離領域の広がりを抑制し、素子分離領域幅を小さくし、素子形成領域の増大をはかることができる。また、キャリアの発生を抑制することができるため、暗電流を低減し、明暗比の優れた固体撮像素子を提供することが可能となる。

また、トレンチの酸化シリコン膜／シリコン界面のp層濃度は、E¹⁸[atoms/cm²]台後半程度必要であり、またｐ層の厚さ(深さ)は、フォトダイオードに接しない程度でできるだけ厚くし、ｎ型基板と形成されるｐｎ接 合の空乏層を酸化シリコン膜／シリコン界面から遠ざけるようにするのが望ましい。

ここで、充填材料からボロンを拡散させる際、薄い拡散制限層を介して減速させるが、その 拡散制限層の膜厚は、後の熱処理工程の総熱量に応じて変化させ、上記要求されるボロン濃度及び厚さが 得られるように設定する。また、充填材料のボロン濃度を変化させることによっても同様の制御が可能となる。

なお、前記実施の形態では、充填膜をボロンドープの多結晶シリコン膜を充填したが、ボロンドープのアモルファスシリコンを用いてもよい。また拡散制限層としても熱酸化膜に限定されることなく、ＣＶＤ酸化膜でもよいし、熱酸化膜とＣＶＤ酸化膜との積層膜でもよい。

前記実施の形態では２層電極構造をもつ電荷転送素子について説明したが、単層電極構造の電荷転送素子であってもよいことはいうまでもない。

また前記実施の形態では、電極を形成する導電性膜としてドープトアモルファスシリコン層をアニールすることによって形成したドープトポリシリコン膜を用いたが、ノンドープのアモルファスシリコン層を成膜し、成膜後ドーピングを行なうようにしてもよい。

なお、透光性膜の形成は、常圧ＣＶＤ、プラズマＣＶＤ、スパッタリング法などいずれの方法をとるようにしてもよい。

（実施の形態２）
なお、前記実施の形態では、充填膜をボロンドープの多結晶シリコン膜すなわち、導電性材料で構成したが、ボロンドープの酸化シリコン膜でもよい。図５にこの素子分離構造を用いた固体撮像素子の要部概略図を示す。充填膜３６がボロンドープの酸化シリコン膜で構成されているのみで素子領域については図１に示した前記実施の形態１と同様に形成される。
この場合、トレンチ内は絶縁膜であるため、より信頼性の高い素子分離領域を形成することができる。

（実施の形態３）
なお、前記実施の形態１，２では、いずれも固体撮像素子について説明したが、ＤＲＡＭなど他のデバイスにも適用可能であることはいうまでもない。図６に本発明の素子分離構造をＤＲＡＭに適用した例について説明する。図６にこの素子分離構造を用いたＤＲＡＭの要部概略図を示す。充填膜４６がボロンドープのアモルファスシリコン膜で構成されており、素子分離領域については図１に示した前記実施の形態１と同様に形成される。そしてこの素子分離領域で分離された素子領域内にＭＯＳＦＥＴ８０とキャパシタ９０が積層される。
ここで素子領域については通常のＭＯＳプロセスで形成され、８０はＭＯＳＦＥＴからなるスイッチングトランジスタ、９０はキャパシタである。

なお、本発明は、前記実施の形態に限定されることなく、本発明の技術思想の範囲内において、適宜可能である。

以上、説明したように本発明の半導体装置によれば、素子分離領域の微細化をはかり、素子領域を最大限に大きくとることができることから、チップの小型化が可能でかつ、製造が容易であることから、デジタルカメラ、携帯電話などに用いられる小型の撮像素子などの形成に極めて有効である。

本発明の実施の形態１の固体撮像素子の断面概要図である。 本発明の実施の形態１の固体撮像素子の要部断面図である。 本発明の実施の形態１の固体撮像素子の平面図である。 本発明の実施の形態１の固体撮像素子の製造工程を示す断面図である。 本発明の実施の形態２の半導体装置を示す断面図である。 本発明の実施の形態３の半導体装置を示す断面図である。 従来例の固体撮像素子を示す断面図である。 従来例の固体撮像素子を示す断面図である。

符号の説明

１ シリコン基板
２ ゲート酸化膜
３ 電荷転送電極
３ａ 第１層アモルファスシリコン膜
３ｂ 第２層アモルファスシリコン膜
４ 電極間絶縁膜
５ 反射防止膜
６ 窒化シリコン膜
７ 遮光膜
１０ 透光性膜（高屈折率膜）
２０ 素子分離領域
２５ 拡散制限層
２６ 充填層
２７ キャリア発生抑制層
３０ フォトダイオード
３６ 充填層
４０ 電荷転送部
４６ 充填層
５０ カラーフィルタ
６０ マイクロレンズ
７０ 平坦化膜
ｅ キャリア
８０ ＭＯＳＦＥＴ
９０ キャパシタ

Claims (18)

1. 半導体基板上の第１導電型の半導体領域の所定位置に形成されたトレンチに素子分離領域を形成することにより、前記半導体領域を複数の素子領域に分離してなる半導体装置であって、
   前記トレンチ内壁に、拡散制限層を介して第２導電型の不純物を含む充填膜が充填されている半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記トレンチ外壁に第２導電型の不純物を含む低濃度の拡散層からなるキャリア発生抑制層を具備した半導体装置。
3. 請求項１または２に記載の半導体装置であって、
   前記拡散制限層は、熱酸化膜である半導体装置。
4. 請求項１または２に記載の半導体装置であって、
   前記熱酸化膜の膜厚は２０ｎｍ〜４０ｎｍである半導体装置。
5. 請求項１または２に記載の半導体装置であって、
   前記拡散制限層は、ＣＶＤ酸化膜である半導体装置。
6. 請求項１または２に記載の半導体装置であって、
   前記拡散制限層は、熱酸化膜とＣＶＤ酸化膜の積層膜である半導体装置。
7. 請求項１乃至６のいずれかに記載の半導体装置であって、
   前記充填層は、不純物ドープされた絶縁膜である半導体装置。
8. 請求項７に記載の半導体装置であって、
   前記第１導電型の半導体領域はｎ型シリコン層であり、前記充填層は、ボロンドープされた酸化シリコン膜である半導体装置。
9. 請求項７に記載の半導体装置であって、
   前記第１導電型の半導体領域はｎ型シリコン層であり、前記充填層は、ボロンドープされた多結晶シリコン膜である半導体装置。
10. 請求項７に記載の半導体装置であって、
    前記第１導電型の半導体領域はｎ型シリコン層であり、前記充填層は、ボロンドープされたアモルファスシリコン膜である半導体装置。
11. 請求項１乃至１０のいずれかに記載の半導体装置であって、
    前記拡散抑制層の外側では内側よりも不純物濃度が一桁以上小さい半導体装置。
12. 請求項１乃至１１のいずれかに記載の半導体装置であって、
    前記素子領域に固体撮像素子を形成してなる半導体装置。
13. 請求項１乃至１１のいずれかに記載の半導体装置であって、
    前記素子領域にメモリセルを形成してなる半導体装置。
14. 第１導電型の半導体領域を有する半導体基板上にトレンチを形成する工程と、
    前記トレンチ内壁を絶縁膜で被覆する絶縁膜形成工程と、
    前記絶縁膜の形成されたトレンチ内壁に第２導電型の不純物を含む充填膜を形成する工程とを含み、
    前記トレンチから所定距離だけ離間した位置にＰＮ接合を形成するように、前記絶縁膜を介して前記第２導電型の不純物を前記半導体領域に染み出させる工程とを含む半導体装置の製造方法。
15. 請求項１４に記載の半導体装置の製造方法であって、
    前記トレンチ外壁に第２導電型の不純物を含む低濃度の拡散層からなるキャリア発生抑制層を形成するようにした半導体装置の製造方法。
16. 請求項１４または１５に記載の半導体装置の製造方法であって、
    前記絶縁膜を形成する工程は、前記トレンチ内壁を熱酸化し、熱酸化膜を形成する工程である半導体装置の製造方法。
17. 請求項１４乃至１６のいずれかに記載の半導体装置の製造方法であって、
    前記絶縁膜を形成する工程は、前記トレンチ内壁に酸化シリコン膜を形成するＣＶＤ工程とを含む半導体装置の製造方法。
18. 請求項１４乃至１７のいずれかに記載の半導体装置の製造方法であって、
    前記キャリア発生抑制層の濃度および厚さが所望の値となるように、後続工程における総熱量に基づいて、前記絶縁膜の不純物透過性と、前記充填膜の不純物濃度とを制御するようにした半導体装置の製造方法。

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