CN112582434A - 图像传感器和用于形成图像传感器的方法 - Google Patents

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Abstract

本发明的各个实施例针对一种用于形成图像传感器的方法，其中器件层具有高晶体质量。根据一些实施例，沉积覆盖衬底的硬掩模层。对硬掩模层和衬底执行第一蚀刻以形成腔。执行第二蚀刻以去除来自第一蚀刻的晶体损伤并且使腔中的衬底横向凹进，使得硬掩模层悬于腔上方。形成衬于腔的牺牲层，穿过牺牲层对衬底执行毯式离子注入，并且去除牺牲层。外延生长中间层，中间层衬于腔并且具有位于硬掩模层下面的顶面，并且外延生长器件层，器件层填充中间层上方的腔。在器件层中形成光电探测器。本发明的实施例还涉及图像传感器。

Description

图像传感器和用于形成图像传感器的方法
技术领域
本发明的实施例涉及图像传感器和用于形成图像传感器的方法。
背景技术
具有图像传感器的集成电路(IC)用于各种现代电子器件中，诸如例如相机和手机。近年来，互补金属氧化物半导体(CMOS)图像传感器已开始广泛使用，在很大程度上取代了电荷耦合器件(CCD)图像传感器。与CCD图像传感器相比，CMOS图像传感器由于其功耗低、尺寸小、数据处理速度快、数据直接输出以及制造成本低而受到越来越多的青睐。一些类型的CMOS图像传感器包括前侧照明(FSI)图像传感器和背侧照明(BSI)图像传感器。
发明内容
本发明的实施例提供了一种图像传感器，包括：衬底；器件层，位于所述衬底上面并且嵌入所述衬底中，其中，所述衬底包括掺杂区域，所述掺杂区域包裹所述器件层的底部并且还沿着所述器件层的侧壁和所述器件层的底面延伸；光电探测器，位于所述器件层中；以及中间层，将所述器件层与所述衬底分隔开，其中，所述中间层位于所述器件层的所述侧壁和所述器件层的所述底面上；其中，所述衬底和所述中间层是与所述器件层不同的半导体材料，并且其中，所述中间层具有比所述掺杂区域小的掺杂浓度。
本发明的另一实施例提供了一种图像传感器，包括：衬底；器件层，位于所述衬底上面并且凹进所述衬底中；覆盖层，位于所述器件层上面；光电探测器，位于所述器件层中；以及中间层，杯状地围在所述器件层的下侧并且将所述器件层与所述衬底分隔开；其中，所述衬底、所述覆盖层、所述中间层和所述器件层是半导体，其中，所述中间层是未掺杂的，并且其中，所述器件层具有与所述衬底不同的吸收系数。
本发明的又一实施例提供了一种用于形成图像传感器的方法，包括：沉积覆盖衬底的硬掩模层；对所述硬掩模层和所述衬底执行第一蚀刻以形成腔，其中，所述第一蚀刻形成衬于所述衬底中的所述腔的晶体损伤层；对所述衬底执行第二蚀刻以去除所述晶体损伤层，其中，所述第二蚀刻使所述衬底的侧壁横向凹进，使得所述硬掩模层的部分悬于所述腔上方；外延生长衬于所述腔的中间层，其中，所述中间层是未掺杂的，并且具有位于所述硬掩模层的所述部分下面的顶面；外延生长器件层，所述器件层填充所述中间层上方的所述腔，其中，所述器件层是与所述中间层不同的半导体材料；以及在所述器件层中形成光电探测器。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了图像传感器的一些实施例的截面图，其中器件层凹进衬底中并且具有高晶体质量。
图2示出了图1的图像传感器的一些实施例的顶视图布局。
图3示出了图1的图像传感器的一些可选实施例的截面图，其中覆盖层部分地覆盖中间层的顶面。
图4示出了图1的图像传感器的一些可选实施例的截面图，其中省略了衬底注入区域。
图5示出了图1的图像传感器的一些可选实施例的截面图，其中，硬掩模层位于衬底上面。
图6和图7示出了图5的图像传感器的一些可选实施例的截面图，其中图像传感器的组成不同。
图8示出了图1的图像传感器的一些可选实施例的截面图，其中衬底介电层位于衬底的最外侧壁上。
图9A和图9B示出了图1的图像传感器的一些更详细的实施例的截面图，其中图像传感器还包括互连结构并且分别是背侧照明(BSI)和前侧照明(FSI)的。
图10示出了图1的图像传感器的一些更详细的实施例的截面图，其中，图像传感器是FSI的，并且还包括限定光电探测器开口的互连结构。
图11、图12A、图12B、图13至图16、图17A至图17C和图18至图22示出了用于形成图像传感器的方法的一些实施例的一系列截面图，其中器件层凹进衬底中并且具有高晶体质量。
图23示出了图11、图12A、图12B、图13至图16、图17A至图17C和图18至图22的方法的框图。
具体实施方式
本发明提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间距关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间距关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间距关系描述符可以同样地作相应地解释。
互补金属氧化物半导体(CMOS)图像传感器可以用于检测近红外(NIR)和红外(IR)辐射。对于用于飞行时间(ToF)成像和其他合适类型的成像的CMOS图像传感器可能会出现这种情况。然而，CMOS图像传感器通常包括基于硅的光电探测器。硅具有较大的带隙，因此在吸收NIR和IR辐射方面较差。因此，CMOS图像传感器对于NIR和IR辐射具有较差的量子效率(QE)。为了减轻这种情况，可以将硅基光电探测器替换为基于锗或具有较小带隙的一些其他合适类型的半导体材料的光电探测器。
用于形成这种CMOS图像传感器的方法可以包括：选择性地对衬底执行干蚀刻以形成腔；在腔中外延生长具有比衬底小的带隙的器件层；以及在器件层中形成光电探测器。因为光电探测器形成在器件层中，所以光电探测器的信噪比(SNR)、QE和其他合适的性能指标取决于器件层的晶体质量。例如，较差的晶体质量可能会增大漏电流，因此可能会降低性能指标。然而，衬底与器件层之间的不同晶格常数和/或不同的热膨胀系数可能导致衬底与器件层之间的界面处的晶体缺陷，并且因此可能降低器件层的晶体质量。此外，通过干蚀刻的离子轰击可能在界面处引起晶体缺陷，并且因此可能降低器件层的晶体质量。
为了减小由界面处的晶体缺陷引起的漏电流，可以在干蚀刻和外延生长之间对衬底执行毯式离子注入，以形成衬于沟槽的衬底注入区域。毯式离子注入具有与大部分衬底相同的掺杂类型，但是掺杂浓度高于大部分衬底，并且减少了由界面处的晶体缺陷引起的载流子。然而，毯式离子注入本身可能会在界面处引起晶体缺陷，这降低了其在减小漏电流方面的有效性。此外，来自衬底注入区域的掺杂剂可以扩散至器件层并且产生低电阻率区域。低电阻率区域进而可以增大跨界面的漏电流，并且因此可能增加像素间漏电流。
本申请的各个实施例针对用于形成图像传感器的方法，其中器件层凹进衬底中并且具有高晶体质量。此外，本发明的各个实施例针对由该方法产生的图像传感器。根据该方法的一些实施例，硬掩模层沉积在衬底上方。选择性地对硬掩模层和衬底执行第一蚀刻以形成腔。对衬底进行第二蚀刻以去除来自第一蚀刻的晶体损伤。此外，第二蚀刻使衬底相对于腔中的硬掩模层凹进，使得硬掩模层悬于腔之上。形成衬于腔的牺牲介电层，穿过牺牲介电层对衬底执行毯式离子注入，以形成衬于腔的衬底注入区域，并且去除牺牲介电层。外延生长中间层，中间层衬于腔并且具有位于硬掩模层下面的顶面，外延生长器件层以填充中间层上方的腔。执行平坦化以使器件层的顶面平坦，并且在器件层中形成光电探测器。
因为第二蚀刻去除了来自第一蚀刻的晶体损伤，所以在腔中的衬底的表面处的晶体缺陷更少。此外，由于毯式离子注入是穿过牺牲介电层执行的，因此毯式离子注入几乎没有在衬底面处引起晶体缺陷。因为第二蚀刻和牺牲介电层减少了衬底面处的晶体缺陷，所以减小了漏电流。此外，中间层和器件层以更高的晶体质量(例如，更少的晶体缺陷)外延生长。因为中间层和器件层以更高的晶体质量外延生长，所以漏电流减小。减小的漏电流进而提升了光电探测器的性能。
衬底注入区域减少了由沿着中间层的晶体缺陷引起的载流子。因此，减小了漏电流并且改善了光电探测器的性能。此外，中间层阻止掺杂剂从衬底注入区域扩散到器件层。扩散到器件层的掺杂剂可以产生低电阻率区域，该低电阻率区域会增大衬底和器件层之间的漏电流，因此增大像素间漏电流。因此，因为中间层阻止了扩散，所以中间层减小了漏电流并且提高了光电探测器的性能。
参考图1，提供了图像传感器的一些实施例的截面图100，其中器件层102凹进像素106处的衬底104中。器件层102和衬底104器件层102是不同的半导体材料，并且器件层102容纳独立于像素106的光电探测器108。器件层102可以例如是或包括锗、硅锗、一些其他合适的半导体材料或前述的任意组合。在一些实施例中，不掺杂大部分器件层102。衬底104可以例如是或包括硅和/或一些其他合适的半导体材料。在一些实施例中，衬底104的大部分掺杂有P型或N型掺杂剂。
衬底注入区域110位于衬底104中，并且衬于器件层102。衬底注入区域110具有与衬底104的大部分相同的掺杂类型，但掺杂浓度高于衬底104的大部分。例如，衬底注入区域110和大部分衬底104可以都是P型或N型。在一些实施例中，衬底注入区域110的掺杂浓度为约1e17-5e18原子/立方厘米，大于约5e18原子/立方厘米，或为一些其他合适的掺杂浓度。
中间层112杯状地围在器件层102的下侧，并且将器件层102与衬底注入区域110分隔开。中间层112是与器件层102的材料不同的未掺杂半导体材料。在可选实施例中，中间层112是轻掺杂的半导体材料，其不同于器件层102的材料和/或具有比衬底注入区域110小的掺杂浓度。轻掺杂可以例如具有小于约1e15原子/立方厘米的掺杂浓度或一些其他合适的值。中间层112可以例如是或包括硅和/或一些其他合适的半导体材料。在一些实施例中，中间层112是或包括与衬底104相同的半导体材料。例如，中间层112和衬底104都可以是硅，而器件层102可以是锗或硅锗。然而，其他合适的材料也是可以的。
衬底注入区域110减少了由在中间层112和衬底104之间的第一界面114和/或在中间层112和器件层102之间的第二界面116处的晶体缺陷引起的载流子。结果，可以减小在第一和/或第二界面114、116处的漏电流，并且可以提高光电探测器108的性能。例如，可以提高光电探测器108的QE、SNR和其他合适的性能指标。晶体缺陷可以例如包括由器件层102和衬底104之间的不同的晶格常数和/或不同的热膨胀系数引起的穿线位错缺陷。
中间层112从第一界面114到第二界面116具有高电阻，以减小从器件层102到衬底104的漏电流。通过减小从器件层102到衬底104的漏电流，像素间漏电流减小，并且光电探测器108的性能提高。高电阻可以例如大于约100千欧姆或一些其他合适的值。中间层112进一步阻止来自衬底注入区域110的掺杂剂扩散到器件层102。例如，衬底注入区域110可以具有P型掺杂，并且中间层112可以阻止硼或其他合适的P型掺杂剂扩散到器件层102。扩散到器件层102的掺杂剂可以产生从衬底104到器件层102的低电阻区域，并且因此可以增大像素间漏电流。因为中间层112阻止了扩散，所以从衬底104到器件层102的电阻可以保持较高，并且漏电流可以保持较低。
如下文所见，用于形成凹进衬底104中的器件层102的方法可以例如包括：选择性地对衬底104执行第一蚀刻以形成腔；对衬底104执行第二蚀刻以从去除第一蚀刻对衬底104的晶体损伤；外延生长中间层112，中间层112衬于并且部分填充腔；以及外延生长器件层102，器件层102填充中间层112上方的剩余腔。然而，其他合适的方法也是可以的。第一蚀刻可以例如通过干蚀刻或一些其他合适类型的蚀刻来执行，并且可以例如通过离子轰击引起晶体损伤。第二蚀刻在对衬底104没有或具有最小的晶体损伤的情况下蚀刻，并且可以例如通过化学反应和/或不依赖于离子轰击进行蚀刻。第二蚀刻可以例如通过化学干蚀刻(CDE)、湿蚀刻或一些其他合适类型的蚀刻来执行。
因为第二蚀刻去除了晶体损伤，所以减少了第一界面114处的晶体缺陷。结果，可以以更高的晶体质量外延生长中间层112和器件层102。此外，可以减少第二界面116处的晶体缺陷。减少的晶体缺陷和更高的晶体质量减小漏电流并且改善光电探测器108的性能。
如下文所见，用于形成衬底注入区域110的方法可以例如包括：选择性地对衬底104执行蚀刻以形成腔；通过衬底104的热氧化来沉积衬于腔的牺牲介电层；穿过牺牲介电层对衬底104执行毯式离子注入，以形成衬于腔的衬底注入区域110；以及去除牺牲介电层。然而，其他合适的方法也是可以的。因为毯式离子注入是穿过牺牲介电层执行的，所以毯式离子注入在第一界面114处不会或最小化对衬底104的表面造成晶体损伤。结果，中间层112和器件层102可以以更高的晶体质量外延生长。此外，可以减少第二界面116处的晶体缺陷。减少的晶体缺陷和更高的晶体质量减小漏电流，并且改善光电探测器108的性能。
如上所述，用于形成器件层102的方法可以去除在形成腔时引起的晶体损伤，在腔内形成器件层102。此外，可以穿过牺牲介电层来执行用于形成衬底注入区域110的方法，以避免对衬底104的晶体损伤。结果，中间层112和器件层102可以具有高的晶体质量，并且第一界面114和/或第二界面116处的穿线位错密度(TDD)可以较低。例如，器件层102在第二界面116处可以具有低TDD，小于每中心角尺约3e7个穿线位错或一些其他合适的值。
光电探测器108包括第一接触区域118和第二接触区域120。第一接触区域118和第二接触区域120是器件层102中的掺杂半导体区域，并且分别位于器件层102的相对侧上。第一接触区域118具有第一掺杂类型，而第二接触区域120具有与第一掺杂类型相反的第二掺杂类型。第一和第二掺杂类型可以例如分别是N型和P型，反之亦然。光电探测器108可以例如是PIN光电二极管或一些其他合适类型的光电二极管。
覆盖层122位于器件层102上面并且保护器件层102，同时在器件层102上方形成硅化物层(未示出)和互连结构(未示出)。这防止了对器件层102的晶体损伤，该器件损伤可以降低光电探测器108的性能。覆盖层122可以例如是与衬底104相同的材料，和/或可以例如是或包括硅或一些其他合适的半导体材料。此外，覆盖层122可以例如是未掺杂的。
深注入隔离(DII)区域124和浅注入隔离(SII)区域126位于衬底104中，以在像素106和相邻像素(未示出)之间提供电隔离。DII区域124具有分别位于像素106的相对侧上的一对DII段，并且SII区域126具有分别位于DII区域段上面的一对SII段。在一些实施例中，DII区域124和/或SII区域126以闭合路径(在截面图100中不完全可见)沿着像素106的边界延伸以围绕像素106。DII区域124和SII区域126共享掺杂类型，但是SII区域126具有比DII区域124更大的掺杂浓度。共享的掺杂类型可以例如与衬底104的大部分相反。
深衬底注入区域(DSI)128和浅衬底注入区域(SSI)130位于器件层102和DII区124之间的衬底104中。在可选实施例中，省略了DSI区128。SSI区域130位于DSI区域128上面并且与DSI区域128共享掺杂类型。共享的掺杂类型可以例如与衬底104的大部分相同。此外，SSI区域130具有比DSI区域128和衬底104高的掺杂浓度。
在一些实施例中，器件层102是或包括相对于硅对于NIR辐射和/或IR辐射具有高吸收系数的材料。例如，器件层102可以是或包括锗或其他合适的材料。因此，图像传感器可以用于检测NIR辐射和/或IR辐射。这找到了用于ToF成像和其他合适类型的成像的应用。NIR辐射可以例如包括约850-940纳米、约850-1550纳米、约850-1200纳米、约1200-1550纳米的波长、一些其他合适的波长或前述的任意组合。IR辐射可以例如包括约1.5-30微米的波长和/或其他合适的波长。在一些实施例中，器件层102对于约850-940纳米的波长和对于其他合适的波长具有大于约80％或一些其他合适值的高量子效率。这样的实施例可以例如在器件层102是锗或包含锗或其他合适的材料时出现。
在一些实施例中，器件层102相对于硅具有小的带隙。如此小的带隙可以例如导致相对于硅的对于NIR和/或IR辐射的高吸收系数。在一些实施例中，器件层102相对于衬底104、中间层112、覆盖层122或前述的任何组合(例如，全部)具有小的带隙。在一些实施例中，相对于衬底104、中间层112、覆盖层122或前述的任何组合(例如，全部)，器件层102对于NIR和/或IR辐射具有高吸收系数。在一些实施例中，器件层102包括硅、锗或一些其他合适的元素。
在一些实施例中，器件层102具有在约2-50微米、约2-26微米、约25-50微米或一些其他合适的值之间的高度Hd1。如果高度Hd1太小(例如，小于约2微米或一些其他合适的值)，则器件层102对于入射光子的吸收可能较差，并且光电探测器108可能具有较差的性能。如果高度Hd1太大(例如，大于约50微米或一些其他合适的值)，则凹进衬底104中的器件层102的形成可能花费很长时间并且可能显著影响制造产量。
在一些实施例中，中间层112的厚度Ti为约430-1000埃、约430-715埃、约715-1000埃或其他合适的值。如果厚度Ti太低(例如，小于约430埃或一些其他合适的值)，则中间层112可能无法阻挡掺杂剂从衬底注入区域110到器件层102的扩散，和/或器件层102和衬底104之间的电阻可能较低。结果，衬底104与器件层102之间的漏电流可能较高，并且可能对光电探测器108的性能产生负面影响。如果厚度Ti太高(例如，大于约1000埃或一些其他合适的值)，中间层112可能需要很长时间才能外延生长，并且可能显著影响产量。
在一些实施例中，厚度Ti为约450埃，从第一界面114到第二界面116的电阻为约106千欧姆，并且衬底注入区域110的掺杂浓度为约5e17原子/立方厘米。在其他实施例中，厚度Ti为约900埃，电阻为约1020千欧姆，并且衬底注入区域110的掺杂浓度为约5e17原子/立方厘米。然而，其他厚度、电阻和掺杂浓度也是可以的。
参考图2，提供了图1的图像传感器的一些实施例的顶视图布局200。例如，图1的截面图100可以沿着线A截取。中间层112以闭合路径在器件层102周围横向延伸。此外，中间层112具有厚度Ti，而器件层102具有第一尺寸Xdl和第二尺寸Ydl。在一些实施例中，厚度Ti可以例如是第一和第二尺寸Xdl、Ydl的平均值的约0.1％-1.0％、约0.1％-0.5％或约0.5％-1.0％。例如，厚度Ti可以等于0.1％*(Xdl+Ydl)/2至1.0％*(Xdl+Ydl)/2。在其他实施例中，厚度Ti具有一些其他合适的值。
SII区域126和DII区域124(以虚线示出)以闭合路径沿着像素106的外围横向延伸，以围绕像素106并且将像素106与相邻像素分隔开。SSI区域130和DSI区域128(以虚线示出)位于SII区域126和器件层102之间。在可选实施例中，SII区域126、DII区域124、SSI区域130、DSI区域128或前述的任意组合例如可以具有其他合适的位置和/或布局。
参考图3，提供了图1的图像传感器的一些可选实施例的截面图300，其中覆盖层122部分地覆盖中间层112的顶面。如下面所见，中间层112可以在硬掩模层(未示出)悬于腔之上时形成，随后在该腔内形成器件层102。取决于中间层112的厚度Ti和悬垂的程度，中间层112可以形成为其顶面部分地或完全地位于硬掩模层下面。如果中间层112的顶面形成为部分地位于硬掩模层下面，则覆盖层122可以部分地形成在如图所示的顶面上面。
参考图4，提供了图1的图像传感器的一些可选实施例的截面图400，其中省略了衬底注入区域110。尽管中间层112不再起到阻挡衬底注入区域110的掺杂剂扩散到器件层102的作用，但是中间层112仍可以在器件层102和衬底104之间提供高电阻。例如，高电阻可以大于约100千欧姆或其他合适的值。由于高电阻，可以减小器件层102和衬底104之间的漏电流，并且可以提高光电探测器108的性能。
参考图5，提供了图1的图像传感器的一些可选实施例的截面图500，其中硬掩模层502位于衬底104和中间层112上面。硬掩模层502具有开口504，该开口504暴露SII区域126和SSI区域130。此外，硬掩模层502朝着覆盖层122延伸超过衬底104的侧壁一段距离Dhm，该距离Dhm等于或约等于中间层112的厚度Ti。在可选实施例中，距离Dhm小于或大于厚度Ti。硬掩模层502可以例如是未掺杂的硅酸盐玻璃(USG)、氧化物、一些其他合适的电介质或前述的任意组合。
如下文所见，在形成腔的同时，可以将硬掩模层502用作硬掩模，在该腔内形成中间层112和器件层102。在一些实施例中，此后去除硬掩模层502，并且硬掩模层502不持续到图像传感器的最终结构。在可选实施例中，硬掩模层502未被去除并且保留在图像传感器的最终结构。
参考图6和图7，提供了图5的图像传感器的一些可选实施例的截面图600、700，其中图像传感器的组成不同。在图6和图7中，器件层102的侧壁倾斜。此外，衬底注入区域110、中间层112、器件层102和硬掩模层502的一些拐角分别被圆化。在图6中，硬掩模层502延伸的距离Dhm小于图7中的距离。
参考图8，提供了图1的图像传感器的一些可选实施例的截面图800，其中衬底介电层802具有衬于衬底104的最外侧壁的一对段，该一对段分别位于衬底104的相对侧上。虽然单个像素106位于衬底介电层802的段之间，但是应该理解，在段之间可以有附加像素。这些附加像素中的每个例如可以如示出和描述它们的对应物。
在一些实施例中，衬底104完全位于衬底介电层802的段之间。在一些实施例中，衬底介电层802以闭合路径(在截面图800中不可见)沿着衬底104的边界延伸以完全围绕衬底104。在一些实施例中，衬底介电层802具有与衬底104相同的高度。在一些实施例中，衬底介电层802具有与衬底104的顶面齐平或大致齐平的顶面，和/或具有与衬底104的底面齐平或大致齐平的底面。衬底介电层802可以例如是或包括氧化硅和/或一些其他合适的电介质。
如下文所见，可以通过外延生长来形成器件层102。衬底介电层802保护衬底104的最外侧壁，使得器件层102的材料不会在侧壁上外延生长。此外，在一些实施例中，衬底介电层802位于衬底104的底面上并且在外延生长期间保护衬底104的底面，因此器件层102的材料不在该底面上外延生长。在这些实施例中的至少中，随后可以通过平坦化或一些其他合适的工艺来去除器件层102的位于底面上的部分。
参考图9A和图9B，提供了图1的图像传感器的一些更详细的实施例的截面图900A、900B，其中图像传感器还包括互连结构902，并且分别是BSI和FSI的。互连结构902位于衬底104的前侧104f上的覆盖层122上面。此外，互连结构902包括互连介电层904、多个接触件906、多条线908和多个通孔910。互连介电层904可以例如是或包括氧化硅和/或一些其他合适的电介质。
接触件906、线908和通孔910位于互连介电层904中。接触件906从分别位于第一接触区域118和第二接触区域120、SII区域126和SSI区域130上的硅化物层912延伸。线908和通孔910交替堆叠在接触件906上方并且电耦合至接触件906。接触件906、线908和通孔910可以例如是或包括金属和/或一些金属和/或一些其他合适的导电材料。硅化物层912可以例如是或包括硅化镍和/或一些其他合适的硅化物。
光刻胶保护介电(RPD)层914和接触蚀刻停止层(CESL)916将互连结构902与覆盖层122和衬底104分隔开。RPD层914例如可以限定在图像传感器的形成期间形成硅化物层912的位置。此外，RPD层914可以例如是或包括氧化硅和/或一些其他合适的电介质。CESL916可以例如在形成接触件906时用作蚀刻停止层。此外，CESL 916可以例如是氮化硅和/或一些其他合适的电介质。
在图9A中，当图像传感器为BSI时，微透镜918位于衬底104的背侧104b上的衬底104下方。此外，抗反射层920将微透镜918与衬底104的背侧104b分隔开。在图9B中，在图像传感器为FSI的情况下，微透镜918位于衬底104的前侧104f上的互连结构902上面。此外，抗反射层920将微透镜918与互连结构902分隔开。不管图像传感器是BSI还是FSI，微透镜918对应于光电探测器108并且将入射辐射聚焦在光电探测器108上。
参考图10，提供了图1的图像传感器的一些更详细的实施例的截面图1000，其中图像传感器是FSI，并且还包括限定光电探测器开口1002的互连结构902。光电探测器开口1002位于光电探测器108上面，并且为入射辐射提供路径以入射到光电探测器108上。互连结构902类似于图9A和图9B中的对应结构，并且因此包括如关于图9A和图9B所述的互连介电层904、多个接触件906和多条线908。然而，与图9A和图9B中的对应结构相比，互连结构902具有单层级的线并且省略了通孔。在可选实施例中，互连结构902可以具有如图9A和图9B的线908和通孔910的附加层级。
第一钝化层1004覆盖互连结构902，并且衬于光电探测器开口1002。此外，第二钝化层1006覆盖互连结构902，并且衬于第一钝化层1004上方的光电探测器开口1002。第一钝化层1004可以例如是或包括氧化硅和/或一些其他合适的电介质，和/或第二钝化层1006可以例如是或包括氮化硅和/或一些其他合适的电介质。
虽然图1至图8、图9A、图9B和图10的图像传感器示出和描述为具有单个像素106，但是一些实施例中，任何图像传感器可以包括附加像素。附加像素可以例如分别是在相应的图像传感器中示出和描述的像素106。例如，图1可以具有附加像素，每个附加像素如示出和描述的图1的像素106。虽然图2示出了图1的图像传感器的顶视图布局，但是该顶视图布局也可以适用于图3至图8、图9A、图9B和图10的任一个中的图像传感器。例如，图3至图8、图9A、图9B和图10可以沿着图2的线A截取。虽然图3至图8示出了图1的图像传感器的变型，这些变型可以适用于图3至图8中的任一个中的图像传感器。例如，图4的覆盖层122可以可选地位于如图3所示和所述的中间层112上面。虽然图9A和图9B分别示出了处于BSI配置和FSI配置的图1的图像传感器，但是图3至图8的任一个中的图像传感器可以具有如图9A中的BSI配置和如图9B中的FSI配置。虽然图10示出了处于可选的FSI配置的图1的图像传感器，但是图3至图8的任一个中的图像传感器可以具有如图10中的FSI配置。
参考图11、图12A、图12B、图13至图16、图17A至图17C和图18至图22，提供了用于形成图像传感器的方法的一些实施例的一系列截面图1100、1200A、1200B、1300-1600、1700A-1700C、1800-2200，其中器件层凹进衬底中并且具有高晶体质量。通过形成图9A的图像传感器来说明该方法。然而，例如，该方法可以用于形成图1至图8、图9B和图10的任一个中的图像传感器，并且例如可以用于形成其他合适的图像传感器。
如图11的截面图1100所示，硬掩模层502沉积在衬底104上方。在一些实施例中，硬掩模层502的厚度Thm为约300-2000埃、约300-1150埃、约1150-2000埃、约750埃或一些其他合适的值。硬掩模层502可以例如是或包括USG和/或一些其他合适的电介质。衬底104可以例如是或包括晶体硅或一些其他合适的半导体材料。在一些实施例中，衬底104是体半导体衬底。此外，在一些实施例中，衬底104掺杂有P型掺杂剂。
还通过图11的截面图1100示出，在衬底104中形成DII区域124、SII区域126、DSI区域128和SSI区域130。在可选实施例中，省略DSI区域128。DII区域124、SII区域126、DSI区域128和SSI区域130是衬底104的掺杂区域，并且通过离子注入和/或一些其他合适的掺杂工艺形成。在一些实施例中，通过硬掩模层502执行离子注入以防止晶体损伤并且因此防止衬底104中的漏电流。
DII区域124和SII区域126位于衬底104中，以在形成的像素106和形成的相邻像素(未示出)之间提供电隔离。DII区域124具有分别位于像素106的相对侧上的一对DII段，并且SII区域126具有分别位于DII区域段上面的一对SII段。在一些实施例中，DII区域124和SII区域126具有如图2所示的顶视图布局，但是其他合适的顶视图布局也是可以的。DII区域124和SII区域126共享掺杂类型，但是SII区域126具有比DII区域124更大的掺杂浓度。共享的掺杂类型可以例如与衬底104的大部分相反。
DSI区域128和SSI区域130位于DII区域124的DII段之间的衬底104中。在一些实施例中，DSI区域128和SSI区域130具有如图2所示的顶视图布局，但是其他合适的顶视图布局也是可以的。SSI区域130位于DSI区域128上面并且与DSI区域128共享掺杂类型。共享的掺杂类型可以例如与衬底104的大部分相同。此外，SSI区域130具有比DSI区域128和衬底104高的掺杂浓度。
如通过图12A和图12B的截面图1200A、1200B所示，选择性地对硬掩模层502和衬底104执行第一蚀刻以在衬底104中形成腔1202。图12A和图12B是第一蚀刻的可选实施例，因此每个都单独地示出了第一蚀刻。在图12A中，腔1202的侧壁是垂直的，而腔1202的拐角是方形的。在图12B中，侧壁相对于腔1202的底面以角度Φ倾斜，并且拐角是圆形的。角度Φ可以例如是约99.4度、约100度、约95-110度或一些其他合适的值。在可选实施例中，侧壁可以具有其他合适的取向，和/或拐角可以具有其他合适的轮廓。
第一蚀刻形成晶体损伤层1204，层1204位于衬底104中并且衬于腔1202。在一些实施例中，晶体损伤是由蚀刻衬底104时的离子轰击引起的。此外，第一蚀刻形成腔1202至深度Dc。在一些实施例中，深度Dc为约0.5-1.0微米、约1-2微米、约2-5微米、约5-10微米、约1.1微米或一些其他合适的值。如果深度Dc太小(例如，小于约0.5微米或一些其他合适的值)，则此后在腔1202中形成的光电探测器对入射辐射可能具有差的吸收。如果深度Dc太大(例如，大于约10微米或一些其他合适的值)，则此后执行以填充腔1202的外延生长可能花费太长时间，并且可能显著降低产量。
用于选择性地执行第一蚀刻的工艺可以例如包括：1)使用光刻在硬掩模层502上方形成光刻胶掩模(未示出)；2)在光刻胶掩模位于适当的位置的情况下，蚀刻硬掩模层502和衬底104；以及3)去除光刻胶掩模。然而，其他合适的方法也是可以的。在一些实施例中，通过使用离子轰击的干蚀刻来执行蚀刻。在可选实施例中，使用一些其他合适类型的蚀刻来执行蚀刻。例如，可以通过将包含过氧一硫酸(例如，卡洛酸)的清洁溶液施加到光刻胶掩模或通过一些其他合适的去除工艺来执行去除。
如图13的截面图1300所示，对衬底104执行第二蚀刻以去除晶体损伤层1204(例如，参见图12)。可以对图12A和图12B中的任一个中的衬底104执行第二蚀刻，但是在图12A中使用衬底104示出。如上所述，图12A和图12B是彼此的替代。使用不会或最小化损伤衬底104并且对衬底104的选择性比对硬掩模层502高的蚀刻剂执行第二蚀刻。此外，第二蚀刻垂直地和横向地蚀刻衬底104。
通过垂直蚀刻衬底104，第二蚀刻去除沿着腔1202的底面的晶体损伤，并且使腔1202的深度Dc增加第一距离D1。例如，第二蚀刻可以将深度Dc从约1.1微米增加到约1.2微米。然而，其他合适的值是可以的。在一些实施例中，在第二蚀刻之后，深度Dc为约0.5-1.0微米、约1.1微米、约1-2微米、约2-5微米、约5-10微米或一些其他合适的值。通过横向蚀刻衬底104，第二蚀刻去除沿着腔1202中的衬底104的侧壁的晶体损伤。此外，第二蚀刻使衬底104的侧壁相对于腔1202中的硬掩模层502的相邻侧壁凹进第二距离D2。掩模120在。因此，硬掩模层502悬于腔1202之上。
在一些实施例中，第一距离Dl和第二距离D2相同或约相同。在一些实施例中，第一距离D1和/或第二距离D2为约430-1000埃、约250-2000埃、约500埃、约800埃或一些其他合适的量。如果第一和第二距离D1、D2太小(例如，小于约250埃或一些其他合适的值)，则第二蚀刻可能无法完全去除晶体损伤层1204。此外，如果第二距离D2太小(例如，小于约250埃或一些其他合适的值)，则沿着此后在腔1202中形成的器件层的顶面的边缘突起可能较大。如下所述，这增加了平坦化工艺期间的负载并且降低了产量。如果第一距离D1太大(例如，大于约2000埃或一些其他合适的值)，则深度Dc可能太大，并且此后执行以填充腔1202的外延生长可能会显著降低产量。此外，如果第二距离D2太大(例如，大于约2000埃或一些其他合适的值)，则硬掩模层502可能塌陷到腔1202中。
第二蚀刻可以例如通过化学反应和/或不依赖于离子轰击进行蚀刻。离子轰击可能例如沿着腔1202中的衬底104的表面引起额外的晶体损伤。第二蚀刻可以例如通过CDE、湿蚀刻或一些其他合适类型的蚀刻来执行。与湿蚀刻相比，已经意识到CDE可以比湿蚀刻以更快的速率去除晶体损伤层1204，并且因此可以具有更高的产量。
因为第二蚀刻去除了沿着腔1202中的衬底104的表面的晶体损伤，所以衬底104的晶体质量在表面处更高。由于更高的晶体质量，所以可以减小沿着表面的漏电流。这进而可以增强此后在腔1202中形成的光电探测器的性能。此外，由于更高的晶体质量，此后执行以填充腔1202的外延生长可以形成具有更高质量的外延层。这可以进一步减小漏电流并且可以进一步增强光电探测器的性能。
如图14的截面图1400所示，沉积牺牲介电层1402以衬于腔1202中的衬底104的表面。如下所见，牺牲介电层1402可以防止在离子注入期间对衬底104的晶体损伤。牺牲介电层1402可以例如是或包括氧化硅和/或一些其他合适的电介质。此外，牺牲介电层1402可以例如通过热氧化或一些其他合适的沉积工艺来沉积。
在一些实施例中，以约50-150埃、约50-100埃、约100-150埃、约90埃或一些其他合适的值的厚度Tsdl沉积牺牲介电层1402。如果厚度Tsdl太小(例如，小于约50埃或一些其他合适的值)，则牺牲介电层1402可能不能防止在随后的离子注入期间对衬底104的晶体损伤。如果厚度Tsdl太大(例如，大于约150埃或一些其他合适的值)，则牺牲介电层1402可以限制或防止后续的离子注入。
在一些实施例中，在第二蚀刻与牺牲介电层1402的沉积之间执行第一清洁工艺，使得腔1202中的衬底104的表面清洁以用于牺牲介电层1402的沉积。第一清洁工艺可以例如从腔1202中的衬底104的表面去除蚀刻残留物、自然氧化物、其他错误颗粒或前述的任意组合。第一清洁工艺可以例如通过将稀释氢氟酸(DHF)清洁液施加到衬底104或通过一些其他合适的清洁工艺来执行。
如图15的截面图1500所示，穿过牺牲介电层1402和硬掩模层502形成衬于腔1202的衬底注入区域110。在一些实施例中，衬底注入区域110具有与大部分衬底104相同的掺杂类型，但是掺杂浓度高于大部分衬底104。在一些实施例中，衬底注入区域110是P型的和/或具有在约1e17-5e18原子/cm3之间的掺杂浓度。然而，其他合适的掺杂类型和/或其他合适的掺杂浓度是可以的。在一些实施例中，衬底注入区域110的厚度Tsir始终是均匀的或基本均匀的。
用于形成衬底注入区域110的工艺可以例如包括：1)穿过牺牲介电层1402和硬掩模层502执行毯式离子注入，以将掺杂剂注入到衬底104中；以及2)执行退火以激活掺杂剂。然而，其他合适的工艺也是可以的。
通过穿过牺牲介电层1402和硬掩模层502执行毯式离子注入，可以减少或防止对衬底104的晶体损伤。这样，沿着其布置衬底注入区域110的衬底104的表面具有较少的晶体缺陷和较高的晶体质量。这导致沿着表面的漏电流减小，并且增强了此后在腔1202中形成的光电探测器的性能。此外，此后执行的填充腔1202的外延生长可以形成具有更高质量的外延层。这进一步减小了漏电流，并且进一步增强了此后形成的光电探测器的性能。
如图16的截面图1600所示，去除了牺牲介电层1402。去除例如可以作为第二清洁工艺的一部分来执行。第二清洁工艺可以例如从腔1202中的衬底104的表面去除蚀刻残留物、自然氧化物、其他错误颗粒或前述的任意组合。第二清洁工艺可以例如通过将DHF清洁溶液施加到衬底104或通过一些其他合适的清洁工艺来执行。
还通过图16的截面图1600示出，外延生长中间层112，中间层112衬于衬底注入区域110上方的腔1202。中间层112从衬底104外延生长，因此在腔1202中的衬底104的暴露表面上生长。中间层112是或包括与衬底104相同的半导体材料，并且是未掺杂的或轻掺杂的。轻掺杂可以例如具有小于约1e15原子/立方厘米的掺杂浓度或一些其他合适的值。此外，中间层112具有从中间层112的内表面112i到中间层112的外表面112o的高电阻。例如，高电阻可以是大于约100千欧姆或其他合适值的电阻。高电阻例如可以由中间层112的厚度Ti和/或中间层112的掺杂浓度引起。例如，中间层112的电阻可以与厚度Ti成比例和/或与中间层112的掺杂浓度成反比。
高电阻减小了从衬底104到此后形成的填充腔1202的器件层的漏电流。通过减小这种漏电流，减小了像素间漏电流，并且降低了此后形成在器件层中的光电探测器的性能。此外，中间层112阻止来自衬底注入区域110的掺杂剂扩散到此后形成的器件层。扩散到器件层的掺杂剂可以产生从衬底104到器件层的低电阻区域，并且因此可以增大像素间漏电流。因为中间层112阻止了扩散，所以从衬底104到器件层的电阻可以保持较高。
中间层112的厚度Ti可以例如为约430-1000埃、约430-715埃、约715-1000埃、约250-2000埃或一些其他合适的值。如果厚度Ti太小(例如，小于约250埃或一些其他合适的值)，则中间层112可能无法阻挡掺杂剂从衬底注入区域110到器件层的扩散，和/或衬底104和器件层之间的电阻可以较低。结果，在衬底104和器件层之间的漏电流可能较高，并且可能负面影响光电探测器的性能。如果厚度Ti太高(例如，大于约2000埃或一些其他合适的值)，则中间层112可能需要很长时间才能外延生长并且可能影响产量。
在一些实施例中，中间层112的厚度Ti与距离Dhm相同或约相同，腔1202中的硬掩模层502的侧壁与衬底104的相邻侧壁偏移距离Dhm。在至少一些这样的实施例中，中间层112和硬掩模层502限定公共侧壁。如果厚度Ti大于距离Dhm，则中间层112的顶面可以部分地未由硬掩模层502覆盖。结果，此后在腔1202中外延生长的器件层可以从中间层112的顶面生长，并且因此在器件层的外围形成的隆起可能较大。较大的隆起可以增加负载，而此后执行平坦化以使器件层的顶面平坦。由于增加的负载，平坦化可能需要更长的时间才能完成，并且可能负面影响产量。如果厚度Ti小于距离Dhm，则此后在腔1202中形成的器件层可以部分地位于硬掩模层502下面。结果，硬掩模层502可以防止此后在器件层上外延生长的覆盖层完全覆盖器件层。覆盖层在后续处理期间保护器件层，使得器件层的未覆盖部分可能更易于损伤。
如由图17A至图17C的截面图1700A-1700C所示，外延生长器件层102以填充腔1202(参见例如图16)。图17A至图17C是外延生长的可选实施例，因此每个分别示出了外延生长。在图17A中，腔1202的侧壁是垂直的，并且腔1202的拐角是方形的。在图17B和图17C中，侧壁相对于腔1202的底面以角度Φ倾斜，并且拐角是圆形的。此外，腔1202中的硬掩模层502的侧壁与衬底104的相邻侧壁偏移的距离Dhm是变化的。这可以例如由图13中的第二蚀刻的持续时间来控制。在可选实施例中，图像传感器的组成(例如，中间层112、硬掩模层502等)可以具有其他合适的轮廓。
器件层102从中间层112外延生长，并且因此在腔1202中的中间层112的表面上生长。器件层102是与衬底104和中间层112不同的半导体材料。例如，器件层102可以是锗或硅锗，而衬底104和中间层112可以是硅。然而，其他合适的材料也是可以的。在一些实施例中，器件层102对于NIR和/或IR辐射的吸收系数高于衬底104和中间层112。在一些实施例中，器件层102的带隙小于衬底104和中间层112的带隙。在一些实施例中，器件层102具有小于约1.0电子伏或一些其他合适值的带隙。此外，器件层102在器件层102的外围处具有隆起1702。例如，由于在器件层102的外延生长期间和/或之后的热处理，会形成隆起1702。这种热处理将器件层102暴露于高温，使器件层102回流并形成隆起1702。高温可以是例如超过约650摄氏度、约850摄氏度或一些其他合适值的温度。在一些实施例中，隆起1702具有约500-3000埃、约500-1750埃、约1750-3000埃或一些其他合适的值的高度Hhmp。高度Hhmp可以例如相对于器件层102的顶面上的最低点上的点。
硬掩模层502用作阻挡器件层102从腔1202流出的阻挡层。此外，通过例如防止或以其他方式减少器件层102从中间层112的顶面的外延生长，硬掩模层502的位于中间层112上面的部分可以减小隆起1702的高度Hhmp。例如，可以将高度Hhmp减小约500埃或减小一些其他合适的值。在一些实施例中，距离Dhm与厚度Ti之间的比率越大，减小量越大。这用图17B和图17C示出。因为在图17C中距离Dhm与厚度Ti之间的比率大于图17B中的该比率，所以高度Hhmp在图17C中比在图17B中小。如上所述，距离Dhm是腔1202中的硬掩模层502的侧壁与衬底104的相邻侧壁偏移的距离。此外，厚度Ti是中间层112的厚度。
通过减小隆起1702的高度Hhmp，减小在随后的使器件层102的顶面平坦的平坦化期间的负载。例如，在通过化学机械抛光(CMP)执行平坦化的情况下，可以减小CMP负载。通过减小负载，可以更快地执行平坦化。这进而允许增大产量和降低成本。
在一些实施例中，距离Dhm与厚度Ti之间的比率为约1：1至5：1、约1：1至2.5：1、约2.5：1至5：1或一些其他合适的值。如果该比率太低(例如，小于约1：1或一些其他合适的值)，则隆起1702的高度Hhmp可能较大。如上所述，这可能增大此后执行的使器件层102平坦的平坦化期间的负载。如果该比率太高(例如，大于约5：1或一些其他合适的值)，则硬掩模层502可能塌陷到腔1202中。
如图18的截面图1800所示，对器件层102的顶面执行平坦化以使顶面平坦并完全或基本上去除隆起1702(例如，参见图17A至图17C)。可以对图17A至图17C中的任一个中的器件层102执行平坦化，但是使用图17A中的器件层102示出。如上所述，图17A至图17C是彼此的替代。使器件层102的顶面平坦提高了均匀性，并因此提高了此后执行的处理的可靠性。例如，变平坦可以改善均匀性和可靠性，同时形成下文中描述的覆盖层、互连结构和其他合适的部件。平坦化可以例如通过CMP或一些其他合适的工艺来执行。
因为第二蚀刻(参见例如图13)使腔1202(参见例如图15)中的衬底104的侧壁凹进，所以硬掩模层502可以部分或全部覆盖中间层112的顶面。结果，在形成器件层102时，防止或减少了从中间层112的顶面的外延生长。这进而可以减小在器件层102的外围处形成的隆起1702的高度Hhmp(例如，参见图17A至图17C)。由于可以减小高度Hhmp，因此可以减小平坦化期间的负载。这可以增大平坦化的速度，并且因此可以增加产量并降低成本。例如，平坦化时间可以减少约60秒或一些其他合适的值。
如图19的截面图1900所示，覆盖层122外延生长在器件层102上并且覆盖器件层102。覆盖层122是与器件层102不同的半导体材料，并且可以例如是或包括硅或一些其他合适的半导体材料。在一些实施例中，覆盖层122是与中间层112和/或衬底104相同的半导体材料。此外，在一些实施例中，覆盖层122是未掺杂的。
外延生长覆盖层122，使得覆盖层122在器件层102上生长，但不在硬掩模层502上生长。这样，通过不依赖于光刻的自对准工艺而将覆盖层122定位于器件层102上。因为光刻是昂贵的，所以通过自对准工艺形成覆盖层122降低了成本。
覆盖层122保护器件层102免受后续处理期间的损伤。例如，随后的湿清洁工艺可以使用对器件层102具有高蚀刻速率但对覆盖层122具有低蚀刻速率的酸。这样，如果直接暴露于酸，则器件层102将遭受显著的晶体损伤和/或腐蚀，而覆盖层122则不会。这种晶体损伤将增大漏电流，并因此降低此后在器件层102中形成的光电探测器的SNR、QE和其他合适的性能指标。因此，通过防止器件层102与酸直接接触，覆盖层122保护器件层102。这进而减小漏电流并且增强光电探测器的性能。
如图20的截面图2000所示，光电探测器108形成在器件层102中，并且包括第一接触区域118和第二接触区域120。第一接触区域118和第二接触区域120是位于器件层102中的掺杂的半导体区域，并且可以通过离子注入和/或一些其他合适的掺杂工艺形成。第一接触区域118具有第一掺杂类型，并且第二接触区域120具有与第一掺杂类型相反的第二掺杂类型。第一和第二掺杂类型可以例如分别是N型和P型，反之亦然。器件层102的大部分可以例如是未掺杂的。光电探测器108可以例如是或包括PIN光电二极管或一些其他合适类型的光电二极管。
因为第二蚀刻(例如，参见图13)去除来自第一蚀刻(例如，参见图12A和图12B)的晶体损伤，所以衬底104和中间层112之间的第一界面114处的晶体缺陷减少。结果，可以以更高的晶体质量外延生长中间层112和器件层102(例如，参见图16和图17A至图17C)。此外，可以减少中间层112和器件层102之间的第二界面116处的晶体缺陷。减少的晶体缺陷和更高的晶体质量减小漏电流并且改善光电探测器108的性能。
因为穿过牺牲介电层1402形成衬底注入区域110(例如，参见图15)，所以可以防止或减少对第一界面114处的衬底104的晶体损伤。例如，当通过离子注入形成衬底注入区域110时，可以防止或减少来自离子轰击的晶体损伤。结果，可以以更高的晶体质量外延生长中间层112和器件层102。此外，可以减少第二界面116处的晶体缺陷。减少的晶体缺陷和更高的晶体质量减小漏电流并且改善光电探测器108的性能。
因为器件层102是与中间层112和衬底104不同的半导体材料，所以不同的晶格常数和/或不同的热膨胀系数可能导致沿着中间层112的穿线错位缺陷。衬底注入区域110减少由晶体缺陷引起的载流子，并且因此减小沿着中间层112的漏电流。由于衬底注入区域110减小漏电流，所以衬底注入区域110可以增强光电探测器108的性能。
如上所述，中间层112可以具有高电阻。这样，中间层112可以减小从器件层102到衬底104的漏电流。通过减小这种漏电流，可以减小像素间漏电流并且可以提高光电探测器108的性能。另外，中间层112阻止来自衬底注入区域110的掺杂剂扩散到器件层102。扩散到器件层102的掺杂剂可以产生从衬底104到器件层102的低电阻区域，并且因此可以增大像素间漏电流。因为中间层112阻止了扩散，所以从衬底104到器件层102的电阻可以保持较高。
如图21的截面图2100所示，去除硬掩模层502(例如，参见图20)。可以例如通过蚀刻工艺或一些其他合适的去除工艺来执行去除。在可选实施例中，硬掩模层502没有被去除并且此后仍然存在。
还通过图21的截面图2100示出，形成硅化物层912和RPD层914。RPD层914限定分别位于第一接触区域118和第二接触区域120、SII区域126和SSI区域130上面的硅化物开口2102。硅化物层912分别位于硅化物开口2102中，并且例如可以是或包括硅化镍或一些其他合适类型的金属硅化物。用于形成硅化物层912和RPD层914的工艺可以例如包括：1)沉积RPD层914；2)图案化RPD层914以限定硅化物开口2102；3)沉积覆盖RPD层914并且衬于硅化物开口2102的金属；4)使金属退火以触发形成硅化物层912的硅化物反应；以及5)去除未反应的金属。然而，其他合适的工艺也是可以的。图案化例如可以通过光刻/蚀刻工艺或一些其他合适的图案化工艺来执行。
因为覆盖层122覆盖器件层102，所以覆盖层122可以保护器件层102免受RPD层914的图案化和/或未反应的金属的去除的影响。例如，可以用包含氨水-过氧化氢混合物(APM)、硫酸和过氧化氢混合物(SPM)或包含过氧化氢(例如H2O2)的一些其他合适混合物的湿清洁溶液执行去除。在其中器件层102是或包括锗并且覆盖层122是或包括硅的至少一些实施例中，过氧化氢对于器件层102可以具有高蚀刻速率并且对于覆盖层122可以具有低蚀刻速率。因此，器件层102比覆盖层122更容易受到过氧化氢的损伤。如果过氧化氢要与器件层102接触(例如，通过硅化物开口2102中的一个)，则器件层102可能会遭受显著腐蚀，并且因此遭受损伤。然而，不易受到过氧化氢的损伤的覆盖层122覆盖器件层102并且防止器件层102与过氧化氢接触。这样，覆盖层122保护器件层102免于过氧化氢的损害。
如图22的截面图2200所示，互连结构902形成在衬底104的前侧104f上的光电探测器108上方并且电耦合至光电探测器108。此外，微透镜918和抗反射层920形成在衬底104的背侧104b上。互连结构902通过CESL916与RPD层914分隔开。此外，互连结构902通过硅化物层912电耦合至第一和第二接触区域118、120、SII区域126和SSI区域130。互连结构902可以例如是关于图9A所描述的。
虽然参考方法的各个实施例描述了图11、图12A、图12B、图13至图16、图17A至图17C和图18至图22，应当理解，图11、图12A、图12B、图13至图16、图17A至图17C和图18至图22中所示的结构不限于该方法，而是可以独立于该方法而单独使用。虽然将图11、图12A、图12B、图13至图16、图17A至图17C和图18至图22描述为一系列动作，应当理解，在其他实施例中，动作的顺序可以改变。虽然图11、图12A、图12B、图13至图16、图17A至图17C和图18至图22示出并描述为一组特定的动作，但是在其他实施例中可以省略所示出和/或描述的一些动作。此外，未示出和/或描述的动作可以被包括在其他实施例中。
在可选实施例中，省略图14和图15处的动作(例如，衬底注入区域110的形成)以形成图4中的图像传感器或形成其他合适的图像传感器。在可选实施例中，省略图21处的硬掩模层502的去除以形成图5至图7中的任一个处的图像传感器或形成其他合适的图像传感器。在可选实施例中，微透镜918和抗反射层920形成在衬底104的前侧104f上，并且互连结构902如图9B中所示形成，以形成图9B中的图像传感器或形成为其他合适的图像传感器。在可选实施例中，如图10所示形成互连结构902，并且省略微透镜918和抗反射层920，以形成图10中的图像传感器或形成其他合适的图像传感器。
参考图23，提供了图11、图12A、图12B、图13至图16、图17A至图17C和图18至图22的方法的一些实施例的框图2300。
在2302处，选择性地对衬底和覆盖衬底的硬掩模层执行第一蚀刻以形成腔，其中第一蚀刻形成衬于衬底中的腔的晶体损伤层。参见，例如，图11、图12A和图12B。可以例如使用干蚀刻或一些其他合适类型的蚀刻来执行第一蚀刻。
在2304处，对衬底执行第二蚀刻以去除晶体损伤层，其中，第二蚀刻使腔中的衬底的侧壁相对于腔中的硬掩模层的相邻侧壁横向凹进。参见例如图13。第二蚀刻可以例如通过CDE、湿蚀刻或一些其他合适类型的蚀刻来执行。
在2306处，沉积衬于腔中的衬底的牺牲介电层。参见例如图14。牺牲介电层可以例如通过热氧化或一些其他合适的沉积工艺来形成。
在2308处，穿过牺牲介电层掺杂衬底，以形成衬于衬底中的腔的衬底注入区域。参见例如图15。掺杂例如可以通过离子注入或一些其他合适的掺杂工艺来执行。因为掺杂是穿过牺牲介电层执行的，所以可以避免掺杂对衬底的晶体损伤。
在2310处，去除牺牲介电层。参见例如图16。
在2312处，外延生长衬于腔并且部分地填充腔的中间层，其中，中间层的顶面位于硬掩模层之下。参见例如图16。
在2314处，外延生长器件层，器件层填充中间层上方的腔。参见例如图17A至图17C。
在2316处，平坦化器件层以使器件层的顶面平坦。参见例如图18。因为中间层的顶面位于硬掩模层下面，所以在形成器件层时，从顶面的外延生长受到限制。结果，沿着器件层的外围形成的隆起具有减小的高度。这减少了平面化期间的负载并且增加了产量。
在2318处，在器件层上方外延生长覆盖层。参见例如图19。
在2320处，在器件层中形成光电探测器。参见例如图20。由于第二蚀刻去除了晶体损伤，并且牺牲介电层防止了腔中的衬底的表面处的晶体损伤，所以中间层和器件层以高晶体质量外延生长。高晶体质量减小漏电流并且增强光电探测器的性能。
在2322处，去除硬掩模层。参见例如图21。
在2324处，形成覆盖并且电耦合至光电探测器的互连结构。参见例如图21和图22。
虽然图23的框图2300在本文中示出和描述为一系列动作或事件，但是将理解的是，这样的动作或事件的图示顺序不应以限制性的意义来解释。例如，一些动作可以以不同的顺序发生和/或与除了本文示出和/或描述的那些动作或事件之外的其他动作或事件同时发生。此外，可能不需要全部示出的动作来实现本文描述的一个或多个方面或实施例，并且本文描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
在一些实施例中，本发明提供一种图像传感器，包括：衬底；器件层，位于衬底上面并且嵌入衬底中，其中衬底包括掺杂区域，该掺杂区域包裹器件层的底部并且还沿着器件层的侧壁和器件层的底面延伸；光电探测器，位于器件层中；以及中间层，将器件层与衬底分隔开，其中中间层位于器件层的侧壁和器件层的底面上；其中衬底和中间层是与器件层不同的半导体材料，并且其中中间层具有比掺杂区域小的掺杂浓度。在一些实施例中，衬底和中间层包括硅，其中器件层包括锗。在一些实施例中，衬底和中间层具有比器件层大的带隙。在一些实施例中，中间层具有U形轮廓。在一些实施例中，从衬底到器件层的中间层的电阻大于约100千欧姆。在一些实施例中，掺杂区域具有与衬底的大部分相同的掺杂类型，但是具有比衬底的大部分高的掺杂浓度。在一些实施例中，器件层的大部分是未掺杂的，其中，光电探测器包括：第一接触区域，位于器件层中；以及第二接触区域，位于器件层中，其中第一接触区域和第二接触区域分别位于器件层的相对侧上并且具有相反的掺杂类型。在一些实施例中，图像传感器还包括覆盖器件层并且定位至器件层的覆盖层，其中该覆盖层是带隙大于器件层的半导体材料。
在一些实施例中，本发明提供了另一图像传感器，包括：衬底；器件层，位于衬底上面并且凹进衬底中；覆盖层，位于器件层上面；光电探测器，位于器件层中；以及中间层，杯状地围在器件层的下侧并且将器件层与衬底分隔开；其中衬底、覆盖层、中间层和器件层是半导体，其中中间层是未掺杂的，并且其中器件层具有与衬底不同的吸收系数。在一些实施例中，衬底包括杯状地围在器件层的下侧并且沿着衬底的顶面延伸的衬底注入区域，其中衬底注入区域具有与衬底的大部分不同的掺杂浓度。在一些实施例中，器件层具有比中间层和覆盖层高的吸收系数。在一些实施例中，器件层对于约850-1550纳米的波长具有比衬底高的吸收系数。在一些实施例中，衬底包括具有与衬底的大部分相反的掺杂类型的注入隔离区域，其中注入隔离区域以闭合路径延伸以围绕器件层。在一些实施例中，中间层具有一对侧壁段，其中侧壁段分别位于器件层的相对侧上并且面向远离器件层，并且其中覆盖层横向位于侧壁段之间并且与侧壁段横向地间隔开。
在一些实施例中，本发明提供了一种用于形成图像传感器的方法，该方法包括：沉积覆盖衬底的硬掩模层；对硬掩模层和衬底执行第一蚀刻以形成腔，其中第一蚀刻形成衬于衬底中的腔的晶体损伤层；对衬底执行第二蚀刻以去除晶体损伤层，其中第二蚀刻使衬底的侧壁横向凹进，使得硬掩模层的部分悬于腔上方；外延生长衬于腔的中间层，其中中间层是未掺杂的，并且具有位于硬掩模层的该部分下面的顶面；外延生长器件层，器件层填充中间层上方的腔，其中该器件层是与中间层不同的半导体材料；以及在器件层中形成光电探测器。在一些实施例中，第二蚀刻包括CDE或湿蚀刻。在一些实施例中，第一蚀刻通过离子轰击蚀刻衬底和硬掩模层，并且其中第二蚀刻在不离子轰击的情况下蚀刻衬底。在一些实施例中，该方法还包括：沉积衬于腔的牺牲介电层；穿过牺牲介电层对衬底执行毯式离子注入，以形成衬于腔的衬底注入区域；以及去除牺牲介电层。在一些实施例中，通过衬底的热氧化来沉积牺牲介电层。在一些实施例中，该方法还包括外延生长覆盖器件层的覆盖层，其中该覆盖层对于红外辐射的吸收系数与器件层不同。
本发明概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不面向远离本发明的精神和范围，并且在不面向远离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种图像传感器，包括：
衬底；
器件层，位于所述衬底上面并且嵌入所述衬底中，其中，所述衬底包括掺杂区域，所述掺杂区域包裹所述器件层的底部并且还沿着所述器件层的侧壁和所述器件层的底面延伸；
光电探测器，位于所述器件层中；以及
中间层，将所述器件层与所述衬底分隔开，其中，所述中间层位于所述器件层的所述侧壁和所述器件层的所述底面上；
其中，所述衬底和所述中间层是与所述器件层不同的半导体材料，并且其中，所述中间层具有比所述掺杂区域小的掺杂浓度。
2.根据权利要求1所述的图像传感器，其中，所述衬底和所述中间层包括硅，并且其中，所述器件层包括锗。
3.根据权利要求1所述的图像传感器，其中，所述衬底和所述中间层具有比所述器件层大的带隙。
4.根据权利要求1所述的图像传感器，其中，所述中间层具有U形轮廓。
5.根据权利要求1所述的图像传感器，其中，从所述衬底到所述器件层的所述中间层的电阻大于100千欧姆。
6.根据权利要求1所述的图像传感器，其中，所述掺杂区域具有与所述衬底的大部分相同的掺杂类型，但是具有比所述衬底的所述大部分高的掺杂浓度。
7.根据权利要求1所述的图像传感器，其中，所述器件层的大部分是未掺杂的，并且其中，所述光电探测器包括：
第一接触区域，位于所述器件层中；以及
第二接触区域，位于所述器件层中，其中，所述第一接触区域和所述第二接触区域分别位于所述器件层的相对侧上并且具有相反的掺杂类型。
8.根据权利要求1所述的图像传感器，还包括：
覆盖层，覆盖所述器件层并且定位至所述器件层，其中，所述覆盖层是带隙大于所述器件层的半导体材料。
9.一种图像传感器，包括：
衬底；
器件层，位于所述衬底上面并且凹进所述衬底中；
覆盖层，位于所述器件层上面；
光电探测器，位于所述器件层中；以及
中间层，杯状地围在所述器件层的下侧并且将所述器件层与所述衬底分隔开；
其中，所述衬底、所述覆盖层、所述中间层和所述器件层是半导体，其中，所述中间层是未掺杂的，并且其中，所述器件层具有与所述衬底不同的吸收系数。
10.一种用于形成图像传感器的方法，包括：
沉积覆盖衬底的硬掩模层；
对所述硬掩模层和所述衬底执行第一蚀刻以形成腔，其中，所述第一蚀刻形成衬于所述衬底中的所述腔的晶体损伤层；
对所述衬底执行第二蚀刻以去除所述晶体损伤层，其中，所述第二蚀刻使所述衬底的侧壁横向凹进，使得所述硬掩模层的部分悬于所述腔上方；
外延生长衬于所述腔的中间层，其中，所述中间层是未掺杂的，并且具有位于所述硬掩模层的所述部分下面的顶面；
外延生长器件层，所述器件层填充所述中间层上方的所述腔，其中，所述器件层是与所述中间层不同的半导体材料；以及
在所述器件层中形成光电探测器。
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