CN114709229A - 集成芯片及其形成方法 - Google Patents

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郑有宏
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Abstract

本公开实施例涉及一种集成芯片及其形成方法，集成芯片包括：衬底、第一图像感测元件及第二图像感测元件以及背侧深沟槽隔离(BDTI)结构。第一图像感测元件及第二图像感测元件彼此紧邻着布置在衬底之上，且具有第一掺杂类型。背侧深沟槽隔离结构布置在第一与第二图像感测元件之间，且包括第一隔离外延层、第二隔离外延层以及隔离填充结构。第一隔离外延层设定BDTI结构的最外侧壁且具有第一掺杂类型。第二隔离外延层沿着第一隔离外延层的内侧壁布置且具有与第一掺杂类型不同的第二掺杂类型。隔离填充结构填充在第二隔离外延层的内侧壁之间。

Description

集成芯片及其形成方法
技术领域
本发明实施例涉及一种集成芯片及其形成方法。
背景技术
许多当今的电子器件(例如，数字照相机及摄像机)含有图像传感器以将光学图像转换成数字数据。图像传感器包括像素区阵列。每一像素区含有被配置成俘获光学信号(例如，光)并将光学信号转换成数字数据(例如，数字图像)的光电二极管。互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)图像传感器(CMOS imagesensor，CIS)常常被用在电荷耦合器件(charge-coupled device，CCD)图像传感器之上，这是因为CMOS图像传感器具有许多优点，例如功耗更低、数据处理更快及制造成本更低。
发明内容
本发明实施例提供一种集成芯片，其包括：衬底、第一图像感测元件及第二图像感测元件以及背侧深沟槽隔离结构。第一图像感测元件及第二图像感测元件彼此紧邻着布置在衬底之上，且具有第一掺杂类型。背侧深沟槽隔离结构布置在第一图像感测元件与第二图像感测元件之间，且包括第一隔离外延层、第二隔离外延层以及隔离填充结构。第一隔离外延层设定背侧深沟槽隔离结构的最外侧壁且具有第一掺杂类型。第二隔离外延层沿着第一隔离外延层的内侧壁布置且具有与第一掺杂类型不同的第二掺杂类型。隔离填充结构填充在第二隔离外延层的内侧壁之间。
本发明实施例提供一种形成集成芯片的方法，其包括：在衬底中形成包含第一掺杂类型的深阱；在深阱内形成多个深沟槽，以将深阱分隔成多个图像感测元件；执行刻蚀工艺，以移除深阱的暴露到深沟槽的上部部分并扩大深沟槽；执行低温外延生长工艺，以在深沟槽内形成第一掺杂类型的第一隔离外延层且在第一隔离外延层之上形成与第一掺杂类型不同的第二掺杂类型的第二隔离外延层；以及使用隔离填充结构填充深沟槽的剩余部分，其中第一隔离外延层、第二隔离外延层及隔离填充结构形成用于将多个图像感测元件彼此隔离的背侧深沟槽隔离结构。
本发明实施例提供一种集成芯片，其包括：衬底、多个图像感测元件以及背侧深沟槽隔离结构。多个图像感测元件具有第一掺杂类型，且布置在衬底之上。背侧深沟槽隔离结构对多个图像感测元件进行分隔，且包括隔离填充结构以及隔离外延双层。隔离外延双层沿着隔离填充结构的外侧壁设置，且包括第一隔离外延层以及第二隔离外延层。第一隔离外延层具有第一掺杂类型及与多个图像感测元件不同的掺杂剂浓度，且布置在隔离填充结构之下且沿着隔离填充结构的外侧壁布置。第二隔离外延层具有与第一掺杂类型不同的第二掺杂类型，且布置在第一隔离外延层与隔离填充结构之间。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1示出图像传感器的一些实施例的剖视图，所述图像传感器具有被具有隔离外延双层的背侧深沟槽隔离(backside deep trench isolation，BDTI)结构环绕的图像感测元件。
图2A示出集成芯片的一些实施例的剖视图，所述集成芯片包括接合在一起的图像感测管芯与逻辑管芯，其中图像感测管芯具有图像感测元件，所述图像感测元件被具有隔离外延双层的BDTI结构环绕。
图2B示出图2A所示集成芯片的一些替代实施例的剖视图，其中BDTI结构延伸到隔离阱内的位置。
图3A到图3C示出具有隔离外延双层的BDTI结构的一些实施例的剖视图。
图4示出图像传感器的掺杂剂轮廓(dopant profile)的一些实施例的图形表示，所述图像传感器具有被包括隔离外延双层的BDTI结构环绕的图像感测元件。
图5到图22示出显示形成集成芯片的方法的一些实施例的一系列剖视图，所述集成芯片包括接合在一起的图像感测管芯与逻辑管芯，其中图像感测管芯具有被包括隔离外延双层的BDTI结构环绕的图像感测元件。
图23示出形成集成芯片的方法的一些实施例的流程图，所述集成芯片包括接合在一起的图像感测管芯与逻辑管芯，其中图像感测管芯具有被包括隔离外延双层的BDTI结构环绕的图像感测元件。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外还囊括器件在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性阐述语可同样相应地进行解释。
互补金属氧化物半导体(CMOS)图像传感器(CIS)器件包括布置在衬底上或衬底内的多个像素区。每一像素区包括被配置成接收包括光子的入射光的图像感测元件(例如光电二极管)。像素区可通过背侧深沟槽隔离(BDTI)结构彼此分隔，以改善CIS的量子效率(quantum efficiency，QE)。
集成芯片技术正在不断改善。此种改善通常涉及将器件几何尺寸按比例缩小，以实现更低的制作成本、更高的器件集成密度、更高的速度及更好的性能。由于器件按比例缩放，CIS器件的像素区具有更小的尺寸且彼此更接近。然而，随着像素区中的图像感测元件的尺寸减小，到达图像感测元件的入射光子的数目更小，因此，像素区的QE减小，此会阻碍CIS器件的性能。另外，在经按比例缩放的CIS器件中形成高纵横比BDTI结构是具有挑战性的，且BDTI结构的需要会进一步限制用于图像感测元件保持足够尺寸的可用空间。
鉴于以上所述，为了适应CIS器件的收缩，本公开的各种实施例涉及一种BDTI结构及减小BDTI结构的侧向尺寸的对应的方法。在一些实施例中，BDTI结构包括被隔离外延双层环绕的隔离填充结构。隔离外延双层的第一隔离外延层设定BDTI结构的最外侧壁且具有第一掺杂类型。隔离外延双层的第二隔离外延层布置在第一隔离外延层上且沿着隔离填充结构的外表面布置。第二隔离外延层具有与第一掺杂类型不同的第二掺杂类型。举例来说，第一隔离外延层包含n型硅，而第二隔离外延层包含p型硅。
由于第一隔离外延层是与图像感测元件相同的掺杂类型，因此包括第一隔离外延层作为BDTI结构的一部分会增加图像感测元件的有效尺寸，因此会增加像素区的QE。第二隔离外延层可用作用于缺陷的钝化层，且还可在操作期间有利于图像感测元件的耗尽(depletion)。此使得能够基于第一隔离外延层的掺杂剂浓度来调节可存储在像素区内的电荷量(而使得像素区不会变得饱和)，此可被称为像素区的全阱容量(full wellcapacity)。
图1示出图像传感器100的剖视图，图像传感器100具有被包括隔离外延双层107的BDTI结构112分隔开的图像感测元件104。在一些实施例中，图像传感器100包括图像感测管芯118，图像感测管芯118包括设置在衬底103之上的阵列深阱101。图像感测管芯118具有前侧122及背侧124，且包括图像感测元件104(例如第一图像感测元件104a及第二图像感测元件104b)。BDTI结构112将阵列深阱101分隔成多个像素区，所述多个像素区可排列成包括行和/或列的阵列，例如图1中所示的像素区102a、102b。在像素区102a、102b中，图像感测元件104被配置成将入射辐射120(例如，光子)转换成电信号。在一些实施例中，阵列深阱101及图像感测元件104具有第一掺杂类型(例如，通过例如磷、砷、锑等掺杂剂进行的n型掺杂)。
在一些实施例中，BDTI结构112从图像感测管芯118的背侧124延伸到图像感测元件104中。BDTI结构112可包括隔离外延双层107、高介电常数(k)介电层109及隔离填充结构110。隔离外延双层107对阵列深阱101的深沟槽的侧壁表面进行衬垫，高k介电层109对隔离外延双层107的侧壁表面进行衬垫，且隔离填充结构110对深沟槽的位于高k介电层109的内侧壁之间的剩余空间进行填充。在一些实施例中，深沟槽可指至少延伸到阵列深阱101的一半的沟槽。隔离外延双层107包括第一隔离外延层106及第二隔离外延层108，第一隔离外延层106设定BDTI结构112的最外侧壁且具有第一掺杂类型，第二隔离外延层108布置在第一隔离外延层106之上且具有与第一掺杂类型不同的第二掺杂类型(例如，通过例如硼、铝、镓等掺杂剂进行的p型掺杂)。隔离外延双层107、高k介电层109及隔离填充结构110可沿着图像感测管芯118的上覆在图像感测元件104上的背侧124在侧向上延伸。在替代实施例中，BDTI结构112不具有高k介电层，且第二隔离外延层108与隔离填充结构110直接接触。
通过包括第一隔离外延层作为BDTI结构112的一部分，由于第一隔离外延层106是与图像感测元件104相同的掺杂类型，因此图像感测元件104的有效尺寸放大，且隔离结构的侧向尺寸对应地减小。因此，入射辐射120的促使由图像感测元件104产生电信号的量增加，且像素区102a、102b的QE得到改善。
另外，由于第二隔离外延层108是与第一隔离外延层106及图像感测元件104相反的掺杂类型，因此第二隔离外延层108可用作用于缺陷(defect)的钝化层，且可在操作期间有利于图像感测元件104的耗尽，使得全阱容量得到改善。在一些实施例中，可基于第一隔离外延层106的掺杂剂浓度来调节像素区102a、102b的全阱容量。
在一些实施例中，在图像感测管芯118的背侧124之上布置有多个彩色滤光片114。所述多个彩色滤光片114分别被配置成透射特定波长的入射辐射120。举例来说，第一彩色滤光片(例如，红色滤光片)可透射具有处于第一范围内的波长的光，而第二彩色滤光片可透射具有处于与第一范围不同的第二范围内的波长的光。在一些实施例中，所述多个彩色滤光片114可布置在上覆在图像感测管芯118上的网格结构内。
在一些实施例中，在所述多个彩色滤光片114之上布置有多个微透镜116。各个微透镜116与彩色滤光片114在侧向上对齐且上覆在像素区102a、102b上。在一些实施例中，所述多个微透镜116具有邻接所述多个彩色滤光片114的实质上平坦的底表面以及弯曲的上表面。弯曲的上表面被配置成使入射辐射120(例如，朝向下伏的像素区102a、102b的光)聚焦。在图像传感器100的操作期间，入射辐射120被微透镜116聚焦到下伏的像素区102a、102b。当足够能量的入射辐射撞击图像感测元件104时，所述入射辐射产生会生成光电流(photocurrent)的电子-空穴对(electron-hole pair)。值得注意的是，尽管微透镜116在图1中被示出为固定到图像传感器100上，但应理解，图像传感器100可不包括微透镜，且微透镜可稍后在单独的制造活动中贴合到图像传感器100。
在一些实施例中，衬底103可为或包含例如晶体硅或一些其他合适的半导体材料。在一些实施例中，图像感测元件104可例如为或包括光电二极管、雪崩光电二极管、单光子雪崩二极管、一些其他合适的光电探测器等。在一些实施例中，隔离填充结构110包含二氧化硅、氮化硅或一些其他合适的介电材料。在一些实施例中，高k介电层109可为或包含例如氧化铝(Al2O3)、氧化铪(HfO2)、氧化铪硅(HfSiO)、氧化铪铝(HfAlO)、氧化钽(Ta2O5)或氧化铪钽(HfTaO)或一些其他合适的高k介电材料。尽管BDTI结构112在图1中被示出为局部地延伸到阵列深阱101中，但应理解，在一些替代实施例(未示出)中，BDTI结构112可替代地完全延伸穿过阵列深阱101。尽管图1中所示的图像传感器100是背侧照明的(backsideilluminated，BSI)，但应理解，在一些替代实施例(未示出)中，图像传感器100可替代地为前侧照明的(frontside illuminated，FSI)。
图2A示出集成芯片200A的一些实施例的剖视图，集成芯片200A包括接合在一起的图像感测管芯118与逻辑管芯234，其中图像感测管芯118具有由包括隔离外延双层107的BDTI结构112分隔开的图像感测元件104a、104b。图像感测管芯118包括阵列深阱101且具有前侧122及背侧124。阵列深阱101设置在图像感测管芯118内，且经掺杂半导体层206可沿着阵列深阱101的前侧设置。隔离阱202、深光电二极管区203及钉扎光电二极管区(pinnedphotodiode region)205设置在经掺杂半导体层206内。在一些实施例中，阵列深阱101、深光电二极管区203及钉扎光电二极管区205可具有第一掺杂类型(例如，n型)且隔离阱202可具有与第一掺杂类型相反的第二掺杂类型(例如，p型)。此外，经掺杂半导体层206可具有第二掺杂类型(例如，p型)。
在一些实施例中，钉扎光电二极管区205的掺杂剂浓度大于深光电二极管区203的掺杂剂浓度，且深光电二极管区203的掺杂剂浓度大于阵列深阱101的掺杂剂浓度。在一些实施例中，钉扎光电二极管区205的掺杂剂浓度大于1018个原子/立方厘米，或者是一些其他合适的值。在一些实施例中，深光电二极管区203的掺杂剂浓度介于5×1017到5×1018个原子/立方厘米的范围内，或者是一些其他合适的值。在一些实施例中，阵列深阱101的掺杂剂浓度可介于1017到5×1017个原子/立方厘米的范围内。
BDTI结构112包括隔离外延双层107及隔离填充结构110。隔离外延双层107对阵列深阱101的深沟槽的侧壁表面进行衬垫，且隔离填充结构110对深沟槽的内部空间进行填充。隔离外延双层107包括第一隔离外延层106及第二隔离外延层108，第一隔离外延层106设定BDTI结构112的最外侧壁且具有第一掺杂类型，第二隔离外延层108布置在第一隔离外延层106之上且具有与第一掺杂类型不同的第二掺杂类型。在图像感测管芯118的背侧之上设置有底部抗反射层(bottom anti-reflective layer，BARL)236。BARL 236被配置成减少和/或防止入射光子的反射。在一些实施例中，在BARL 236之上布置有多个彩色滤光片114。在一些实施例中，在所述多个彩色滤光片114之上布置有多个微透镜116。
具有第一掺杂类型的第一隔离外延层106会增加图像感测元件104a、104b的有效尺寸，且因此至少将像素区102a、102b的QE保持在性能不受阻碍的值处。另外，第二隔离外延层108具有与第一隔离外延层106及图像感测元件104a、104b相反的掺杂类型。第二隔离外延层108用作缺陷钝化层，且有利于在操作期间图像感测元件104a、104b的耗尽，使得全阱容量得到改善。
隔离阱202设置在相邻的像素区102a、102b之间且将所述相邻的像素区102a、102b隔离，隔离阱202从经掺杂半导体层206的前侧延伸到经掺杂半导体层206内的位置。隔离阱202具有沿着经掺杂半导体层206的侧壁及深光电二极管区203的侧壁设置的侧壁。在一些实施例中，经掺杂半导体层206设置在BDTI结构112的相邻的沟槽之间。浮动扩散阱(floating diffusion well)208从经掺杂半导体层206的前侧延伸到经掺杂半导体层206内的位置。BDTI结构112延伸到上覆在隔离阱202上的位置。尽管BDTI结构112在图1中被示出为局部地延伸到阵列深阱101中，但应理解，在一些替代实施例(未示出)中，BDTI结构112可替代地完全延伸穿过阵列深阱101。
浅沟槽隔离(STI)结构204可从隔离阱202的前侧到隔离阱202内的位置设置在相邻的像素区102a、102b之间。STI结构204与BDTI结构112可垂直地对齐。隔离阱202可将STI结构204与图像感测元件104a、104b和/或BDTI结构112分隔开。BDTI结构112、隔离阱202及STI结构204共同用作用于像素区102a、102b的隔离件，使得可减少像素区102a、102b之间的串扰及晕圈(bloom)。BDTI结构112的第二隔离外延层108与隔离阱202还共同有利于在操作期间图像感测元件104a、104b的耗尽，使得全阱容量得到改善。
传送栅极(transfer gate)212沿着经掺杂半导体层206的前侧122布置。传送栅极212可进一步从经掺杂半导体层206的前侧延伸到深光电二极管区203内的位置。在操作期间，传送栅极212控制从图像感测元件104a、104b到浮动扩散阱208的电荷传送。如果浮动扩散阱208内的电荷电平(charge level)足够高，则将源极跟随器晶体管(source followertransistor)(未示出)激活且根据用于寻址的行选择晶体管(未示出)的操作而选择性地输出电荷。可将复位晶体管(未示出)用于在曝光周期之间对图像感测元件104a、104b进行复位。包括多条金属线216及多个金属内连通孔218的金属化堆叠210设置在第一层间介电层(inter-dielectric layer，ILD)结构214内，且电耦合到传送栅极212及扩散阱208。
逻辑管芯234可包括设置在逻辑衬底232之上的逻辑器件228。逻辑管芯234可还包括设置在上覆在逻辑器件228上的第二ILD结构226内的金属化堆叠230。图像感测管芯118与逻辑管芯234可面对面、面对背或背对背地接合。作为实例，图2A示出面对面接合结构，其中一对中间接合介电层220、222及接合接垫224、225布置在图像感测管芯118与逻辑管芯234之间，且分别通过熔融(fusion)或共晶接合结构而接合金属化堆叠210、230。
在一些实施例中，STI结构204可为或包含例如二氧化硅、氮化硅等。在一些实施例中，接合接垫224、225、多条金属线216、多个金属内连通孔218及金属化堆叠230是或包含例如铜、铝、一些其他合适的金属或前述材料的组合。在一些实施例中，第一ILD结构214及第二ILD结构226可为或包含例如氮化物(例如，氮化硅、氮氧化硅)、碳化物(例如，碳化硅)、氧化物(例如，氧化硅)、硼硅酸盐玻璃(borosilicate glass，BSG)、磷硅酸盐玻璃(phosphoric silicate glass，PSG))、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、低k氧化物(例如，经碳掺杂的氧化物、SiCOH)等。在一些实施例中，BARL 236可为或包含例如氮氧化硅或一些其他合适的抗反射材料。
图2B示出图2A所示集成芯片的一些替代实施例的剖视图200B，其中BDTI结构112延伸到隔离阱202内的位置。BDTI结构112完全延伸穿过阵列深阱101，使得对应的像素区102a、102b的阵列深阱101彼此完全隔离。BDTI结构112突出到隔离阱202中，使得BDTI结构112的底表面低于隔离阱202的顶表面。在一些实施例中，BDTI结构112可完全延伸穿过图像感测管芯118，以便实现完全隔离。
图3A到图3C示出具有隔离外延双层107的BDTI结构112的一些实施例的剖视图300A到剖视图300C。在一些实施例中，图3A到图3C可各自对应于图1所示部分130。在一些实施例中，图3A到图3C可与图2A所示BDTI结构112对应。
针对图3A所示剖视图300A，隔离填充结构110、高k介电层109、隔离外延双层107及阵列深阱101如针对图1所述。阵列深阱101的上表面悬在BDTI结构112上。第二隔离外延层108包括一对内侧壁108s。在一些实施例中，所述一对内侧壁108s沿着与阵列深阱101的侧表面垂直的方向垂直地延伸。在一些实施例中，所述一对内侧壁108s之间的距离D1小于阵列深阱101内的隔离填充结构110的最大宽度W1。
第一隔离外延层106沿着阵列深阱101的侧壁具有厚度T1。第二隔离外延层108沿着阵列深阱101的侧壁具有厚度T2。在一些实施例中，厚度T1介于近似29纳米到近似50纳米、近似29纳米到近似31纳米、近似35纳米到近似45纳米的范围内，或者是一些其他可接受的值。在一些实施例中，如果厚度T1太小(例如，低于29纳米)，则图像感测元件的有效尺寸可能太小，因此像素区的QE可能无法被充分保持。在一些实施例中，如果厚度T1太大(例如，高于50纳米)，则图像感测元件可能无法充分耗尽，从而损害器件性能。
在一些实施例中，厚度T2介于近似0.1纳米到近似3纳米、近似1纳米到近似3纳米、近似1纳米到近似2纳米的范围内，或者是一些其他可接受的值。在一些实施例中，如果厚度T2太小(例如，低于0.1纳米)，则第二隔离外延层108可能无法充当钝化层。在一些实施例中，如果厚度T2太大(例如，高于3纳米)，则图像感测元件可能无法充分耗尽，从而对器件性能产生负面影响。在一些实施例中，T1比T2大至少10倍，比T2大至少8倍，或者是一些其他合适的值。
隔离外延双层107沿着阵列深阱101的侧向延伸表面具有厚度Tb。在一些实施例中，厚度Tb介于近似60纳米到近似106纳米、近似60纳米到近似65纳米、近似100纳米到近似105纳米的范围内，或者是一些其他可接受的值。在一些实施例中，厚度Tb可为厚度T1与厚度T2之和的近似两倍。
在一些实施例中，第二隔离外延层108的内侧壁108s之间的距离D1可在介于近似100纳米到近似115纳米、近似105纳米到近似110纳米的范围内，或者是一些其他合适的值。在一些实施例中，隔离填充结构110的最大宽度W1可介于近似150纳米到近似170纳米、近似160纳米到近似162纳米的范围内，或者是一些其他合适的值。
第二隔离外延层108的内侧壁108s之间的距离D1代表BDTI结构112的有效尺寸。由于隔离外延双层107有助于图像感测元件的有效尺寸而不有助于BDTI结构112的有效尺寸，因此更小的距离D1可对应于图像感测元件的更大的有效尺寸，且因此对应于图像传感器内的像素区的更大的QE。
针对图3B所示剖视图300B，示出图3A所示BDTI结构112的一些替代实施例。BDTI结构112如针对图3A所述，但省略了高k介电层109。此外，第二隔离外延层108沿着阵列深阱101的侧壁具有大于厚度T2的厚度T3，以钝化缺陷并充分隔离以取代高k介电层。
在一些实施例中，厚度T3介于近似5纳米到近似10纳米、近似7纳米到近似10纳米、近似6纳米到近似9纳米的范围内，或者是一些其他可接受的值。在一些实施例中，如果厚度T3太小(例如，低于5纳米)，则第二隔离外延层108可能无法钝化缺陷。在一些实施例中，如果厚度T2太大(例如，高于10纳米)，则图像感测元件可能无法充分耗尽，从而对器件性能产生负面影响。在一些实施例中，T1比T3大至少3倍，比T3大至少5倍，或者是一些其他合适的值。
针对图3C所示剖视图300C，示出图3B所示BDTI结构112的一些替代实施例。BDTI结构112如针对图3B所述。第二隔离外延层108包括一对内侧壁。所述一对内侧壁包括相对于与阵列深阱101的侧向平面垂直的垂线以非零度的角度A1延伸的一部分。在一些实施例中，所述一对内侧壁包括垂直地延伸的一部分。在一些实施例中，角度A1可介于近似1度到近似15度、近似8度到近似15度的范围内，或者是一些其他合适的值。
图4示出图像传感器的掺杂剂轮廓的一些实施例的图形表示(graphicalrepresentation)400，所述图像传感器具有被具有隔离外延双层的BDTI结构环绕的图像感测元件。在一些实施例中，隔离外延双层可为如图1中所述的隔离外延双层107。在一些实施例中，所述曲线图绘出隔离外延双层的各个层的掺杂剂浓度与距隔离填充结构的距离的关系。
线402a到402b表示隔离外延双层的p型掺杂第二隔离外延层的掺杂剂轮廓。线404a到404c表示隔离外延双层的n型掺杂第一隔离外延层的掺杂剂轮廓。在一些第一实施例中，线404a可对应于隔离外延双层，其中第一隔离外延层具有与图像感测元件相同的掺杂剂浓度。经过足够的距离后，基线402的掺杂剂浓度在第一浓度C1处大致保持恒定。
在一些第二实施例中，线402a与线404b在表示第一pn结的点处交汇。第一pn结位于距隔离填充结构第一距离L1处。在一些实施例中，第一距离L1可对应于图3A到图3B中所述的第二隔离外延层的厚度T1。从第一距离L1到第二距离L2，线404b的掺杂剂浓度在第二浓度C2处大致保持恒定。经过第二距离L2，线404b的掺杂剂浓度在第一浓度C1处大致保持恒定。第二浓度C2小于第一浓度C1，使得在第二距离L2处，线404b的掺杂剂浓度增加。当第一隔离外延层的掺杂剂浓度小于图像感测元件的掺杂剂浓度时，包括第一隔离外延层的图像感测元件的掺杂剂浓度小于与线404a相关联的图像感测元件的掺杂剂浓度。因此，像素区的全阱容量也小于与线404a相关联的全阱容量。然而，图像传感器也比与线404a相关联的图像传感器具有更少的滞后(lag)，因为更小的图像感测元件意味着光电流更容易恢复(retrieve)。在一些实施例中，第二距离L2与隔离外延双层的总厚度对应，使得大于第二距离L2的距离延伸到图像感测元件中。在一些实施例中，第二距离L2可与如图3A到图3B中所述的隔离外延双层的厚度Tb对应。在一些实施例中，第二距离L2可与图3A到图3B中阐述的第一隔离外延层的厚度T1及图3A到图3B中阐述的第二隔离外延层的厚度T2之和对应。线402a在小于第一距离L1的距离处具有第三浓度C3。
在一些第三实施例中，线402b及线404c在表示第二pn结的点交汇。第二pn结位于距隔离填充结构第三距离L3处。在一些实施例中，第三距离L3可与安置于第一隔离外延层内的界面对应，使得第三距离L3大于如图3A到图3B中所述第二隔离外延层的厚度T1。在一些实施例中，第二pn结位于第一隔离外延层内的界面内。从第三距离L3到第二距离L2，线404c的掺杂剂浓度在第四浓度C4处大致保持恒定。经过第二距离L2，第二N线404c的掺杂剂浓度在第一浓度C1处大致保持恒定。第四浓度C4大于第一浓度C1，使得在第二距离L2处，线404c的掺杂剂浓度降低。当第一隔离外延层的掺杂剂浓度大于图像感测元件的掺杂剂浓度时，包括第一隔离外延层的图像感测元件的掺杂剂浓度大于与线404a相关联的图像感测元件的掺杂剂浓度。因此，像素区的全阱容量也大于与线404a相关联的全阱容量。然而，图像传感器也比与线404a相关联的图像传感器具有更多的滞后，因为更大的图像感测元件意味着光电流更难恢复。线402b可在小于第三距离L3的距离处具有第三浓度C3。在一些实施例中，第三距离L3可介于5纳米到10纳米、6纳米到9纳米的范围内，或者是一些其他合适的值。
在一些实施例中，第一浓度C1可为近似5×1017个原子/立方厘米，或者是一些其他合适的值。在一些实施例中，第二浓度C2可为近似3×1017个原子/立方厘米，或者是小于第一浓度C1的一些其他合适的值。在一些实施例中，第四浓度C4可为近似7×1017个原子/立方厘米，或者是大于第一浓度C1的一些其他合适的值。在一些实施例中，第三浓度C3可为近似3×1019个原子/立方厘米，或者是一些其他合适的值。
图5到图22示出显示形成集成芯片的方法的一些实施例的一系列剖视图500到剖视图2100，所述集成芯片包括接合在一起的图像感测管芯与逻辑管芯，其中图像感测管芯具有由具有隔离外延双层的BDTI结构分隔开的图像感测元件。尽管作为实例，掺杂类型被提供给不同的掺杂区，但应理解，可将反向掺杂类型用于这些掺杂区，以实现反向图像传感器器件结构。此外，尽管图5到图21是针对一种方法进行阐述，但应理解，图5到图22中公开的结构并不限于此种方法，而是可单独作为独立于所述方法的结构。
如图5的剖视图500中所示，在图像感测管芯118的衬底201上或衬底201内形成阵列深阱101。在一些实施例中，衬底201位于阵列深阱101之下。在一些实施例中，通过掺杂工艺形成第一掺杂类型的阵列深阱101。在一些实施例中，掺杂工艺可为或包括例如离子植入或某种其他合适的掺杂工艺。在一些实施例中，可执行与第一掺杂类型相反的第二掺杂类型(例如，p型)的外延工艺，以在衬底201上形成经掺杂半导体层206。在一些实施例中，可替代地，经掺杂半导体层206可被预掺杂为具有第二掺杂类型，且通过例如沉积工艺(例如物理气相沉积、化学气相沉积等)在阵列深阱101之上形成经掺杂半导体层206。在一些实施例中，可替代地通过例如沉积工艺(例如物理气相沉积、化学气相沉积等)在阵列深阱101之上形成上覆的衬底(未示出)，且可对上覆的衬底执行植入工艺以形成经掺杂半导体层206。
如图6的剖视图600所示，在一些实施例中，从经掺杂半导体层206的前侧到经掺杂半导体层206内或阵列深阱101内的位置，在相邻的像素区102a、102b之间的掺杂半导体层206中形成具有第二掺杂类型的多个隔离阱202。在一些实施例中，可通过例如掺杂工艺来形成所述多个隔离阱202。在一些实施例中，掺杂工艺可包括将p型掺杂剂物质植入相邻的像素区102a、102b之间的衬底201中。在一些实施例中，可根据包含光刻胶的图案化掩蔽层(未示出)来选择性地植入经掺杂半导体层206。
如图7的剖视图700所示，在一些实施例中，通过掺杂工艺在经掺杂半导体层206中形成具有第一掺杂类型的多个深光电二极管区203。在一些实施例中，所述多个深光电二极管区203通过所述多个隔离阱202彼此分隔开。在一些实施例中，掺杂工艺可为或包括例如离子植入、n型外延工艺或某种其他合适的掺杂工艺。在一些实施例中，可根据包含光刻胶的图案化掩蔽层(未示出)来选择性地植入经掺杂半导体层206。在一些实施例中，所述多个深光电二极管区203将经掺杂半导体层206与阵列深阱101分隔。在一些实施例中，所述多个深光电二极管区203具有比阵列深阱101更大的掺杂剂浓度。
如图8的剖视图800所示，在一些实施例中，从图像感测管芯118的前侧122到多个深光电二极管区203内的位置，在所述多个隔离阱202之间的经掺杂半导体层206中形成具有第一掺杂类型的多个钉扎光电二极管区205。在一些实施例中，可通过例如掺杂工艺来形成所述多个钉扎光电二极管区205。在一些实施例中，掺杂工艺可包括将n型掺杂剂物质植入经掺杂半导体层206中。在一些实施例中，可根据包含光刻胶的图案化掩蔽层(未示出)来选择性地植入经掺杂半导体层206。
如图9的剖视图900所示，从图像感测管芯118的前侧122到所述多个隔离阱202内的位置，在图像感测管芯118中形成多个STI结构204。可通过选择性地对图像感测管芯118的前侧122进行刻蚀以形成浅沟槽且随后在浅沟槽内形成介电材料(例如氧化物)来形成所述多个STI结构204。在一些实施例中，STI结构204可分别与所述多个隔离阱202居中对齐。
如图10的剖视图1000所示，在一些实施例中，在图像感测管芯118的前侧122之上形成传送栅极212。此外，在经掺杂半导体层206内形成浮动扩散阱208。传送栅极212从图像感测管芯118的前侧122延伸到所述多个深光电二极管区203内的位置。可通过在图像感测管芯118中刻蚀沟槽且在沟槽中及在图像感测管芯118之上沉积栅极介电层及栅极电极层来形成传送栅极212。随后将栅极介电层及栅极电极层图案化以形成栅极电介质1002及栅极电极1004。可通过例如掺杂工艺来形成浮动扩散阱208。在一些实施例中，掺杂工艺可为或包括在图像感测管芯118的前侧122内执行的离子植入工艺、或者某种其他合适的工艺。在一些实施例中，浮动扩散阱208形成在传送栅极212与所述多个隔离阱202中的一者之间。
如图11的剖视图1100所示，在一些实施例中，可在经掺杂半导体层206的前侧上形成金属化堆叠210。在一些实施例中，金属化堆叠210可通过以下方式来形成：在图像感测管芯118的前侧122上形成包括ILD材料的一个或多个层的第一ILD结构214。随后对第一ILD结构214进行刻蚀以形成介层孔和/或金属沟槽。然后使用导电材料对介层孔和/或金属沟槽进行填充，以形成所述多个金属内连通孔218及金属线216。在一些实施例中，可通过物理气相沉积技术(例如，PVD、CVD等)来沉积第一ILD结构214。可使用沉积工艺和/或镀覆工艺(例如电镀、无电镀覆等)来形成所述多个金属内连层。
如图12的剖视图1200所示，在一些实施例中，然后可将图像感测管芯118接合到另一管芯。举例来说，可将图像感测管芯118接合到被制备成具有逻辑器件228的逻辑管芯234。可将图像感测管芯118与逻辑管芯234面对面、面对背或背对背地接合。举例来说，接合工艺可使用一对中间接合介电层220、222及接合接垫224、225来接合图像感测管芯118及逻辑管芯234的金属化堆叠210、230。接合工艺可包括熔融或共晶接合工艺。接合工艺可还包括混合接合工艺，所述混合接合工艺包括接合接垫224、225的金属对金属接合以及中间接合介电层220、222的电介质对电介质接合。退火工艺可在混合接合工艺之后执行，且可例如在介于约250℃到约450℃之间的范围内的温度下执行达介于约0.5小时到约4小时的范围内的时间。
在一些实施例中，可将图像感测管芯118薄化以移除衬底201。可通过对图像感测管芯118的背侧124进行机械研磨来将图像感测管芯118薄化。作为实例，可首先对图像感测管芯118进行研磨，然后，可施加侵蚀性湿式刻蚀来进一步将图像感测管芯118薄化。刻蚀剂的实例可包括氟化氢/硝酸/乙酸(hydrogen fluoride/nitric/acetic acid，HNA)。然后可进行化学机械工艺及四甲基氢氧化铵(tetramethylammonium hydroxide，TMAH)湿式刻蚀，以进一步将衬底201薄化，使得辐射可穿过图像感测管芯118的背侧124。
如图13的剖视图1300中所示，在一些实施例中，可选择性地对图像感测管芯118进行刻蚀，以在图像感测管芯118的背侧124内形成将多个图像感测元件104彼此在侧向上分隔开的深沟槽1302。在一些实施例中，深沟槽1302可指至少延伸穿过阵列深阱101的一半的沟槽。在一些实施例中，可通过以下方式来对图像感测管芯118进行刻蚀：在图像感测管芯118的背侧124上形成掩蔽层。然后在未被掩蔽层覆盖的区中将图像感测管芯118暴露于刻蚀剂。刻蚀剂对图像感测管芯118进行刻蚀以形成延伸到图像感测管芯118中的深沟槽1302。在一些替代实施例中，深沟槽1302延伸穿过图像感测管芯118且可到达第一ILD结构214上，从而实现完全隔离。在一些替代实施例中，深沟槽1302延伸穿过图像感测管芯118且可突出到所述多个隔离阱202中，使得实现对应的像素区102a、102b的阵列深阱101之间的完全隔离。在各种实施例中，掩蔽层可包含使用光刻工艺图案化的光刻胶或氮化物(例如，SiN)。掩蔽层可还包括原子层沉积(atomic layer deposition，ALD)或等离子体增强型CVD氧化物层。在各种实施例中，刻蚀剂可包括具有刻蚀化学物质的干式刻蚀剂(所述刻蚀化学物质包括氟物质(例如，CF4、CHF3、C4F8等))或湿式刻蚀剂(例如，氢氟酸(HF)或四甲基氢氧化铵(TMAH))。深沟槽1302的侧向尺寸可具有近似95纳米与近似105纳米之间的范围。阵列深阱101的一部分形成暴露于深沟槽1302的被损坏部分101’，其为刻蚀工艺的损坏结果，且可能包含天然氧化物(native oxide)及其他不想要的杂质层。
如图14的剖视图1400所示，在一些实施例中，对深沟槽1302执行移除工艺，以移除被损坏部分101’且使深沟槽1302的侧壁表面平滑。移除工艺可包括例如湿式刻蚀工艺和/或干式刻蚀工艺，以扩大深沟槽1302的侧向尺寸。在各种实施例中，湿式刻蚀工艺包括将深沟槽1302的侧壁暴露于湿式刻蚀剂(例如，四甲基氢氧化铵(TMAH))。在各种实施例中，干式刻蚀工艺包括将深沟槽1302的侧壁暴露于干式刻蚀剂(例如，氯气(H2)、气态盐酸(HCI)或锗烷气体(GeH4))。在一些实施例中，干式刻蚀工艺是在原位执行的，这意味着用于后续形成工艺的腔室(例如，低压化学气相沉积外延工具)也用于干式刻蚀工艺。在一些实施例中，移除工艺将深沟槽1302的侧向尺寸增加近似20纳米与近似30纳米每边、近似25纳米与近似30纳米每边的范围、或一些其他合适的值。
如图15的剖视图1500所示，在一些实施例中，在深沟槽1302中及图像感测管芯118的背侧124之上形成第一隔离外延前体106’。在一些实施例中，可通过低温外延生长工艺(例如，以低于450摄氏度的温度进行的外延生长工艺)来形成第一隔离外延前体106’。处理气体可包括硅烷(SiH4)、乙硅烷(H6Si2)或三硅烷(H2Si(SiH3)2)、胂(AsH3)、磷化氢(PH3)或其他适用的气体。在一些实施例中，胂(AsH3)及磷化氢(PH3)被配置成向第一隔离外延前体106’提供n型掺杂剂。
可在低压化学气相沉积外延工具中在小于近似200托的压力下执行外延生长工艺，以形成作为第一隔离外延前体106’的外延掺杂层，且第一隔离外延前体106’形成为具有介于近似29纳米与近似40纳米之间的范围内(例如约30纳米)的厚度。形成温度不应高于450摄氏度，因为较高的形成温度将导致较低的掺杂剂浓度及增加的粗糙度。第一隔离外延前体106’形成在深沟槽1302的平滑侧壁表面上且导致比传统束线植入(beamlineimplant)技术更好的一致性(传统束线植入技术遭受三维结构的阴影效应，且因此无法实现期望的一致性)。可使用德尔塔(delta)掺杂来形成第一隔离外延前体106’。n型掺杂剂(例如，砷、磷)的浓度可介于约3×1017个原子/立方厘米到约7×1017个原子/立方厘米的范围内，且可进一步不同于图像感测元件104的浓度。较厚的第一隔离外延前体106’或较小浓度的掺杂剂会不利地影响图像传感器的白色像素的数目和/或暗电流。
如图16的剖视图1600所示，在一些实施例中，在第一隔离外延前体106’之上及沿着第一隔离外延前体106’的侧壁形成第二隔离外延前体108’。第二隔离外延前体108’形成在深沟槽1302中。在一些实施例中，第二隔离外延前体108’直接形成在第一隔离外延前体106’上且与第一隔离外延前体106’接触。在一些实施例中，可通过低温外延生长工艺(例如，以低于450摄氏度的温度进行的外延生长工艺)来形成第二隔离外延前体108’。处理气体可包括硅烷(SiH4)、乙硅烷(H6Si2)或三硅烷(H2Si(SiH3)2)、乙硼烷(B2H6)或其他适用的气体。在一些实施例中，乙硼烷(B2H6)被配置成向第二隔离外延前体108’提供p型掺杂剂。
可在低压化学气相沉积外延工具中在小于近似200托的压力下执行外延生长工艺，以形成作为第二隔离外延前体108’的外延掺杂层，所述第二隔离外延前体108’形成为具有介于近似0.5纳米与近似3纳米之间的范围内(例如约1纳米)的厚度。形成温度不应高于450摄氏度，因为较高的形成温度将导致较低的掺杂剂浓度及增加的粗糙度。第二隔离外延前体108’形成在第一隔离外延前体106’的侧壁上且导致比传统束线植入技术更好的一致性(传统束线植入技术遭受三维结构的阴影效应，且因此无法实现期望的一致性)。可使用德尔塔掺杂来形成第二隔离外延前体108’。p型掺杂剂(例如，硼)的浓度可介于约3×1019个原子/立方厘米到约2×1020个原子/立方厘米的范围内。较厚的第二隔离外延前体108’或较小浓度的掺杂剂会不利地影响图像传感器的白色像素的数目和/或暗电流。
如图17的剖视图1700所示，在一些实施例中，然后对第一隔离外延前体106’及第二隔离外延前体108’执行掺杂剂活化(activation)工艺，以有利于扩散并形成包括第一隔离外延层106及第二隔离外延层108的隔离外延双层107。在一些实施例中，掺杂剂活化工艺包括或为激光退火工艺或动态表面退火工艺。作为实例，退火可使用绿色激光，且退火温度可介于近似800℃与近似1100℃之间的范围内达介于近似10纳秒与近似100纳秒之间的范围内的时间。掺杂剂活化工艺对于低热预算产品是有益的，尤其是与其它方法(例如沉积工艺之后进行热驱入(thermal drive-in)工艺)相比，所述其它方法由于高温结驱入及退火(会损伤恢复及掺杂剂活化)而既无法提供足够的结深度也对于低热预算产品是不可接受的。在一些实施例中，第二隔离外延层108的一对垂直侧壁可作为沿着侧向平面(例如，(100)面(facet))的以更高的外延生长速率的结果而形成。此可形成第二隔离外延层108的一对垂直内侧壁，且在一些实施例中，可有利于随后形成的高k介电层及随后形成的隔离填充结构的形成。在一些实施例中，第二隔离外延层可比第一隔离外延层薄10倍以上，以维持随后形成的高k介电层。
由于第一隔离外延层106与图像感测元件104是相同的掺杂类型，因此包括第一隔离外延层作为BDTI结构112的一部分会增加图像感测元件104的有效尺寸，因此增加入射辐射的促使图像感测元件104产生电信号的量。此将像素区102a、102b的QE保持在足够大的值处，使得图像传感器的性能不受阻碍。另外，由于第二隔离外延层108是与第一隔离外延层106及图像感测元件104相反的掺杂类型，因此第二隔离外延层108用作用于缺陷的钝化层。此继而有助于在操作期间图像感测元件104的耗尽，使得全阱容量得到改善。
如图18的剖视图1800所示，在一些实施例中，在隔离外延双层107之上及沿着隔离外延双层107的内侧壁形成高k介电层109。在一些实施例中，在第二隔离外延前体108’上直接形成高k介电层109且高k介电层109与第二隔离外延前体108’接触。在一些实施例中，可使用物理气相沉积技术或化学气相沉积技术来沉积高k介电层109。
如图19的剖视图1900所示，在一些实施例中，形成隔离填充结构110以填充深沟槽1302的剩余部。在一些实施例中，在形成隔离填充结构110之后执行平坦化工艺，以形成沿着第二隔离外延层108的上表面延伸的平坦表面。在一些替代实施例中，隔离外延双层107、高k介电层109及隔离填充结构110可经受平坦化工艺，所述平坦化工艺会移除隔离填充结构110、高k介电层109及隔离外延双层107的直接上覆在像素区102a、102b上的侧向部分。在一些实施例中，可使用物理气相沉积技术或化学气相沉积技术来沉积隔离填充结构110。因此，在图像感测管芯118中形成从背侧124延伸到阵列深阱101内的位置的BDTI结构112。BDTI结构112形成在相邻的像素区102a、102b之间且将相邻的像素区102a、102b隔离。
如图20的剖视图2000所示，在图像感测管芯118的背侧124之上形成BARL 236。BARL 236被配置成减少和/或防止入射光子的反射。在一些实施例中，可通过沉积工艺(例如(举例来说)PVD、CVD或一些其他合适的形成工艺)来形成BARL 236。
如图21的剖视图2100所示，在一些实施例中，在对应的像素区102a、102b之上形成与像素传感器对应的彩色滤光片114。彩色滤光片114由使得对应颜色的光能够通过而阻挡其他颜色的光的材料形成。此外，彩色滤光片114可形成有指定颜色。举例来说，彩色滤光片114交替地形成有红色、绿色及蓝色的指定颜色。彩色滤光片114可关于与对应的像素传感器的图像感测元件104a、104b的中心对齐的垂直轴线对称。对于颜色指定的不同颜色中的每一者，用于形成彩色滤光片114的工艺可包括，形成彩色滤光片层及将彩色滤光片层图案化。可在形成之后将彩色滤光片层平坦化。可通过在彩色滤光片层之上形成具有图案的光刻胶层，根据光刻胶层的图案向彩色滤光片层施加刻蚀剂，以及移除图案化的光刻胶层来执行图案化。
如图22的剖视图2200所示，在一些实施例中，在对应的像素传感器的彩色滤光片114之上形成与像素传感器对应的微透镜116。在一些实施例中，可通过以下方式来形成所述多个微透镜116：在所述多个彩色滤光片上方沉积微透镜材料(例如，通过旋涂法或沉积工艺)。在微透镜材料上方图案化形成具有弯曲上表面的微透镜模板。在一些实施例中，微透镜模板可包含使用分布式曝光光剂量来曝光(例如，对于负型光刻胶，更多的光在曲率的底部处曝光且更少的光在曲率的顶部处曝光)、被显影并烘焙以形成圆形形状的光刻胶材料。然后通过根据微透镜模板选择性地对微透镜材料进行刻蚀来形成微透镜116。
图23示出形成集成芯片的方法的一些实施例的流程图2300，所述集成芯片包括接合在一起的图像感测管芯与逻辑管芯，其中图像感测管芯具有被具有隔离外延双层的BDTI结构环绕的图像感测元件。在一些实施例中，图23可与图5到图22中阐述的方法对应。
尽管流程图2300的所公开方法在本文中被示出及阐述为一系列动作或事件，然而应理解，这些动作或事件的示出次序不应被解释为具有限制性意义。举例来说，某些动作可以不同的次序发生，和/或可与除本文中所示和/或所阐述的动作或事件之外的其他动作或事件同时发生。另外，在实施本文说明的一个或多个方面或实施例时可能并非需要所有所示动作。此外，本文中所绘示的动作中的一个或多个动作可在一个或多个单独的动作和/或阶段中施行。
在动作2302处，在图像感测管芯上形成深阱、多个隔离阱、多个深光电二极管区、多个钉扎光电二极管区及经掺杂半导体层。参见例如图5到图8。
在动作2304处，在经掺杂半导体层中形成多个STI结构。参见例如图9。
在动作2306处，在图像感测管芯的前侧之上形成传送栅极且在图像感测管芯的前侧中形成浮动扩散阱。参见例如图10。
在动作2308处，在图像感测管芯的前侧上形成金属化堆叠。参见例如图11。
在动作2310处，将图像感测管芯接合到逻辑管芯且将图像感测管芯的背侧薄化。参见例如图12。
在动作2312处，对衬底进行刻蚀以在图像感测管芯的背侧内形成深沟槽。参见例如图13。
在动作2314处，从深沟槽的侧壁移除深阱的被损坏部分。参见例如图14。
在动作2316处，在深沟槽中形成第一隔离外延前体。参见例如图15。
在动作2318处，在第一隔离外延前体之上及沿着第一隔离外延前体的侧壁形成第二隔离外延前体。参见例如图16。
在动作2320处，对第一隔离外延前体及第二隔离外延前体执行掺杂剂活化工艺，以形成隔离外延双层。参见例如图17。
在动作2322处，沿着隔离外延双层的内侧壁形成高k介电层。参见例如图18。
在动作2324处，形成隔离填充结构以填充深沟槽的剩余部，因此形成BDTI结构。参见例如图19。
在动作2326处，在图像感测管芯之上形成底部抗反射层(BARL)、多个彩色滤光片及多个微透镜。参见例如图20到图22。
因此，在一些实施例中，本公开涉及一种集成芯片，所述集成芯片包括：衬底；第一图像感测元件及第二图像感测元件，彼此紧邻着布置在所述衬底之上，所述第一图像感测元件及所述第二图像感测元件具有第一掺杂类型；以及背侧深沟槽隔离(BDTI)结构，布置在所述第一图像感测元件与所述第二图像感测元件之间且所述背侧深沟槽隔离(BDTI)结构包括：第一隔离外延层，设定所述BDTI结构的最外侧壁且具有所述第一掺杂类型；第二隔离外延层，沿着所述第一隔离外延层的内侧壁布置且具有与所述第一掺杂类型不同的第二掺杂类型；以及隔离填充结构，填充在所述第二隔离外延层的内侧壁之间。
在上述集成芯片中，其中所述第一掺杂类型是n型，且其中所述第二掺杂类型是p型。
在上述集成芯片中，其中所述隔离填充结构包含介电材料。
在上述集成芯片中，其中所述第一隔离外延层比所述第二隔离外延层更厚。
在上述集成芯片中，其中所述第一隔离外延层的掺杂剂浓度大于所述第一图像感测元件的掺杂剂浓度及所述第二图像感测元件的掺杂剂浓度。
在上述集成芯片中，其中所述第一隔离外延层的掺杂剂浓度小于所述第一图像感测元件的掺杂剂浓度及所述第二图像感测元件的掺杂剂浓度。
在上述集成芯片中，还包括：高介电常数介电层，布置在所述第二隔离外延层之上。
在上述集成芯片中，其中所述第二隔离外延层设置在所述第一隔离外延层的所述内侧壁上且延伸至上覆于所述第一图像感测元件及所述第二图像感测元件上。
在上述集成芯片中，其中所述第一隔离外延层具有比所述第二隔离外延层的厚度大10倍以上的厚度。
在其他实施例中，本公开涉及一种形成集成芯片的方法，所述方法包括：在衬底中形成包含第一掺杂类型的深阱；在所述深阱内形成多个深沟槽，以将所述深阱分隔成多个图像感测元件；执行刻蚀工艺，以移除所述深阱的暴露到所述深沟槽的上部部分并扩大所述深沟槽；执行低温外延生长工艺，以在所述深沟槽内形成所述第一掺杂类型的第一隔离外延层且在所述第一隔离外延层之上形成与所述第一掺杂类型不同的第二掺杂类型的第二隔离外延层；以及使用隔离填充结构填充所述深沟槽的剩余部分，其中所述第一隔离外延层、所述第二隔离外延层及所述隔离填充结构形成用于将图像感测元件彼此隔离的背侧深沟槽隔离(BDTI)结构。
在上述形成集成芯片的方法中，其中所述刻蚀工艺移除所述深阱的被损坏部分。
在上述形成集成芯片的方法中，其中所述刻蚀工艺将所述深沟槽的宽度增大至少40纳米。
在上述形成集成芯片的方法中，其中所述低温外延生长工艺是在低于450摄氏度的温度下执行。
在上述形成集成芯片的方法中，其中所述深阱的上表面悬在所述背侧深沟槽隔离结构上。
在上述形成集成芯片的方法中，其中所述低温外延生长工艺包括：在所述深沟槽中形成第一隔离外延前体；在所述第一隔离外延前体之上形成第二隔离外延前体；以及对所述第一隔离外延前体及所述第二隔离外延前体执行激光退火工艺，以形成所述第一隔离外延层及所述第二隔离外延层。
在上述形成集成芯片的方法中，还包括：在所述第二隔离外延层之上形成高介电常数介电层。
在又一些其他实施例中，本公开涉及一种集成芯片，所述集成芯片包括：衬底；多个图像感测元件，具有第一掺杂类型，且布置在所述衬底之上；以及背侧深沟槽隔离(BDTI)结构，对所述多个图像感测元件进行分隔，且包括隔离填充结构以及隔离外延双层，所述隔离外延双层沿着所述隔离填充结构的外侧壁设置且包括：第一隔离外延层，具有所述第一掺杂类型及与所述多个图像感测元件不同的掺杂剂浓度，布置在所述隔离填充结构之下且沿着所述隔离填充结构的外侧壁布置；以及第二隔离外延层，具有与所述第一掺杂类型不同的第二掺杂类型，布置在所述第一隔离外延层与所述隔离填充结构之间。
在上述集成芯片中，其中所述第一掺杂类型是n型，且其中所述第二掺杂类型是p型。
在上述集成芯片中，其中所述掺杂剂浓度介于近似3×1017个原子/立方厘米到近似7×1017个原子/立方厘米的范围内。
在上述集成芯片中，其中所述隔离外延双层的厚度大于近似30纳米。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变更。

Claims (10)

1.一种集成芯片，包括：
衬底；
第一图像感测元件及第二图像感测元件，彼此紧邻着布置在所述衬底之上，所述第一图像感测元件及所述第二图像感测元件具有第一掺杂类型；以及
背侧深沟槽隔离结构，布置在所述第一图像感测元件与所述第二图像感测元件之间且包括：
第一隔离外延层，设定所述背侧深沟槽隔离结构的最外侧壁且具有所述第一掺杂类型；
第二隔离外延层，沿着所述第一隔离外延层的内侧壁布置且具有与所述第一掺杂类型不同的第二掺杂类型；以及
隔离填充结构，填充在所述第二隔离外延层的内侧壁之间。
2.根据权利要求1所述的集成芯片，其中所述隔离填充结构包含介电材料。
3.根据权利要求1所述的集成芯片，其中所述第一隔离外延层比所述第二隔离外延层更厚。
4.根据权利要求1所述的集成芯片，还包括：
高介电常数介电层，布置在所述第二隔离外延层之上。
5.根据权利要求1所述的集成芯片，其中所述第二隔离外延层设置在所述第一隔离外延层的所述内侧壁上且延伸至上覆于所述第一图像感测元件及所述第二图像感测元件上。
6.一种形成集成芯片的方法，包括：
在衬底中形成包含第一掺杂类型的深阱；
在所述深阱内形成多个深沟槽，以将所述深阱分隔成多个图像感测元件；
执行刻蚀工艺，以移除所述深阱的暴露到所述深沟槽的上部部分并扩大所述深沟槽；
执行低温外延生长工艺，以在所述深沟槽内形成所述第一掺杂类型的第一隔离外延层且在所述第一隔离外延层之上形成与所述第一掺杂类型不同的第二掺杂类型的第二隔离外延层；以及
使用隔离填充结构填充所述深沟槽的剩余部分，其中所述第一隔离外延层、所述第二隔离外延层及所述隔离填充结构形成用于将所述多个图像感测元件彼此隔离的背侧深沟槽隔离结构。
7.根据权利要求6所述的方法，其中所述刻蚀工艺移除所述深阱的被损坏部分。
8.根据权利要求6所述的方法，其中所述深阱的上表面悬在所述背侧深沟槽隔离结构上。
9.根据权利要求6所述的方法，其中所述低温外延生长工艺包括：
在所述深沟槽中形成第一隔离外延前体；
在所述第一隔离外延前体之上形成第二隔离外延前体；以及
对所述第一隔离外延前体及所述第二隔离外延前体执行激光退火工艺，以形成所述第一隔离外延层及所述第二隔离外延层。
10.一种集成芯片，包括：
衬底；
多个图像感测元件，具有第一掺杂类型，且布置在所述衬底之上；以及
背侧深沟槽隔离结构，对所述多个图像感测元件进行分隔，且包括：
隔离填充结构；以及
隔离外延双层，沿着所述隔离填充结构的外侧壁设置，且包括：
第一隔离外延层，具有所述第一掺杂类型及与所述多个图像感测元件不同的掺杂剂浓度，且布置在所述隔离填充结构之下且沿着所述隔离填充结构的外侧壁布置；以及
第二隔离外延层，具有与所述第一掺杂类型不同的第二掺杂类型，且布置在所述第一隔离外延层与所述隔离填充结构之间。
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