TW202410433A - 畫素感測器及其電極鈍化方法 - Google Patents

Abstract

一種硼（B）層可被形成為其中將形成垂直轉移閘極的凹槽中的鈍化層。然後，可在鈍化層（及/或一或多個中間層）之上利用垂直轉移閘極的閘極電極填充凹槽，以形成所述垂直轉移閘極。鈍化層可藉由磊晶生長在凹槽中形成。使用磊晶生長鈍化層使得能夠精確控制鈍化層的輪廓、均勻性及硼濃度。此外，使用磊晶生長鈍化層可減少鈍化層擴散至畫素感測器的基底中的擴散長度，而此可在畫素感測器中為光電二極體提供增大的面積。

Description

畫素感測器及其電極鈍化方法

本揭露中所闡述的技術是有關於一種畫素感測器及其電極鈍化方法。

互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）影像感測器可包括多個畫素感測器。CMOS影像感測器的畫素感測器可包括轉移電晶體，所述轉移電晶體可包括：光電二極體，被配置成將入射光的光子轉換成電子的光電流；以及轉移閘極（transfer gate），被配置成對光電二極體與汲極區之間的光電流的流動進行控制。汲極區可被配置成接收光電流，使得所述光電流可被量測及/或轉移至CMOS影像感測器的其他區域。

根據本公開的一些實施例，提供一種畫素感測器的電極鈍化方法。方法包括在基底中形成用於畫素陣列的畫素感測器的光電二極體。方法包括在所述基底中形成畫素感測器的汲極區。方法包括在基底中形成與汲極區相鄰的凹槽。方法包括在凹槽的側壁上及凹槽的底表面上磊晶生長包含硼的鈍化層。方法包括在鈍化層之上形成閘極介電層。方法包括在凹槽中在鈍化層之上形成畫素感測器的垂直轉移閘極的閘極電極。

根據本公開的一些實施例，提供一種畫素感測器。畫素感測器包括矽基底。畫素感測器包括位於矽基底中的光電二極體。畫素感測器包括位於矽基底中的汲極區。畫素感測器包括延伸至矽基底中的垂直轉移閘極，其中垂直轉移閘極包括閘極電極、包含硼的鈍化層，其中鈍化層包括於矽基底與閘極電極之間，且其中鈍化層擴散至矽基底中的擴散長度小於閘極電極的寬度。畫素感測器包括位於鈍化層與閘極電極之間的閘極介電層。

根據本公開的一些實施例，提供一種畫素感測器的電極鈍化方法。方法包括在基底中形成用於畫素陣列的畫素感測器的光電二極體。方法包括在基底中形成畫素感測器的汲極區。方法包括在基底中形成與汲極區相鄰的凹槽，其中凹槽被形成為使得凹槽的頂部拐角或凹槽的底部拐角中的至少一者包括(311)晶面與(111)晶面的組合。方法包括在凹槽的側壁上及凹槽的底表面上形成包含硼的鈍化層。方法包括在鈍化層之上形成閘極介電層。方法包括在凹槽中在鈍化層之上形成畫素感測器的垂直轉移閘極的閘極電極。

以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

轉移閘極是畫素感測器的對光電流自畫素感測器的光電二極體至畫素感測器的汲極區的轉移進行控制的組件。畫素感測器可作為電晶體操作，其中光電二極體對應於電晶體的源極，轉移閘極對應於電晶體的閘極，且汲極區對應於電晶體的汲極。轉移閘極藉由在基底中在光電二極體與汲極區之間選擇性地形成導電通道來控制光電流的轉移。

在一些情況下，可使用平面轉移閘極，其中平面轉移閘極在基底上並且位於光電二極體與汲極區之間。作為另外一種選擇，可使用垂直轉移閘極。垂直轉移閘極是一種延伸至基底中以增加通道深入至基底中的深度的轉移閘極。此可提高畫素感測器的效率，乃因通道深度的增加使得更多的電子能夠被引導至汲極區，而不是擴散至基底中且不會在汲極區處被收集。

然而，在基底中形成垂直轉移閘極可能使得在基底中形成矽懸鍵（silicon dangling bond）。矽懸鍵可排列在垂直轉移閘極上且可作為造成電子及/或光子擴散至垂直轉移閘極中的複合中心。此可減少光電二極體中吸收的光子的數量及/或可減少由光電二極體轉移至汲極區的電子數量，因而可以降低畫素感測器的靈敏度，可增加畫素感測器的暗電流水準，及/或可降低畫素感測器的光學響應度等。

本文中闡述的一些實施例提供針對畫素陣列的畫素感測器中的垂直轉移閘極的鈍化技術及鈍化層。如本文中所述，硼（B）層可被形成為其中將形成垂直轉移閘極的凹槽中的鈍化層。然後，可在鈍化層（及/或一或多個中間層）之上利用垂直轉移閘極的閘極電極填充凹槽，以形成垂直轉移閘極。

本文中所述的鈍化層使得在畫素感測器的垂直轉移閘極與光電二極體之間形成硼-矽介面。硼層中的硼原子與其中形成有光電二極體的矽基底中的矽原子形成強化學鍵，此會減少原本將作為複合中心的矽懸鍵的數量。由於硼層的硼原子與基底的矽原子之間的電負度差異，硼-矽介面具有獨特異質接面（heterojunction）性質的二極體接面的作用。因此，硼-矽介面可阻止光子及/或電子穿透進入至垂直轉移閘極中。此不僅可降低畫素感測器的暗電流水準，也可提高畫素感測器的光學響應度，及/或可提高畫素感測器的靈敏度等。

如本文中所述，鈍化層可藉由磊晶生長形成於凹槽中。使用磊晶生長鈍化層使得能夠精確控制鈍化層的輪廓、均勻性及硼濃度。此外，使用磊晶生長鈍化層可減少鈍化層擴散至畫素感測器的基底中的擴散長度，而此在畫素感測器中可以為光電二極體提供增加的面積。畫素感測器中用於光電二極體的增加的面積可使得能夠增大光電二極體的尺寸，而此可提高垂直轉移閘極的全阱容量（full well capacitance，FWC）。

如本文中所述，其中形成有鈍化層的凹槽可被形成為特定的形狀及/或輪廓，使得在凹槽中形成的垂直轉移閘極的崩潰電壓（breakdown voltage）（V _BD）可增大。藉由使用本文中闡述的磊晶技術、回蝕技術及/或退火技術，可使凹槽的頂部拐角及/或底部拐角變圓。

圖1是其中可實施本文中闡述的系統及/或方法的示例性環境100的圖。如圖1中所示，環境100可包括多個設備半導體製程設備102至116及晶圓/晶粒運輸設備118。所述多個設備半導體製程設備102至116可包括沈積設備102、曝光設備104、顯影設備106、蝕刻設備108、平坦化設備110、鍍覆設備112、離子植入設備114、退火設備116及/或另一類型的設備半導體製程設備。示例性環境100中所包括的設備可包括在半導體無塵室、半導體代工廠、半導體處理設施及/或製造設施等等中。

沈積設備102是包括製程腔體半導體製程腔室及能夠將各種類型的材料沈積至基底上的一或多個裝置的設備半導體製程設備。在一些實施例中，沈積設備102包括能夠在基底（例如晶圓）上沈積光阻層的旋塗設備。在一些實施例中，沈積設備102包括化學氣相沈積（chemical vapor deposition，CVD）設備，例如電漿增強型CVD（plasma-enhanced CVD，PECVD）設備、低壓CVD（low pressure CVD，LPCVD）設備、高密度電漿CVD（high-density plasma CVD，HDP-CVD）設備、次大氣壓CVD（sub-atmospheric CVD，SACVD）設備、原子層沈積（atomic layer deposition，ALD）設備、電漿增強型原子層沈積（plasma-enhanced atomic layer deposition，PEALD）設備、磊晶設備或另一類型的CVD設備。在一些實施例中，沈積設備102包括物理氣相沈積（physical vapor deposition，PVD）設備，例如濺鍍設備或另一類型的PVD設備。在一些實施例中，示例性環境100包括多種類型的沈積設備102。

曝光設備104是能夠將光阻層曝光於輻射源的設備半導體製程設備，所述輻射源例如為紫外（ultraviolet，UV）光源（例如，深紫外光源、極紫外（extreme UV，EUV）光源及/或類似光源）、x射線源、電子束（electron beam，e-beam）源及/或類似源。曝光設備104可將光阻層暴露於輻射源，以將圖案自光罩轉移至光阻層。圖案可包括用於形成一或多個半導體裝置的一或多個半導體裝置層圖案、可包括用於形成半導體裝置的一或多個結構的圖案、可包括用於對半導體裝置的各個部分進行蝕刻的圖案及/或類似圖案。在一些實施例中，曝光設備104包括掃描儀、步進機或相似類型的曝光設備。

顯影設備106是能夠對已經暴露於輻射源的光阻層進行顯影以將自曝光設備104轉移至光阻層的圖案顯影的設備半導體製程設備。在一些實施例中，顯影設備106藉由移除光阻層的未曝光部分而使圖案顯影。在一些實施例中，顯影設備106藉由移除光阻層的曝光部分以使圖案顯影。在一些實施例中，顯影設備106藉由使用化學顯影劑對光阻層的曝光部分或未曝光部分進行溶解來使圖案顯影。

蝕刻設備108是能夠對基底、晶圓或半導體裝置的各種類型的材料進行蝕刻的設備半導體製程設備。舉例而言，蝕刻設備108可包括濕式蝕刻設備、乾式蝕刻設備及/或類似設備。在一些實施例中，蝕刻設備108包括填充有蝕刻劑的腔室，且將基底放置於腔室中達特定的時間段，以移除基底的特定量的一或多個部分。在一些實施例中，蝕刻設備108可使用電漿蝕刻或電漿輔助蝕刻來對基底的一或多個部分進行蝕刻，所述電漿蝕刻或電漿輔助蝕刻可能涉及使用離子化氣體對所述一或多個部分進行等向性蝕刻或定向蝕刻。

平坦化設備110是能夠對晶圓或半導體裝置的各種層進行研磨或平坦化的設備半導體製程設備。舉例而言，平坦化設備110可包括對沈積材料或鍍覆材料的層或表面進行研磨或平坦化的化學機械平坦化（chemical mechanical planarization，CMP）設備及/或另一類型的平坦化設備。平坦化設備110可利用化學與機械力的組合（例如，化學蝕刻與自由磨料研磨）來對半導體裝置的表面進行研磨或平坦化。平坦化設備110可結合研磨接墊及保持環（retaining ring）（例如，通常具有較半導體裝置大的直徑）使用磨料及腐蝕性化學漿料。研磨接墊與半導體裝置可藉由動態研磨頭按壓在一起且藉由保持環固定在適當的位置。動態研磨頭可以不同的旋轉軸旋轉，以移除材料且磨平半導體裝置的任何不規則形貌，使半導體裝置變平或平坦。

鍍覆設備112是能夠利用一或多種金屬對基底（例如，晶圓、半導體裝置及/類似裝置）或其一部分進行鍍覆的設備半導體製程設備。舉例而言，鍍覆設備112可包括銅電鍍裝置、鋁電鍍裝置、鎳電鍍裝置、錫電鍍裝置、化合物材料或合金（例如，錫-銀、錫-鉛及/或類似材料）電鍍裝置、及/或用於一或多種其他類型的導電材料、金屬及/或相似類型材料的電鍍裝置。

離子植入設備114是能夠將離子植入至基底中的設備半導體製程設備。離子植入設備114可在電弧腔室（arc chamber）中自源材料（source material）（例如氣體或固體）產生離子。源材料可被提供至電弧腔室中，且在陰極與電極之間使電弧電壓放電以生成包含源材料離子的電漿。一或多個提取電極可用於自電弧腔室中的電漿提取離子，並對離子進行加速以形成離子束。可將離子束導向基底，使得離子被植入基底的表面下方。

退火設備116是包括製程腔體半導體製程腔室及能夠對半導體基底或半導體裝置進行加熱的一或多個裝置的設備半導體製程設備。舉例而言，退火設備116可包括快速熱退火（rapid thermal annealing，RTA）設備或另一類型的退火設備，其等能夠對半導體基底進行加熱以引起二或更多種材料或氣體之間的反應，藉此引起材料分解。作為另一實例，退火設備116可被配置成對結構或層（或其部分）進行加熱（例如，升高或提升所述結構或層（或其部分）的溫度）以使所述結構或層迴流或者使所述結構或層結晶，以移除缺陷（例如空隙或接縫）。作為另一實例，退火設備116可被配置成對層（或其部分）進行加熱（例如，升高或提升層（或其部分）的溫度）以使得能夠將二或更多個半導體裝置接合。

晶圓/晶粒運輸設備118可包括於設備多製程腔體的集束型製程設備（或叢集設備）（cluster tool）或包括多個製程腔體的另一類型的設備中，且可被配置成在所述多個製程腔體之間運輸基底及/或半導體裝置、在製程腔體與緩衝區域之間運輸基底及/或半導體裝置、在製程腔體與介面設備（例如設備前端模組（equipment front end module，EFEM））之間運輸基底及/或半導體裝置、及/或在製程腔體與運輸載具（例如，前開式統一盒（front opening unified pod，FOUP））之間運輸基底及/或半導體裝置等。在一些實施例中，晶圓/晶粒運輸設備118可包括於多腔體（或叢集）沈積設備102中，所述多腔體（或叢集）沈積設備102可包括預清潔製程腔體（例如，用於自基底及/或半導體裝置清潔或移除氧化物、氧化及/或其他類型的污染物或副產物）以及多種類型的沈積製程腔體（例如，用於對不同類型的材料進行沈積的製程腔體、用於實行不同類型的沈積操作的製程腔體）。

在一些實施例中，設備半導體製程設備102至116中的一或多者及/或晶圓/晶粒運輸設備118可實行本文中闡述的一或多個半導體處理操作。舉例而言，設備半導體製程設備102至116中的一或多者及/或晶圓/晶粒運輸設備118可在基底中形成用於畫素陣列的畫素感測器的光電二極體；可在基底中形成畫素感測器的汲極區；可在基底中形成與汲極區相鄰的凹槽；可在凹槽的側壁上及凹槽的底表面上磊晶生長包含硼的鈍化層；可在鈍化層之上形成閘極介電層；及/或可在凹槽中在鈍化層之上形成畫素感測器的垂直轉移閘極的閘極電極；等等。

作為另一實例，設備半導體製程設備102至116中的一或多者及/或晶圓/晶粒運輸設備118可在畫素感測器的矽基底中形成光電二極體；可在矽基底中形成汲極區；可形成延伸至矽基底中的垂直轉移閘極，所述垂直轉移閘極包括閘極電極；可形成包含硼的鈍化層，其中所述鈍化層包括於矽基底與閘極電極之間，且其中所述鈍化層擴散至矽基底中的擴散長度小於閘極電極的寬度；以及可在鈍化層與閘極電極之間形成閘極介電層；等等。

作為另一實例，設備半導體製程設備102至116中的一或多者及/或晶圓/晶粒運輸設備118可在基底中形成用於畫素陣列的畫素感測器的光電二極體；可在基底中形成畫素感測器的汲極區；可在基底中形成與汲極區相鄰的凹槽，其中凹槽被形成為使得凹槽的頂部拐角或凹槽的底部拐角中的至少一者包括(311)晶面與(111)晶面的組合；可在凹槽的側壁上及凹槽的底表面上形成包含硼的鈍化層；可在鈍化層之上形成閘極介電層；及/或可在凹槽中在鈍化層之上形成畫素感測器的垂直轉移閘極的閘極電極；等等。

圖1中所示的裝置的數目及排列是作為一或多個實例提供。實際上，與圖1中所示的裝置相比，可能存在附加的裝置、更少的裝置、不同的裝置或以不同方式排列的裝置。此外，圖1中所示的二或更多個裝置可在單個裝置內實施，或者圖1中所示的單個裝置可被實施為多個分散式裝置。另外或作為另外一種選擇，示例性環境100的一組裝置（例如，一或多個裝置）可實行被闡述為由示例性環境100的另一組裝置實行的一或多個功能。

圖2A及圖2B是示例性畫素陣列200的圖。圖2A示出畫素陣列200的俯視圖。圖2B示出畫素陣列200的仰視圖。在一些實施例中，畫素陣列200可包括在影像感測器中。影像感測器可包括互補金屬氧化物半導體（CMOS）影像感測器、背照式（backside illuminated，BSI）CMOS影像感測器、前照式（front side illuminated，FSI）CMOS影像感測器或另一類型的影像感測器。

如圖2A中所示，畫素陣列200可包括多個畫素感測器202。如圖2A中進一步所示，畫素感測器202可排列成網格。在一些實施例中，畫素感測器202是方形的（如圖2A中的實例中所示）。在一些實施例中，畫素感測器202包括其他形狀，例如矩形形狀、圓形形狀、八邊形形狀、菱形形狀及/或其他形狀。

畫素感測器202可被配置成對入射光（例如，導向畫素陣列200的光）進行感測及/或累積。舉例而言，畫素感測器202可在光電二極體中對入射光的光子進行吸收及累積。光電二極體中累積的光子可產生代表入射光的強度或亮度的電荷（例如，較大量的電荷可對應於較大的強度或亮度，而較少量的電荷可對應於較低的強度或亮度）。

在一些實施例中，畫素感測器202的大小（例如，寬度或直徑）為約1微米。在一些實施例中，畫素感測器202的大小（例如，畫素感測器202的寬度或直徑）小於約1微米（例如約0.4微米或小於0.4微米）。在該些實例中，畫素感測器202可被稱為次微米畫素感測器。次微米畫素感測器可減小畫素陣列200中的畫素感測器的間距（例如，相鄰畫素感測器之間的距離），此可使得能夠增大畫素陣列200中的畫素感測器密度（此可提高畫素陣列200的效能）。

每一畫素感測器202可包括一或多個電晶體。電晶體可被配置成實行一或多個功能，例如對畫素感測器202的光電流的傳播進行控制、對畫素感測器202進行放電、對畫素感測器202進行重置及/或另一功能。畫素感測器202中的每一者可包括垂直轉移閘極204，所述垂直轉移閘極204被配置成對畫素感測器202中的光電流的傳播進行控制。主動畫素感測器（active pixel sensor，APS）電晶體206可位於一或多個畫素感測器202中，以有效地對所述一或多個畫素感測器202進行偏壓。

畫素陣列200可電性連接至影像感測器的後段製程（back-end-of-line，BEOL）金屬化堆疊（未示出）。BEOL金屬化堆疊可將畫素陣列200電性連接至控制電路系統，所述控制電路系統可用於對畫素感測器202中累積的入射光進行量測並將量測結果轉換成電性訊號。對於BSI CMOS影像感測器，電晶體層可位於BEOL金屬化堆疊層與透鏡層之間。對於FSI CMOS影像感測器，BEOL金屬化堆疊層可位於電晶體層與透鏡層之間。

如圖2B所示，畫素感測器202可藉由畫素陣列200中所包括的深溝渠隔離（deep trench isolation，DTI）結構208進行電性隔離及光學隔離。DTI結構208可包括填充有介電材料（例如氧化物）的多個內連的溝渠。所包括的DTI結構208的溝渠可位於畫素感測器202的周圍，使得DTI結構208環繞畫素感測器202（以及其中包括的光電二極體及汲極區），如圖2B中所示。此外，DTI結構208的溝渠可延伸至其中形成畫素感測器202的基底中，以在基底中環繞畫素感測器202的光電二極體及其他結構。如上所示，畫素陣列200可包括在BSI CMOS影像感測器中。在該些實施例中，DTI結構208可包括自畫素陣列200的背側形成的具有高寬長比（aspect ratio）的背側DTI（backside DTI）（BDTI或BSDTI）結構。

圖2A及圖2B進一步示出在本文中闡述的一或多個圖式（例如圖3A至圖8C中的一或多者）中使用的參考橫截面A-A。橫截面A-A位於橫跨畫素陣列200的畫素感測器202的平面中。為了清晰起見，隨後的圖式參考此參考橫截面。在一些圖式中，為了便於對圖式進行繪示，可省略其中示出的組件或特徵的一些參考編號，以避免將其他組件或特徵模糊。

如上所示，圖2A及圖2B可提供一或多個實施例。其他實施例可能不同於關於圖2A及圖2B所闡述的內容。

圖3A及圖3B是本文中闡述的畫素感測器202的示例性實施例300的圖。圖3A及圖3B示出沿著圖2A及圖2B中的畫素陣列200的橫截面A-A畫素感測器202的橫截面圖中的畫素感測器202的示例性實施例300。在一些實施例中，畫素感測器202可包括在畫素陣列200中。在一些實施例中，畫素感測器202可包括在影像感測器中。影像感測器可為CMOS影像感測器、BSI CMOS影像感測器或另一類型的影像感測器。

如圖3A中所示，畫素感測器202可包括基底302。基底302可包括半導體晶粒基底、半導體晶圓、堆疊半導體晶圓或其中可形成半導體畫素的另一類型的基底。在一些實施例中，基底302由以下材料形成：矽（Si）（例如，矽基底）、包含矽的材料、III-V族化合物半導體材料（例如砷化鎵（GaAs））、絕緣體上矽（silicon on insulator，SOI）或者能夠自入射光的光子產生電荷的另一類型的半導體材料。在一些實施例中，基底302由例如摻雜矽的摻雜材料（例如，p摻雜材料或n摻雜材料）形成。

畫素感測器202可包括包含在基底302中的光電二極體304。光電二極體304可包括摻雜有各種類型的離子的多個區，以形成p-n接面或PIN接面（例如，p型部分、本質（或未摻雜）型部分及n型部分之間的接面）。舉例而言，基底302可摻雜有n型摻雜劑以形成光電二極體304的一或多個n型區，且基底302可摻雜有p型摻雜劑以形成光電二極體304的p型區。光電二極體304可被配置成吸收入射光的光子。由於光電效應，吸收光子造成光電二極體304累積電荷（稱為光電流）。光子可能轟擊光電二極體304，此導致光電二極體304中的電子發射。

光電二極體304中包括的區可堆疊及/或在垂直方向上排列。舉例而言，所包括的p型區可位於所述一或多個n型區之上。p型區可為所述一或多個n型區提供雜訊隔離，且可有利於光電二極體304中產生光電流。在一些實施例中，p型區（且因此，光電二極體304）與基底302的表面隔開（例如，自基底302的表面向下），以提供與畫素感測器202的一或多個金屬化層的雜訊隔離及/或漏光隔離。基底302的表面與p型區之間的間隙可減少畫素感測器202的充電、可降低電漿對光電二極體304造成損壞的可能性、及/或可減少畫素感測器202的暗電流及/或降低畫素感測器202的白色畫素效能等。

畫素感測器202可包括汲極延伸區306以及耦合及/或電性連接至汲極延伸區306的汲極區308。汲極延伸區306可與汲極區308相鄰。汲極區308可包括高摻雜的n型區（例如，n ⁺摻雜區）。汲極延伸區306可包括輕摻雜的n型區，所述輕摻雜的n型區有利於光電流自光電二極體304轉移至汲極區308。在一些實施例中，汲極延伸區306與基底302的表面隔開（例如，自基底302的表面向下），以提供與畫素感測器202的一或多個金屬化層的雜訊隔離及/或漏光隔離。基底302的表面與汲極延伸區306之間的間隙可提高汲極延伸區306的雜訊隔離、可減小畫素感測器202中的隨機雜訊及/或隨機電報雜訊、可降低電漿對汲極延伸區306造成損壞的可能性、及/或可減少畫素感測器202的暗電流及/或降低畫素感測器202的白色畫素效能等。

畫素感測器202可包括垂直轉移閘極（vertical transfer gate，VTG）204，以對光電二極體304與汲極區308之間的光電流的轉移進行控制。可藉由向垂直轉移閘極204的閘極電極310施加電壓或電流對垂直轉移閘極204進行通電，以使得在光電二極體304與汲極延伸區306之間形成導電通道。可藉由對垂直轉移閘極204的閘極電極310斷電來移除或關閉導電通道，此阻擋及/或防止光電流在光電二極體304與汲極區308之間流動。

垂直轉移閘極204可位於光電二極體304下方及/或光電二極體304之下而並非將光電二極體304與垂直轉移閘極204並排定位，此可減小畫素感測器202的側向寬度。垂直轉移閘極204自基底302的表面延伸至基底302中，且與汲極延伸區306及汲極區308相鄰。延伸至基底302中的垂直轉移閘極204增大由垂直轉移閘極204控制的導電通道的深度。增大的導電通道的深度使得光電二極體304能夠位於畫素感測器202中更深的位置且更靠近光進入畫素感測器202的位置。此可提高畫素感測器202的靈敏度及效率。

閘極電極310可包含複晶矽、摻雜複晶矽（例如，n摻雜複晶矽）、金屬閘極堆疊及/或另一合適的材料。閘極電極310可包括閘極電極堆疊，所述閘極電極堆疊包括n摻雜的上部轉移閘極電極區及下部轉移閘極電極區。

在畫素感測器202的閘極電極310與基底302之間可包括鈍化層312及閘極介電層314。在基底302之上及/或基底302上可包括鈍化層312，在鈍化層312之上及/或鈍化層312上可包括閘極介電層314，且在閘極介電層314之上及/或閘極介電層314上可包括閘極電極310。閘極介電層314亦可沿著基底302的前側表面延伸。

鈍化層312可包含硼（B）材料、非晶硼（amorphous boron，a-B）材料及/或另一材料。鈍化層312可在鈍化層312與基底302之間提供硼-矽介面。硼-矽介面阻止、減少及/或最小化光子及/或電子穿透進入垂直轉移閘極204的閘極電極310中及/或阻止、減少及/或最小化光子及/或電子擴散至垂直轉移閘極204的閘極電極310中。閘極介電層314可包含介電材料（例如四乙基正矽酸酯（tetraethyl orthosilicate，TEOS））或另一類型的介電材料。

畫素感測器202可包括多個區，以提供畫素感測器202與相鄰畫素感測器之間的電性隔離及/或光學隔離。畫素感測器202可包括與光電二極體304相鄰且至少部分地環繞光電二極體304的深p阱區（deep p-well，DPW）316。在一些實施例中，畫素感測器202更包括位於深p阱區316上方的胞元p阱區（cell p-well，CPW）。在基底302中，在俯視圖中深p阱區316（以及胞元p阱區（若包括））可包括圓形形狀或環形形狀。深p阱區316（以及胞元p阱區（若包括））可各自包含p ⁺摻雜矽材料或另一p ⁺摻雜材料。

所包括的DTI結構208可在基底302中與光電二極體304及汲極區308相鄰。此外，所包括的DTI結構208可位於深p阱區316上方及/或部分地位於深p阱區316中。在一些實施例中，所包括的DTI結構208可位於胞元p阱區中。DTI結構208可包括（例如，自基底302的背側）向下延伸至基底302中且與光電二極體304、汲極延伸區306及汲極區308相鄰的一或多個溝渠。在畫素感測器202的俯視圖中，DTI結構208可環繞光電二極體304、汲極延伸區306及汲極區308。換言之，所包括的光電二極體304、汲極延伸區306及汲極區308可位於畫素感測器202的DTI結構208的周界內。DTI結構208可在畫素感測器202與一或多個相鄰畫素感測器之間提供光學隔離，以減少畫素感測器202與所述一或多個相鄰畫素感測器之間的光學串擾量。具體而言，DTI結構208可將入射光的光子吸收、折射及/或反射，此可減少入射光經由畫素感測器202進入至相鄰畫素感測器中且被所述相鄰畫素感測器所吸收的量。

DTI結構208可包括位於畫素感測器202的基底302與DTI結構208的氧化物層320之間的一或多個層318。所述一或多個層318可包括鈍化層318a及頂蓋層318b等等。鈍化層318a可包括於畫素感測器202的基底302（例如，矽基底）與頂蓋層318b之間。頂蓋層318b可包括於鈍化層318a與氧化物層320之間。

鈍化層318a可包含硼（B）材料、非晶硼（a-B）材料及/或另一材料。頂蓋層318b可包含矽（Si）材料、非晶矽（amorphous silicon，a-Si）材料及/或另一材料。可包括鈍化層318a，以藉由在鈍化層318a與基底302之間提供硼-矽介面來進一步降低光學串擾。硼-矽介面阻止、減少及/或最小化光子穿透進入側壁氧化物層322中及/或阻止、減少及/或最小化光子擴散至側壁氧化物層322中。可包括頂蓋層318b以保護鈍化層318a在用於形成畫素感測器202的一或多個半導體處理操作期間免受損壞。可在畫素感測器202的背側上（例如，在基底的背側上）包括鈍化層318a（例如，非晶硼層），如圖3A中的實例中所示。

氧化物層320可起到如下作用：將入射光反射向光電二極體304，以提高畫素感測器202的量子效率，並減少畫素感測器202與一或多個相鄰畫素感測器之間的光學串擾。在一些實施例中，氧化物層320包含氧化物材料（例如氧化矽（SiO _x））。在一些實施例中，使用氮化矽（SiN _x）、碳化矽（SiC _x）或其混合物（例如碳氮化矽（SiCN）、氮氧化矽（SiON））或另一類型的介電材料來代替氧化物層320。

可在基底302的前側表面上在閘極介電層314之上及/或閘極介電層314上包括側壁氧化物層322。亦可在閘極電極310的一部分的側壁上包括側壁氧化物層322。側壁氧化物層322可包含氧化物（例如氧化矽（SiO _x））或另一類型的氧化物材料。可在基底302的前側表面之上的側壁氧化物層322之上及/或側壁氧化物層322上包括遠程電漿氧化物（remote plasma oxide，RPO）層324。亦可在閘極電極310的所述部分的側壁上的側壁氧化物層322之上包括遠程電漿氧化物層324。可在基底302的前側表面之上的遠程電漿氧化物層324之上及/或遠程電漿氧化物層324上包括接觸蝕刻終止層（contact etch stop layer，CESL）326。

垂直轉移閘極204及汲極區308可分別利用基底302上方的相應金屬化層332及334電性連接至內連線328及330。內連線328及330以及金屬化層332及334可包括於一或多個介電層336中。內連線328可與垂直轉移閘極204的閘極電極310電性連接。在一些實施例中，介電層336環繞內連線328及330以及金屬化層332及334及/或對內連線328及330以及金屬化層332及334進行包封。介電層336可包括由氧化物材料（例如，氧化矽（SiO _x）（例如，二氧化矽（SiO ₂））、氮化矽（SiN _x）、碳化矽（SiC _x）、氮化鈦（TiN _x）、氮化鉭（TaN _x）、氧化鉿（HfO _x）、氧化鉭（TaO _x）或氧化鋁（AlO _x））或者另一類型的介電材料形成的金屬間介電（inter-metal dielectric，IMD）層。內連線328及330以及金屬化層332及334可包含一或多種導電材料（例如鎢（W）、鈷（Co）、釕（Ru）、銅（Cu））及/或另一類型的導電材料。

如圖3A中進一步所示，畫素感測器202可包括位於基底302的背側或底部側上的一或多個層。在基底302上（例如，在基底302的底部上），可包括p ⁺離子層338以提高光電轉換。可在p ⁺離子層338上方及/或p ⁺離子層338上包括抗反射塗層（antireflective coating，ARC）層340。ARC 340可包含用於減少投射向光電二極體304的入射光的反射的合適材料。舉例而言，ARC 340可包括含氮材料。

可在ARC 340上方及/或ARC 340上包括彩色濾光片層342。在一些實施例中，彩色濾光片層342包括可見光彩色濾光片，所述可見光彩色濾光片被配置成對特定波長或特定波長範圍的可見光（例如，紅光、藍光或綠光）進行過濾。在一些實施例中，彩色濾光片層342包括近紅外（near infrared，NIR）濾波器（例如，NIR帶通濾波器），所述近紅外濾波器被配置成允許與NIR光相關聯的波長通過彩色濾光片層342且阻擋其他波長的光。在一些實施例中，彩色濾光片層342包括被配置成阻擋NIR光通過彩色濾光片層342的NIR截止濾波器。在一些實施例中，自畫素感測器202省略彩色濾光片層342，以允許所有波長的光通過到達光電二極體304。在該些實例中，畫素感測器202可被配置成白色畫素感測器。

可在彩色濾光片層342上方及/或彩色濾光片層342上包括微透鏡層344。微透鏡層344可包括用於畫素感測器202的微透鏡，所述微透鏡被配置成朝向光電二極體304聚焦入射光及/或減少畫素感測器202與一或多個相鄰畫素感測器之間的光學串擾。

如圖3B所示，在畫素感測器202的操作中，由光電二極體304中吸收的入射光的光子產生光電流346。可經由內連線328自金屬化層332向垂直轉移閘極204的閘極電極310施加電流（或電壓）。電流（或電壓）可對垂直轉移閘極204通電，此使得電場在基底302中在光電二極體304與汲極延伸區306之間形成導電通道。光電流346可沿著導電通道自光電二極體304橫穿至汲極延伸區306。光電流346可自汲極延伸區306橫穿至汲極區308。可在金屬化層334處經由內連線330來量測光電流346。

如上所示，圖3A及圖3B是作為實例提供。其他實例可能不同於關於圖3A及圖3B所闡述的內容。

圖4A至圖4D是本文中闡述的畫素感測器202的垂直轉移閘極204的示例性實施例400的圖。

如圖4A中所示，垂直轉移閘極204包括延伸至基底302中的細長結構。垂直轉移閘極204可在垂直轉移閘極204的頂部處包括磨圓頂部拐角402且在垂直轉移閘極204的底部處可包括磨圓底部拐角404。磨圓底部拐角404包括於垂直轉移閘極204的側壁與垂直轉移閘極204的底表面之間的過渡部位。磨圓頂部拐角402及/或磨圓底部拐角404可以提高垂直轉移閘極204的崩潰電壓（V _BD）的方式被磨圓。舉例而言，磨圓頂部拐角402及/或磨圓底部拐角404可具有包括於約10奈米至約30奈米的範圍內的曲率半徑，以提高垂直轉移閘極204的崩潰電壓（V _BD）。此外，形成垂直轉移閘極204使得磨圓頂部拐角402及/或磨圓底部拐角404具有包含於此種範圍內的曲率半徑可減少畫素感測器202的暗電流及/或可提高畫素感測器202的白色畫素的效能（white pixel performance）。然而，所述範圍的其他值亦處於本揭露的範圍內。

垂直轉移閘極204可被形成為使得側壁、底表面、磨圓頂部拐角402及/或磨圓底部拐角404具有晶面或晶粒位向（grain orientation）的特定組合。舉例而言，垂直轉移閘極204可被形成為使得垂直轉移閘極204的側壁具有 (111)晶面或晶粒位向。作為另一實例，垂直轉移閘極204可被形成為使得垂直轉移閘極204的底表面具有(001)晶面或晶粒位向。作為另一實例，垂直轉移閘極204可被形成為使得磨圓頂部拐角402及/或磨圓底部拐角404具有包括(311)晶面或晶粒位向及(111)晶面或晶粒位向的晶面或晶粒位向的組合。此種晶面或晶粒位向的特定組合可降低磨圓頂部拐角402及/或磨圓底部拐角404的表面粗糙度（例如，降低至約1奈米的表面粗糙度或小於1奈米的表面粗糙度），而此可降低垂直轉移閘極204的閘極漏電流，可減少畫素感測器202的暗電流，及/或可提高畫素感測器202的白色畫素效能。然而，晶面或晶粒位向的其他組合亦處於本揭露的範圍內。

如圖4A中進一步所示，鈍化層312可具有厚度（T1）。在一些實施例中，鈍化層312的厚度（T1）可包括於約5奈米至約15奈米的範圍內，以減少鈍化層312的擴散長度（T2）（亦被稱為L _d），以提供足夠的硼（B）來形成鈍化層312的連續硼層（continuous boron layer），並為閘極電極310提供間隙填充（gap-filling）效能。然而，所述範圍的其他值亦處於本揭露的範圍內。

鈍化層312的擴散長度（T2）是指鈍化層的頂表面與基底302中的擴散區406的端部之間的距離。擴散區406是指基底302中的位於垂直轉移閘極204周圍的區，在擴散區406中硼自鈍化層312向基底302的矽中擴散。因此，擴散區406可包括摻雜硼的矽（Si:B）。擴散區406的「端部（end）」可對應於基底302中硼濃度約為每立方厘米1×10 ¹⁶個原子的深度。硼自鈍化層312向基底302的矽中擴散可能發生在畫素感測器202的前段製程（front end processing）期間，且具體而言此歸因於畫素感測器202的前段製程的熱預算。如本文中所述，用於形成鈍化層312的技術可減小鈍化層312的擴散長度（T2），可提高沿著垂直轉移閘極204的側壁及底表面的鈍化層312的均勻性，及/或可提高沿著垂直轉移閘極204的側壁及底表面的擴散區406的深度及硼濃度的均勻性。在一些實施例中，利用碳（C）對鈍化層312進行摻雜，以在對畫素感測器202進行前段製程期間進一步阻止硼擴散至基底302中。

在一些實施例中，鈍化層312的擴散長度（T2）可包括於約70奈米至約80奈米的範圍內，以提供足夠的保護來防止光子及電子擴散至垂直轉移閘極204中，同時在基底302中為光電二極體304提供足夠的面積。然而，所述範圍的其他值亦處於本揭露的範圍內。在一些實施例中，鈍化層312的擴散長度（T2）小於垂直轉移閘極204的寬度或臨界尺寸（CD），所述寬度或臨界尺寸（CD）可為約80奈米至約100奈米等等。在一些實施例中，閘極介電層314的厚度（T3）包括於約65埃至約75埃的範圍內。然而，所述範圍的其他值亦處於本揭露的範圍內。

圖4B示出沿著垂直轉移閘極204的側壁及底表面的鈍化層312的硼濃度均勻性的實例。具體而言，鈍化層312中的硼濃度408被示為隨著垂直轉移閘極204的深度410變化。如圖4B中所示，鈍化層312中的硼濃度408沿著垂直轉移閘極204的側壁是近似均勻的，如垂直轉移閘極204的深度B-B、C-C及D-D所示。此外，鈍化層312中的硼濃度408的均勻性延續至垂直轉移閘極204的底部區E中，如圖4B中的實例中所示。具體而言，鈍化層312的在底部區E中的硼濃度408約等於鈍化層312的沿著垂直轉移閘極204的側壁中的硼濃度408。在一些實施例中，鈍化層312的沿著垂直轉移閘極204的側壁及底表面中的硼濃度408可包括於每立方厘米約3×10 ¹⁷個原子至每立方厘米約6×10 ¹⁸個原子的範圍內，以達成垂直轉移閘極204的充分鈍化，而不會過度增加垂直轉移閘極204的臨限電壓（V _t）。然而，所述範圍的其他值亦處於本揭露的範圍內。

圖4C示出垂直轉移閘極204的崩潰電壓（V _BD）的實例。崩潰電壓被示為隨著電流412及電壓414變化。繪圖線416對應於具有尖銳或非磨圓拐角的垂直轉移閘極，而繪圖線418對應於具有磨圓頂部拐角402及/或磨圓底部拐角404的垂直轉移閘極204。如圖4C中所示，相對於具有磨圓頂部拐角402及/或磨圓底部拐角404的垂直轉移閘極204的崩潰電壓422，具有尖銳或非磨圓拐角的垂直轉移閘極的崩潰電壓420可能更小。

圖4D示出其中垂直轉移閘極204包括頂蓋層424的實例。可在鈍化層312與閘極介電層314之間包括頂蓋層424。頂蓋層424可包含矽（Si）材料、非晶矽（a-Si）材料及/或另一材料。可包括頂蓋層424以保護鈍化層312在用於形成畫素感測器202的一或多個半導體處理操作期間免受損壞。

如上所示，圖4A至圖4D是作為實例提供。其他實例可能不同於關於圖4A至圖4D所闡述的內容。

圖5A至圖5D是本文中闡述的示例性實施例500的圖。示例性實施例500可為用於形成本文中闡述的畫素感測器202（例如結合圖3A及圖3B闡述的畫素感測器202）的示例性製程。沿著圖2A及圖2B中畫素陣列200的橫截面A-A示出圖5A至圖5D中的一或多者。如圖5A中所示，用於形成畫素感測器202的示例性製程可結合基底302來實行。

如圖5B中所示，可在基底302中形成深p阱區（DPW）316。舉例而言，可在基底302中形成深p阱區316（例如，在俯視圖中為圓形形狀或環形形狀），以為畫素感測器202提供電性隔離及/或光學隔離。在一些實施例中，離子植入設備114藉由離子植入對基底302進行摻雜以形成深p阱區316。舉例而言，離子植入設備114可將p ⁺離子植入至基底302的第一區中，以形成深p阱區316。在一些實施例中，離子植入設備114利用p ⁺離子對基底302位於深p阱區316上方的一部分進行摻雜，以在深p阱區316上方及/或深p阱區316之上形成胞元p阱區（CPW）。在一些實施例中，可使用另一摻雜技術（例如擴散）來對基底302進行摻雜，以形成深p阱區316。

如圖5C中所示，可對基底302進行摻雜以形成光電二極體304。在一些實施例中，離子植入設備114利用不同類型的摻雜劑及/或利用不同濃度的摻雜劑對基底302的多個區進行摻雜。舉例而言，離子植入設備114可在基底302中植入p ⁺離子以形成p型區及/或可在基底中植入n ⁺離子以形成n型區，從而形成光電二極體304。離子植入設備114可在深p阱區316的周界內形成n型區及/或p型區。在一些實施例中，可使用另一摻雜技術（例如擴散）來對基底302的所述多個區進行摻雜，以形成光電二極體304。

如圖5D中所示，可對基底302的多個區進行摻雜以形成汲極延伸區306及汲極區308。在一些實施例中，離子植入設備114藉由一或多個離子植入操作對基底302的所述多個區進行摻雜。舉例而言，離子植入設備114可在基底302中植入n ⁺離子以形成汲極區308，且可與汲極區308相鄰地在基底302中植入n ⁺離子以形成汲極延伸區306。離子植入設備114可在深p阱區316的周界內形成汲極區308及汲極延伸區306。在一些實施例中，可使用另一摻雜技術（例如擴散）來對基底302的所述多個區進行摻雜，以形成汲極區308及/或汲極延伸區306。在一些實施例中，可以不同的n型摻雜劑濃度對汲極延伸區306及汲極區308進行摻雜。

如上所述，圖5A至圖5D是作為實例提供。其他實例可能不同於關於圖5A至圖5D所闡述的內容。

圖6A至圖6M是本文中闡述的示例性實施例600的圖。示例性實施例600可為用於形成本文中闡述的畫素感測器202（例如結合圖3A及圖3B闡述的畫素感測器202）的示例性製程。沿著圖2A及圖2B中的畫素陣列200的橫截面A-A示出圖6A至圖6M中的一或多者。在一些實施例中，可在結合圖5A至圖5D闡述的操作中的一或多個操作之後實行結合圖6A至圖6M闡述的操作。

如圖6A中所示，可在基底302的前側表面之上及/或基底302的前側表面上形成一或多個圖案化層。所述一或多個圖案化層可包括一或多個硬罩幕層602及光阻層604等等。沈積設備102可在基底302的前側表面之上及/或基底302的前側表面上形成所述一或多個硬罩幕層602，且可在所述一或多個硬罩幕層602之上及/或所述一或多個硬罩幕層602上形成光阻層604。在一些實施例中，沈積設備102可使用旋塗技術、CVD技術、PVD技術、ALD技術及/或另一沈積技術來形成所述一或多個圖案化層。所述一或多個硬罩幕層602可包括氮化矽（Si _xN _y）層、氧化物層及/或另一類型的硬罩幕層。

如圖6B中所示，曝光設備104可將光阻層604暴露於輻射源，以形成光阻層604的圖案606。顯影設備106可對光阻層604的部分進行顯影並移除，以暴露出圖案606。

如圖6C中所示，蝕刻設備108可對所述一或多個硬罩幕層602的一部分進行蝕刻，以將圖案606延伸至所述一或多個硬罩幕層602中。蝕刻設備108可使用濕式蝕刻技術、乾式蝕刻技術、電漿增強蝕刻技術及/或另一類型的蝕刻技術來對所述一或多個硬罩幕層602的所述部分進行蝕刻。

如圖6D中所示，蝕刻設備108可自基底302的前側表面蝕刻至基底302的一部分中，以在基底302中形成凹槽608。蝕刻設備108可使用濕式蝕刻技術、乾式蝕刻技術、電漿增強蝕刻技術及/或另一類型的蝕刻技術來對基底302的所述部分進行蝕刻，以形成與汲極延伸區306及汲極區308相鄰（或並排）的凹槽608。蝕刻設備108亦可在光電二極體304的一部分之上形成凹槽608，如圖6D中的實例中所示。凹槽608可為圓柱形狀、可為溝渠形狀及/或可被形成為另一種形狀。

如圖6E中所示，在蝕刻設備108對基底302進行蝕刻形成凹槽608之後，光阻移除設備可移除光阻層604的剩餘部分（例如，使用化學剝離劑、電漿灰化器（plasma asher）及/或另一技術）。

如圖6F中所示，凹槽608包括側壁及底表面。凹槽608亦包括在基底302的側壁與前側表面之間過渡的頂部拐角402。凹槽608亦包括在側壁與底表面之間過渡的底部拐角404。

如圖6F中進一步所示，可將凹槽608形成為一維或多維。在一些實施例中，凹槽608被形成為包括於約400奈米至約500奈米的範圍內的高度H1。然而，所述範圍的其他值亦處於本揭露的範圍內。在一些實施例中，凹槽608被形成為包括於約80奈米至約100奈米的範圍內的寬度W1。然而，所述範圍的其他值亦處於本揭露的範圍內。

如圖6G及圖6H中所示，沈積設備102可在凹槽608的側壁上及凹槽608的底表面上共形地沈積鈍化層312（例如，硼層（例如非晶硼層）），使得鈍化層312對凹槽608進行襯墊。在一些實施例中，使用硼前驅物沈積鈍化層312。舉例而言，沈積設備102可使用硼前驅物（例如乙硼烷（B ₂H ₆））及/或另一種硼前驅物來沈積鈍化層312。可使用其他處理化學物質（例如乙矽烷（DCS或SiH ₄）、鹽酸（HCl）及/或四甲基矽烷（TMS或SiCH ₃）等等）來沈積鈍化層312。如圖6H中所示，沈積設備102可將鈍化層312形成為介於約5奈米至約15奈米的範圍內的厚度（T1），以使得能夠形成具有足夠低的表面粗糙度的鈍化層312的連續膜。然而，所述範圍的其他值亦處於本揭露的範圍內。

沈積設備102可藉由磊晶生長形成鈍化層312，其中在凹槽608的側壁及底表面上生長或堆積硼。沈積設備102可使用分子束磊晶技術及/或另一種磊晶生長技術來形成鈍化層312。硼可在介於約700攝氏度至約800攝氏度的範圍內的溫度下沈積，以在使硼向基底302中的擴散最小化的同時提供足以進行磊晶生長的通量（throughput）。然而，所述範圍的其他值亦處於本揭露的範圍內。沈積設備102可在介於約10托至約100托的範圍內的壓力下沈積鈍化層312，以在將基底302的矽粒子的選擇性損失的可能性最小化的同時提供鈍化層312的足夠的生長速率及鈍化層312的足夠的吸收係數。然而，所述範圍的其他值亦處於本揭露的範圍內。

在一些實施例中，在沈積設備102藉由磊晶生長形成鈍化層312之後，蝕刻設備108實行回蝕操作。蝕刻設備108可實行回蝕以移除鈍化層312的部分，並在凹槽608中將鈍化層312形成為特定的形狀或輪廓。蝕刻設備108可使用鹽酸（HCl）及/或另一蝕刻劑實行回蝕，以增加頂部拐角402的圓度及/或增加凹槽608的及/或凹槽608中的鈍化層312的底部拐角404的圓度。沈積設備102可在包括於約700攝氏度至約850攝氏度的範圍內的溫度下實行回蝕操作，以降低損壞畫素感測器202的可能性，並達成有效的矽蝕刻速率。然而，所述範圍的其他值亦處於本揭露的範圍內。

如圖6I中所示，回蝕操作可能導致在凹槽608的頂部拐角402處及/或底部拐角404處破壞由形成(111)晶面及(311)晶面構成的晶體平面。除在頂部拐角402處及/或底部拐角404處將拐角磨圓之外，此使得在頂部拐角402處及/或底部拐角404處形成晶面或晶粒位向（例如，(111)晶面或晶粒位向及(311)晶面或晶粒位向）的組合。

在一些實施例中，在沈積設備102藉由磊晶生長形成鈍化層312之後及/或在蝕刻設備108實行回蝕操作之後，退火設備116可對鈍化層312實行退火操作。退火操作可包括基於雷射的表面退火操作及/或另一類型的退火操作。可實行退火操作來促進及/或有利於硼擴散至與凹槽608的側壁及底表面對應的基底302中。具體而言，退火設備116可實行退火操作，以精確控制基底302中擴散區406的擴散長度（T2）、均勻性及/或硼濃度。此可限制擴散長度（T2），而此可在基底302中為光電二極體304提供足夠的面積。此外，可實行退火操作來降低鈍化層312及/或擴散區406中基底302的表面粗糙度。

在一些實施例中，退火設備116使用氫氣（H ₂）及/或另一種處理氣體實行退火操作。在一些實施例中，退火設備116在介於約750攝氏度至約950攝氏度的範圍內的溫度下實行退火操作，以促進硼擴散至基底302中，同時限制硼擴散至基底302中的擴散長度。然而，所述範圍的其他值亦處於本揭露的範圍內。在一些實施例中，退火設備116在包括於約10托至約100托的範圍內的壓力下實行退火操作，以達成頂部拐角402及/或底部拐角404的拐角磨圓。然而，所述範圍的其他值亦處於本揭露的範圍內。

在一些實施例中，上述鈍化層312的磊晶生長、回蝕操作及退火操作在單個製程腔體（例如，同一製程腔體）中實行。此會降低在該些處理操作之間暴露於污染的可能性。在一些實施例中，上述鈍化層312的磊晶生長、回蝕操作及退火操作在單個製程腔體中「原位（in-situ）」實行。即，上述鈍化層312的磊晶生長、回蝕操作及退火操作在不破壞單個製程腔體中的真空的情況下實行。

如圖6J及圖6K中所示，可在基底302的前側表面上方及/或基底302的前側表面之上以及在凹槽608中在鈍化層312之上及/或鈍化層312上形成垂直轉移閘極204的閘極介電層314。沈積設備102可使用CVD技術、PVD技術、ALD技術或另一類型的沈積技術來沈積閘極介電層314。平坦化設備110可在沈積閘極介電層314之後對閘極介電層314進行平坦化。如圖6K中所示，可將閘極介電層314形成至厚度（T3），所述厚度（T3）可包括於約65埃至約75埃的範圍內。然而，所述範圍的其他值亦處於本揭露的範圍內。在一些實施例中，在形成閘極介電層314之前，沈積設備102在凹槽608中的鈍化層312上形成頂蓋層424（例如，藉由磊晶或另一沈積技術）。然後，沈積設備102可在凹槽608中的頂蓋層424之上及/或頂蓋層424上形成閘極介電層314。

如圖6L及圖6M中所示，可在凹槽608中在閘極介電層314之上及/或閘極介電層314上形成垂直轉移閘極204的閘極電極310。亦可在凹槽608中的鈍化層312之上形成閘極電極310。此外，閘極電極310可被形成為使得垂直轉移閘極204位於光電二極體304上方及/或光電二極體304之上且與汲極延伸區306及汲極區308相鄰（或並排）。閘極電極310可在光電二極體304的一部分上方及/或光電二極體304的一部分之上延伸至基底302中。此外，可在基底302的前側表面之上形成閘極電極310的一部分。沈積設備102可使用CVD技術、PVD技術、ALD技術、磊晶技術或另一類型的沈積技術來沈積一或多個n摻雜複晶矽層來形成閘極電極310。另外及/或作為另外一種選擇，鍍覆設備112及/或沈積設備102可沈積一或多種導電材料以形成閘極電極310。

如上所述，圖6A至圖6M是作為實例提供。其他實例可能不同於關於圖6A至圖6M所闡述的內容。

圖7A至圖7F是本文中闡述的示例性實施例700的圖。示例性實施例700可包括用於形成本文中闡述的畫素感測器202（例如結合圖3A及圖3B闡述的畫素感測器202）的一或多個前側處理操作。沿著圖2A及圖2B中的畫素陣列200的橫截面A-A示出圖7A至圖7F中的一或多者。在一些實施例中，可在結合圖5A至圖5D及/或圖6A至圖6M闡述的操作中的一或多個操作之後實行結合圖7A至圖7F闡述的操作。

如圖7A中所示，可在閘極介電層314之上及/或閘極介電層314上、垂直轉移閘極204的閘極電極310的一部分的側壁上形成側壁氧化物層322。沈積設備102可使用CVD技術、PVD技術、ALD技術或另一類型的沈積技術來沈積側壁氧化物層322。在一些實施例中，沈積設備102使用共形沈積技術來沈積側壁氧化物層322。在一些實施例中，在沈積側壁氧化物層322之後，平坦化設備110對側壁氧化物層322進行平坦化。

如圖7A中進一步示出，可在側壁氧化物層322之上及/或側壁氧化物層322上、垂直轉移閘極204的閘極電極310的所述部分的側壁之上形成遠程電漿氧化物（RPO）層324。沈積設備102可使用CVD技術、PVD技術、ALD技術或另一類型的沈積技術來沈積遠程電漿氧化物層324。在一些實施例中，沈積設備102使用共形沈積技術來沈積遠程電漿氧化物層324。在一些實施例中，在沈積遠程電漿氧化物層324之後，平坦化設備110對遠程電漿氧化物層324進行平坦化。

如圖7A中進一步示出，可在遠程電漿氧化物層324之上及/或遠程電漿氧化物層324上、垂直轉移閘極204的閘極電極310的所述部分的側壁之上形成接觸蝕刻終止層（CESL）326。沈積設備102可使用CVD技術、PVD技術、ALD技術或另一類型的沈積技術來沈積接觸蝕刻終止層326。在一些實施例中，沈積設備102使用共形沈積技術來沈積接觸蝕刻終止層326。在一些實施例中，在沈積接觸蝕刻終止層326之後，平坦化設備110對接觸蝕刻終止層326進行平坦化。

如圖7B中所示，可在接觸蝕刻終止層326之上及/或接觸蝕刻終止層326上以及垂直轉移閘極204的閘極電極310之上及/或垂直轉移閘極204的閘極電極310上形成介電層336。沈積設備102可使用CVD技術、PVD技術及ALD技術及/或另一沈積技術來沈積介電層336。

如圖7C中所示，蝕刻設備108在介電層336中形成開口702。蝕刻設備108可在垂直轉移閘極204之上形成穿過介電層336到達閘極電極310的開口702。蝕刻設備108亦可在汲極區308之上形成穿過介電層336到達汲極區308的另一開口702。

如圖7D中所示，可在介電層336中的開口702中形成內連線328及330。內連線328可被形成為使得內連線328與垂直轉移閘極204的閘極電極310電性連接及/或電性接觸。內連線330可被形成為使得內連線330與汲極區308電性連接及/或電性接觸。沈積設備102可使用CVD技術、PVD技術、ALD技術或另一類型的沈積技術沈積內連線328及330的材料，鍍覆設備112可使用電鍍操作或其組合沈積內連線328及330的材料。在沈積內連線328及330之後，平坦化設備110可對內連線328及330進行平坦化。

如圖7E中所示，可在介電層336中的開口702中形成金屬化層332及334。具體而言，金屬化層332可藉由內連線328電性連接至垂直轉移閘極204，且金屬化層334可藉由內連線330電性連接至汲極區308。沈積設備102可使用CVD技術、PVD技術、ALD技術或另一類型的沈積技術沈積金屬化層332及334的材料，鍍覆設備112可使用電鍍操作或其組合沈積金屬化層332及334的材料。在沈積金屬化層332及334之後，平坦化設備110可對金屬化層332及334進行平坦化。

如圖7F中所示，來自鈍化層312的硼可擴散至環繞垂直轉移閘極204的基底302的矽中。擴散可能發生在結合圖7A至圖7E闡述的前側處理操作中的一或多者期間。具體而言，畫素感測器202可能在沈積操作、退火操作、蝕刻操作及/或另一前側處理操作期間暴露於高溫，而此可能導致鈍化層312中的硼擴散至環繞垂直轉移閘極204的基底302的矽中。結合圖6D及圖6F闡述的用於形成凹槽608的形狀及輪廓的技術以及結合圖6G及圖6H闡述的用於形成鈍化層312的輪廓及硼濃度的技術可使鈍化層312的硼擴散至基底302的矽中的擴散長度（T2）減小。舉例而言，擴散長度（T2）可小於約80奈米。作為另一實例，擴散長度（T2）可介於約70奈米至約80奈米的範圍內。作為另一實例，擴散長度（T2）可介於約50奈米至約70奈米的範圍內。然而，擴散長度（T2）的所述範圍的其他值亦處於本揭露的範圍內。

如上所述，圖7A至圖7F是作為實例提供。其他實例可能不同於關於圖7A至圖7F所闡述的內容。

圖8A至圖8C是本文中闡述的示例性實施例800的圖。示例性實施例800可包括用於形成本文中闡述的畫素感測器202（例如結合圖3A及圖3B闡述的畫素感測器202）的一或多個背側處理操作。沿著圖2A及圖2B中的畫素陣列200的橫截面A-A示出圖8A至圖8C中的一或多者。在一些實施例中，可在結合圖5A至圖5D、圖6A至圖6M及/或圖7A至圖7F闡述的操作中的一或多個操作之後實行結合圖8A至圖8C闡述的操作。

如圖8A中所示，可對深p阱區316上方的基底302進行蝕刻，以在基底302中形成溝渠802（或另一類型的凹槽）。可自基底302的背側表面（其可為基底302上形成有垂直轉移閘極204的相對側）將溝渠802蝕刻至基底302中。溝渠802可被形成為使得溝渠802環繞光電二極體304、汲極延伸區306、汲極區308及垂直轉移閘極204。在一些實施例中，溝渠802被形成為使得溝渠802部分地延伸至深p阱區316中。

沈積設備102可在基底302上形成光阻層，曝光設備104可將光阻層暴露於輻射源以將光阻層圖案化，顯影設備106可對光阻層的部分進行顯影並移除，以暴露出圖案，且蝕刻設備108可對基底302的部分（以及（在一些情況下）深p阱區316的部分）進行蝕刻以形成溝渠802。在一些實施例中，在蝕刻設備108對基底302（以及（在一些情況下）深p阱區316）進行蝕刻形成溝渠802之後，光阻移除設備移除光阻層的剩餘部分（例如，使用化學剝離劑、電漿灰化器及/或另一技術）。

如圖8B中所示，可利用一或多個層318對溝渠802進行襯墊。沈積設備102可藉由共形沈積形成所述一或多個層318，使得所述一或多個層318被形成為與溝渠802的側壁及底表面的形狀及/或輪廓一致的薄膜。所述一或多個層318可包括鈍化層318a（例如，非晶硼層）、頂蓋層318b及/或另一層。沈積設備102可使用分子束磊晶技術及/或另一磊晶技術藉由磊晶生長形成所述一或多個層318。

如圖8B中進一步所示，可利用氧化物材料對溝渠802進行填充，以形成DTI結構208的氧化物層320。沈積設備102可在鈍化層318a之上、頂蓋層318b之上、及/或頂蓋層318b上形成氧化物層320。沈積設備102可使用CVD技術、PVD技術、ALD技術或另一類型的沈積技術來沈積氧化物層320。在氧化物層320沈積在溝渠802中之後，平坦化設備110可對氧化物層320進行平坦化，使得氧化物層320的頂表面與基底302的背側表面約處於相同的高度。在一些實施例中，鈍化層318a在DTI結構208的相對側之間沿著基底302的背側表面延伸，如圖8B中的實例中所示。

如圖8C中所示，可為畫素感測器202形成附加的層及/或結構。舉例而言，可在基底302的背側之上形成p ⁺離子層338、ARC 340、彩色濾光片層342及微透鏡層344。沈積設備102可使用CVD技術、PVD技術、ALD技術或另一類型的沈積技術來沈積p ⁺離子層338、ARC 340、彩色濾光片層342及微透鏡層344。可在基底302之上及/或基底302上、DTI結構208之上及/或DTI結構208上、及/或鈍化層318a之上及/或鈍化層318a上形成p ⁺離子層338。可在p ⁺離子層338之上及/或p ⁺離子層338上形成ARC 340。可在ARC 340之上及/或ARC 340上形成彩色濾光片層342。可在彩色濾光片層342之上及/或彩色濾光片層342上形成微透鏡層344。在一些實施例中，平坦化設備110對p ⁺離子層338、ARC 340及/或彩色濾光片層342進行平坦化。

如上所示，圖8A至圖8C是作為實例提供。其他實例可能不同於關於圖8A至圖8C所闡述的內容。

圖9是本文中闡述的裝置900的示例性組件的圖。在一些實施例中，設備半導體製程設備102至116中的一或多者及/或晶圓/晶粒運輸設備118可包括一或多個裝置900及/或裝置900的一或多個組件。如圖9中所示，裝置900可包括匯流排910、處理器920、記憶體930、輸入組件940、輸出組件950及通訊組件960。

匯流排910可包括使得能夠在裝置900的組件之間進行有線及/或無線通訊的一或多個組件。匯流排910可將圖9的二或更多個組件耦合在一起（例如經由操作耦合、通訊耦合、電子耦合及/或電性耦合）。處理器920可包括中央處理單元（central processing unit）、圖形處理單元（graphics processing unit）、微處理器、控制器、微控制器、數位訊號處理器、現場可程式化閘陣列、應用專用積體電路及/或另一類型的處理組件。處理器920以硬體、韌體或硬體與軟體的組合來實施。在一些實施例中，處理器920可包括一或多個處理器，所述一或多個處理器能夠被程式化成實行本文中其他處闡述的一或多個操作或過程。

記憶體930可包括揮發性及/或非揮發性記憶體。舉例而言，記憶體930可包括隨機存取記憶體（random access memory，RAM）、唯讀記憶體（read only memory，ROM）、硬碟驅動器及/或另一類型的記憶體（例如，快閃記憶體、磁性記憶體及/或光學記憶體）。記憶體930可包括內部記憶體（例如，RAM、ROM或硬碟驅動器）及/或可移除記憶體（例如，可經由通用串列匯流排連接移除）。記憶體930可為非暫時性電腦可讀取媒體。記憶體930儲存與裝置900的操作相關的資訊、指令及/或軟體（例如，一或多個軟體應用）。在一些實施例中，記憶體930可包括例如經由匯流排910耦合至一或多個處理器（例如，處理器920）的一或多個記憶體。

輸入組件940使裝置900能夠接收輸入，例如用戶輸入及/或所感測的輸入。舉例而言，輸入組件940可包括觸控螢幕（touch screen）、鍵盤、小鍵盤、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統感測器、加速度計、陀螺儀及/或致動器。輸出組件950使裝置900能夠例如經由顯示器、揚聲器及/或發光二極體來提供輸出。通訊組件960使裝置900能夠例如經由有線連接及/或無線連接與其他裝置進行通訊。舉例而言，通訊組件960可包括接收器、發射器、收發器、數據機、網路介面卡及/或天線。

裝置900可實行本文中闡述的一或多個操作或過程。舉例而言，非暫時性電腦可讀取媒體（例如，記憶體930）可儲存一組指令（例如，一或多個指令或代碼）以供由處理器920執行。處理器920可執行所述一組指令來實行本文中闡述的一或多個操作或過程。在一些實施例中，由一或多個處理器920執行所述一組指令使得所述一或多個處理器920及/或裝置900實行本文中闡述的一或多個操作或過程。在一些實施例中，可使用硬連線電路系統（hardwired circuitry）代替所述指令或與所述指令進行組合來實行本文中闡述的一或多個操作或過程。另外或作為另外一種選擇，處理器920可被配置成實行本文中闡述的一或多個操作或過程。因此，本文中闡述的實施例並不僅限於硬連線（硬體）電路系統及軟體的任何特定組合。

圖9中所示的組件的數目及排列是作為實例提供。與圖9中所示組件相比，裝置900可包括附加的組件、更少的組件、不同的組件或以不同方式排列的組件。另外或作為另外一種選擇，裝置900的一組組件（例如，一或多個組件）可實行被闡述為由裝置900的另一組組件實行的一或多個功能。

圖10是與形成本文中闡述的畫素感測器相關聯的示例性製程1000的流程圖。在一些實施例中，圖10的一或多個製程方塊由一或多個設備半導體製程設備（例如，設備半導體製程設備102至116中的一或多者）實行。另外或作為另外一種選擇，圖10的一或多個製程方塊可由裝置900的一或多個組件（例如處理器920、記憶體930、輸入組件940、輸出組件950及/或通訊組件960）來實行。

如圖10中所示，製程1000可包括在基底中形成用於畫素陣列的畫素感測器的光電二極體（方塊1010）。舉例而言，如本文中所述，設備半導體製程設備102至116中的一或多者可在基底302中形成用於畫素陣列200的畫素感測器（202）的光電二極體304。

如圖10中進一步所示，製程1000可包括在基底中形成畫素感測器的汲極區（方塊1020）。舉例而言，如本文中所述，設備半導體製程設備102至116中的一或多者可在基底302中形成畫素感測器202的汲極區308。

如圖10中進一步所示，製程1000可包括在基底中形成與汲極區相鄰的凹槽（方塊1030）。舉例而言，如本文中所述，設備半導體製程設備102至116中的一或多者可在基底302中形成與汲極區308相鄰的凹槽608。

如圖10中進一步所示，製程1000可包括在凹槽的側壁上及凹槽的底表面上磊晶生長包含硼的鈍化層（方塊1040）。舉例而言，如本文中所述，設備半導體製程設備102至116中的一或多者可在凹槽608的側壁上及凹槽608的底表面上磊晶生長包含硼的鈍化層312。

如圖10中進一步所示，製程1000可包括在鈍化層之上形成閘極介電層314（方塊1050）。舉例而言，如本文中所述，設備半導體製程設備102至116中的一或多者可在鈍化層312之上形成閘極介電層314。

如圖10中進一步所示，製程1000可包括在凹槽中在鈍化層之上形成畫素感測器的垂直轉移閘極的閘極電極（方塊1060）。舉例而言，如本文中所述，設備半導體製程設備102至116中的一或多者可在凹槽608中在鈍化層312之上形成畫素感測器202的垂直轉移閘極204的閘極電極310。

製程1000可包括附加的實施例，例如以下闡述的及/或結合本文中其他處闡述的一或多個其他製程的任何單個實施例或實施例的任何組合。

在第一實施例中，磊晶生長鈍化層312包括將鈍化層312磊晶生長至包括於約5奈米至約15奈米的範圍內的厚度。在第二實施例中，單獨使用或與第一實施例組合使用，磊晶生長鈍化層312包括在介於約700攝氏度至約800攝氏度的範圍內的溫度下磊晶生長鈍化層312。在第三實施例中，單獨使用或與第一實施例及第二實施例中的一或多者組合使用，磊晶生長鈍化層312包括在介於約10托至約100托的範圍內的壓力下磊晶生長鈍化層312。在第四實施例中，單獨使用或與第一實施例至第三實施例中的一或多者組合使用，磊晶生長鈍化層312包括使用乙硼烷（B ₂H ₆）硼前驅物磊晶生長鈍化層312。

在第五實施例中，單獨使用或與第一實施例至第四實施例中的一或多者組合使用，製程1000包括：在磊晶生長鈍化層312之後，實行退火操作，以使硼自鈍化層312擴散至凹槽608的側壁中及底表面中。在第六實施例中，單獨使用或與第一實施例至第五實施例中的一或多者組合使用，實行退火操作包括在介於約750攝氏度至約950攝氏度的範圍內的溫度下實行退火操作。在第七實施例中，單獨使用或與第一實施例至第六實施例中的一或多者組合使用，在對畫素感測器202進行前段製程之後，鈍化層312擴散至基底302中的擴散長度包括於約70奈米至約80奈米的範圍內。

儘管圖10示出製程1000的示例性方塊，但是在一些實施例中，與圖10中繪示的方塊相比，製程1000包括附加的方塊、更少的方塊、不同的方塊或以不同方式排列的方塊。另外或作為另外一種選擇，製程1000的方塊中的二或更多個方塊可並列實行。

圖11是與形成本文中闡述的畫素感測器相關聯的示例性製程1100的流程圖。在一些實施例中，圖11的一或多個製程方塊由一或多個設備半導體製程設備（例如，設備半導體製程設備102至116中的一或多者）實行。另外或作為另外一種選擇，圖11的一或多個製程方塊可由裝置900的一或多個組件（例如處理器920、記憶體930、輸入組件940、輸出組件950及/或通訊組件960）來實行。

如圖11中所示，製程1100可包括在基底中形成用於畫素陣列的畫素感測器的光電二極體（方塊1110）。舉例而言，如本文中所述，設備半導體製程設備102至116中的一或多者可在基底302中形成用於畫素陣列200的畫素感測器202的光電二極體304。

如圖11中進一步所示，製程1100可包括在基底中形成畫素感測器的汲極區（方塊1120）。舉例而言，如本文中所述，設備半導體製程設備102至116中的一或多者可在基底302中形成畫素感測器202的汲極區308。

如圖11中進一步所示，製程1100可包括在基底中形成與汲極區相鄰的凹槽（方塊1130）。舉例而言，如本文中所述，設備半導體製程設備102至116中的一或多者可在基底302中形成與汲極區308相鄰的凹槽608。在一些實施例中，凹槽608被形成為使得凹槽的頂部拐角402或凹槽的底部拐角404中的至少一者包括(311)晶面與(111)晶面的組合。

如圖11中進一步所示，製程1100可包括在凹槽的側壁上及凹槽的底表面上形成包括硼的鈍化層（方塊1140）。舉例而言，如本文中所述，設備半導體製程設備102至116中的一或多者可在凹槽608的側壁上及凹槽608的底表面上形成包含硼的鈍化層312。

如圖11中進一步所示，製程1100可包括在鈍化層之上形成閘極介電層（方塊1150）。舉例而言，如本文中所述，設備半導體製程設備102至116中的一或多者可在鈍化層312之上形成閘極介電層314。

如圖11中進一步所示，製程1100可包括在凹槽中在鈍化層之上形成畫素感測器的垂直轉移閘極的閘極電極（310）（方塊1160）。舉例而言，如本文中所述，設備半導體製程設備102至116中的一或多者可在凹槽608中在鈍化層312之上形成畫素感測器202的垂直轉移閘極204的閘極電極310。

製程1100可包括附加的實施例，例如以下闡述的及/或結合本文中其他處闡述的一或多個其他製程的任何單個實施例或實施例的任何組合。

在第一實施例中，形成鈍化層312包括形成鈍化層312，使得鈍化層312在凹槽的頂部拐角處的曲率半徑包括於約10奈米至約30奈米的範圍內。在第二實施例中，單獨使用或與第一實施例組合使用，形成凹槽608，使得凹槽608的頂部拐角402包括(311)晶面與(111)晶面的組合，且製程1100包括：在形成鈍化層312之後，對鈍化層312實行基於鹽酸（HCl）的回蝕操作，以利於在凹槽608的頂部拐角402處形成(311)晶面與(111)晶面的組合。在第三實施例中，單獨使用或與第一實施例及第二實施例中的一或多者組合使用，利用碳對鈍化層312進行摻雜。

在第四實施例中，單獨使用或與第一實施例至第三實施例中的一或多者組合使用，形成鈍化層312包括：在凹槽608的側壁上及凹槽608的底表面上磊晶生長鈍化層312，在磊晶生長鈍化層312之後，實行回蝕操作以移除鈍化層312的部分，且在實行回蝕操作之後，對鈍化層312實行退火操作。在第五實施例中，單獨使用或與第一實施例至第四實施例中的一或多者組合使用，形成鈍化層312包括：磊晶生長鈍化層312，實行回蝕操作，以及在不破壞單個製程腔體的真空的情況下在單個製程腔體中實行退火操作。在第六實施例中，單獨使用或與第一實施例至第五實施例中的一或多者組合使用，在對畫素感測器202進行前段製程之後，鈍化層312擴散至基底302中的擴散長度包括於約70奈米至約80奈米的範圍內。

儘管圖11示出製程1100的示例性方塊，但是在一些實施例中，與圖11中繪示的方塊相比，製程1100包括附加的方塊、更少的方塊、不同的方塊或以不同方式排列的方塊。附加地或作為另外一種選擇，製程1100的方塊中的二或更多個方塊可並列實行。

以此種方式，硼（B）層可被形成為其中將形成垂直轉移閘極的凹槽中的鈍化層。然後，可在鈍化層（及/或一或多個中間層）之上利用垂直轉移閘極的閘極電極填充凹槽，以形成所述垂直轉移閘極。鈍化層可藉由磊晶生長在凹槽中形成。使用磊晶生長鈍化層使得能夠精確控制鈍化層的輪廓、均勻性及/或硼濃度。此外，使用磊晶生長鈍化層可減少鈍化層擴散至畫素感測器的基底中的擴散長度，而此會在畫素感測器中為光電二極體提供增加的面積。畫素感測器中用於光電二極體的增加的面積可增加光電二極體的尺寸，而此可提高垂直轉移閘極的全阱容量（FWC）。

如上文更詳細闡述所示，本文中闡述的一些實施例提供一種畫素感測器的電極鈍化方法。所述方法包括在基底中形成用於畫素陣列的畫素感測器的光電二極體。所述方法包括在所述基底中形成所述畫素感測器的汲極區。所述方法包括在所述基底中形成與所述汲極區相鄰的凹槽。所述方法包括在所述凹槽的側壁上及所述凹槽的底表面上磊晶生長包含硼的鈍化層。所述方法包括在所述鈍化層之上形成閘極介電層。所述方法包括在所述凹槽中在所述鈍化層之上形成所述畫素感測器的垂直轉移閘極的閘極電極。在一些實施例中，磊晶生長所述鈍化層包括：將所述鈍化層磊晶生長至包括於約5奈米至約15奈米的範圍內的厚度。在一些實施例中，磊晶生長所述鈍化層包括：在介於約700攝氏度至約800攝氏度的範圍內的溫度下磊晶生長所述鈍化層。在一些實施例中，磊晶生長所述鈍化層包括：在介於約10托至約100托的範圍內的壓力下磊晶生長所述鈍化層。在一些實施例中，磊晶生長所述鈍化層包括：使用乙硼烷（B ₂H ₆）的硼前驅物來磊晶生長所述鈍化層。在一些實施例中，所述的方法更包括：在磊晶生長所述鈍化層之後，實行退火操作，以使硼自所述鈍化層擴散至所述凹槽的所述側壁中及所述底表面中。在一些實施例中，實行所述退火操作包括：在介於約750攝氏度至約950攝氏度的範圍內的溫度下實行所述退火操作。在一些實施例中，在對所述畫素感測器進行前段製程之後，所述鈍化層擴散至所述基底中的擴散長度包括於約70奈米至約80奈米的範圍內。

如上文更詳細闡述所示，本文中闡述的一些實施例提供一種畫素感測器。所述畫素感測器包括矽基底。所述畫素感測器包括位於所述矽基底中的光電二極體。所述畫素感測器包括位於所述矽基底中的汲極區。所述畫素感測器包括延伸至所述矽基底中的垂直轉移閘極，其中所述垂直轉移閘極包括閘極電極、包含硼的鈍化層，其中所述鈍化層包括於所述矽基底與所述閘極電極之間，且其中所述鈍化層擴散至所述矽基底中的擴散長度小於所述閘極電極的寬度。所述畫素感測器包括位於所述鈍化層與所述閘極電極之間的閘極介電層。在一些實施例中，所述鈍化層中的所述硼的濃度包括於每立方厘米約3×10 ¹⁷個原子至每立方厘米約6×10 ¹⁸個原子的範圍內。在一些實施例中，所述鈍化層中的所述硼的濃度沿著所述垂直轉移閘極的側壁是近似均勻的。在一些實施例中，所述鈍化層中的所述硼沿著所述垂直轉移閘極的側壁的第一濃度與所述鈍化層中的所述硼在所述垂直轉移閘極的底部處的第二濃度約相等。在一些實施例中，所述的畫素感測器，更包括：頂蓋層，位於所述鈍化層與所述閘極介電層之間。

如上文更詳細闡述所示，本文中闡述的一些實施例提供一種畫素感測器的電極鈍化方法。所述方法包括在基底中形成用於畫素陣列的畫素感測器的光電二極體。所述方法包括在所述基底中形成所述畫素感測器的汲極區。所述方法包括在所述基底中形成與汲極區相鄰的凹槽，其中所述凹槽被形成為使得所述凹槽的頂部拐角或所述凹槽的底部拐角中的至少一者包括(311)晶面與(111)晶面的組合。所述方法包括在所述凹槽的側壁上及所述凹槽的底表面上形成包含硼的鈍化層。所述方法包括在所述鈍化層之上形成閘極介電層。所述方法包括在所述凹槽中在所述鈍化層之上形成所述畫素感測器的垂直轉移閘極的閘極電極。在一些實施例中，形成所述鈍化層包括：形成所述鈍化層，使得所述鈍化層在所述凹槽的所述頂部拐角處的曲率半徑包括於約10奈米至約30奈米的範圍內。在一些實施例中，所述凹槽被形成為使得所述凹槽的所述頂部拐角包括所述(311)晶面與所述(111)晶面的所述組合；且其中所述方法更包括：在形成所述鈍化層之後對所述鈍化層實行基於鹽酸（HCl）的回蝕操作，以促進在所述凹槽的所述頂部拐角處形成所述(311)晶面與所述(111)晶面的所述組合。在一些實施例中，使用碳對所述鈍化層進行摻雜。在一些實施例中，形成所述鈍化層包括：在所述凹槽的所述側壁上及所述凹槽的所述底表面上磊晶生長所述鈍化層；在磊晶生長所述鈍化層之後，實行回蝕操作以移除所述鈍化層的部分；以及在實行所述回蝕操作之後，對所述鈍化層實行退火操作。在一些實施例中，所述鈍化層包括：磊晶生長所述鈍化層，實行所述回蝕操作，以及在不破壞單個製程腔體中的真空的情況下在所述單個製程腔體中實行所述退火操作。在一些實施例中，在對所述畫素感測器進行前段製程之後，所述鈍化層擴散至所述基底中的擴散長度包括於約70奈米至約80奈米的範圍內。

以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中對其作出各種變化、替代及變更。

100:環境 102:設備半導體製程設備/沈積設備 104:設備半導體製程設備/曝光設備 106:設備半導體製程設備/顯影設備 108:設備半導體製程設備/蝕刻設備 110:設備半導體製程設備/平坦化設備 112:設備半導體製程設備/鍍覆設備 114:設備半導體製程設備/離子植入設備 116:設備半導體製程設備/退火設備 118:晶圓/晶粒運輸設備 200:畫素陣列 202:畫素感測器 204:垂直轉移閘極（VTG） 206:主動畫素感測器（APS）電晶體 208:深溝渠隔離（DTI）結構 300、400、500、600、700、800:示例性實施例 302:基底 304:光電二極體 306:汲極延伸區 308:汲極區 310:閘極電極 312、318a:鈍化層 314:閘極介電層 316:深p阱區（DPW） 318:層 318b、424:頂蓋層 320:氧化物層 322:側壁氧化物層 324:層/遠程電漿氧化物（RPO）層 326:層/接觸蝕刻終止層（CESL） 328、330:層/內連線 332、334:金屬化層 336:介電層 338:p ⁺離子層 340:抗反射塗層（ARC）層 342:彩色濾光片層 344:微透鏡層 346:光電流 402:頂部拐角 404:底部拐角 406:擴散區 408:硼濃度 410、B-B、C-C、D-D:深度 412:電流 414:電壓 416、418:繪圖線 420、422:崩潰電壓 602:硬罩幕層 604:光阻層 606:圖案 608:凹槽 702:開口 802:溝渠 900:裝置 910:匯流排 920:處理器 930:記憶體 940:輸入組件 950:輸出組件 960:通訊組件 1000、1100:製程 1010、1020、1030、1040、1050、1060、1110、1120、1130、1140、1150、1160:方塊 A-A:參考橫截面/橫截面 E:底部區 H1:高度 T1、T3:厚度 T2:擴散長度 W1:寬度 (001)、(111)、(311):晶面/晶粒位向

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是其中可實施本文中闡述的系統及/或方法的示例性環境的圖。 圖2A及圖2B是本文中闡述的示例性畫素陣列的圖。 圖3A及圖3B是本文中闡述的畫素感測器的實例的圖。 圖4A至圖4D是本文中闡述的畫素感測器的實例的圖。 圖5A至圖5D是本文中闡述的示例性實施例的圖。 圖6A至圖6M是本文中闡述的示例性實施例的圖。 圖7A至圖7F是本文中闡述的示例性實施例的圖。 圖8A至圖8C是本文中闡述的示例性實施例的圖。 圖9是本文中闡述的一或多個裝置的示例性組件的圖。 圖10及圖11是與形成本文中闡述的畫素感測器相關聯的示例性製程的流程圖。

1000:製程

1010、1020、1030、1040、1050、1060:方塊

Claims (1)

1. 一種畫素感測器中的電極鈍化方法，包括： 在基底中形成用於畫素陣列的畫素感測器的光電二極體； 在所述基底中形成所述畫素感測器的汲極區； 在所述基底中形成與所述汲極區相鄰的凹槽； 在所述凹槽的側壁上及所述凹槽的底表面上磊晶生長包含硼的鈍化層； 在所述鈍化層之上形成閘極介電層；以及 在所述凹槽中在所述鈍化層之上形成所述畫素感測器的垂直轉移閘極的閘極電極。

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