TW202416515A - 半導體結構及其形成方法 - Google Patents
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Abstract
本發明提供一種自對準插塞，所述自對準插塞可形成在深溝渠隔離（DTI）蝕刻循環之間。因此，像素感測器的具有較大臨界尺寸（CD）的區域中（例如，在X-道處）的蝕刻深度減小，防止了溝渠負載。因此，與像素感測器的光電二極體相關聯的浮置擴散（FD）區在DTI蝕刻循環期間並不受損。減少損壞FD區的機會提升了像素感測器的性能並防止電短路及故障，從而提升良率並節省用於形成像素感測器的時間及原材料。
Description
本揭露實施例是有關於半導體結構及形成半導體結構的方法。
互補金屬氧化物半導體（complementary metal oxide semiconductor；CMOS）影像感測器可包含多個像素感測器。CMOS影像感測器的像素感測器可包含轉移電晶體，所述轉移電晶體可包含：光電二極體，經組態以將入射光的光子轉換成電子的光電流；以及轉移閘極，經組態以控制光電流在光電二極體與汲極區之間的流動。汲極區可經組態以接收光電流，使得光電流可經量測及/或轉移至CMOS影像感測器的其他區域。
本揭露實施例的一種半導體結構，包括多個光電二極體、與多個光電二極體相關聯的浮置擴散區、以及電隔離多個光電二極體且形成於浮置擴散區上方的深溝渠隔離（DTI）結構，其中DTI結構具有微構形區，微構形區相對於多個光電二極體具有在約0.01微米至約0.2微米範圍內的高度。
本揭露實施例的一種形成半導體結構的方法，包括：執行第一蝕刻製程以在多個光電二極體之間形成用於深溝渠隔離（DTI）結構的溝渠的部分；在溝渠的部分中形成插塞，其中插塞包括有機化合物；執行第二蝕刻製程以移除插塞的部分；以及執行第三蝕刻製程以形成用於DTI結構的溝渠的剩餘部分。
本揭露實施例的一種形成半導體結構的方法，包括：在基底上方在多個光電二極體上方形成一或多個罩幕層；在一或多個罩幕層上方形成光阻層；使用光阻層蝕刻溝渠的部分；在溝渠的部分中形成插塞，其中插塞包括有機化合物；移除插塞的部分，其中插塞的剩餘部分處於溝渠的位於多個光電二極體的子組的四個角之間的部分中；使用一或多個罩幕層蝕刻溝渠的剩餘部分；以及在溝渠中形成深溝渠隔離結構。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，此等組件及配置僅為實例，且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或在第二特徵上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清晰的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為了易於描述，可在本文中使用空間相對術語，諸如「在...之下（beneath）」、「在...下方（below）」、「下部（lower）」、「在...之上（above）」、「上部（upper）」以及類似術語，以描述如圖式中所示出的一個元件或特徵與另一元件或特徵的關係。除了圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。裝置可以其他方式定向（旋轉90度或以其他定向），且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
光電二極體通常由溝渠隔離結構分隔。舉例而言，背側深溝渠隔離（back-side deep trench isolation；BDTI）結構可電隔離及/或光學隔離光電二極體區。然而，由於光電二極體區之間的臨界尺寸（critical dimensions；CD）增加，用於蝕刻X-道（或交叉道）處的BDTI結構的蝕刻速率通常可能相對於BDTI結構的其他區域更大。如本文中所使用，「X-道」指代多個光電二極體區的至少四個（例如，對於4T金屬氧化物半導體（CMOS）影像感測器為四個或對於5T CMOS影像感測器或6T CMOS影像感測器為多於四個）之間的位置。增加的CD是由於光電二極體區之間的X-道處的對角線間距相對於光電二極體區之間的橫向間距更大。增加的CD導致溝渠深度負載增加。特別地，由於在X-道處的增加的CD，用於蝕刻BDTI結構的溝渠的蝕刻速率在X-道處可能比在溝渠的其他區中更大。在一些情況下，可執行電漿蝕刻以蝕刻溝渠，其中電漿中的離子用於轟擊溝渠以移除材料來執行蝕刻。由於X-道處的CD增加，電漿中的自由基可能更易於擴散至溝渠側壁及底部表面中，從而導致在X-道處的蝕刻速率及蝕刻深度比溝渠的其他區更大。因此，若與光電二極體區的汲極相關聯的浮置擴散（floating diffusion；FD）區位於或接近BDTI結構的X-道，則FD區可能由於在使用多個蝕刻循環形成BDTI結構時出現的增加的溝渠深度負載而在蝕刻期間受損。
本文中所描述的一些實施提供用於在BDTI蝕刻循環之間形成自對準插塞層的技術及設備。自對準插塞層用於在蝕刻用於BDTI結構的溝渠時保護光電二極體之間的X-道。自對準插塞層使得溝渠的其他區域在額外BDTI蝕刻循環中能夠被蝕刻同時保護X-道。因此，具有較大CD的區域中（例如，在X-道處）的蝕刻深度減小，防止了溝渠負載。因此，與光電二極體區相關聯的FD區在BDTI蝕刻循環期間並不受損。減少損壞FD區的機會提升了影像感測器的性能並防止電短路及故障，從而提升良率並節省用於形成影像感測器的時間及原材料。在一些實施中，蝕刻終止層（etch stop layer；ESL）沉積於罩幕層（亦稱為「阻擋層」）上方以防止當自對準插塞層回蝕時蝕刻至罩幕層。
圖1為可在其中實施本文中所描述的系統及/或方法的實例環境100的圖。如圖1中所繪示，環境100可包含多個半導體處理工具102至半導體處理工具116及晶圓/晶粒運輸工具118。多個半導體處理工具102至半導體處理工具116可包含沉積工具102、曝光工具104、顯影器工具106、蝕刻工具108、平坦化工具110、鍍覆工具112、離子植入工具114、退火工具116及/或另一類型的半導體處理工具。包含於實例環境100中的工具可包含於半導體潔淨室、半導體鑄造廠、半導體處理設施及/或製造設施中，以及其他實例中。
沉積工具102為包含半導體處理腔室及能夠將各種類型的材料沉積至基底上的一或多個裝置的半導體處理工具。在一些實施中，沉積工具102包含能夠將光阻層沉積在諸如晶圓的基底上的旋轉塗佈工具。在一些實施中，沉積工具102包含化學氣相沉積（chemical vapor deposition；CVD）工具，諸如電漿增強型CVD（plasma-enhanced CVD；PECVD）工具、低壓CVD（low pressure CVD；LPCVD）工具、高密度電漿CVD（high-density plasma CVD；HDP-CVD）工具、次大氣壓CVD（sub-atmospheric CVD；SACVD）工具、原子層沉積（atomic layer deposition；ALD）工具、電漿增強型原子層沉積（plasma-enhanced atomic layer deposition；PEALD）工具、磊晶工具或另一類型的CVD工具。在一些實施中，沉積工具102包含物理氣相沉積（physical vapor deposition；PVD）工具，諸如濺鍍工具或另一類型的PVD工具。在一些實施中，實例環境100包含多種類型的沉積工具102。
曝光工具104為能夠將光阻層曝光至輻射源的半導體處理工具，所述輻射源諸如紫外光（ultraviolet light；UV）源（例如，深UV光源、極UV光（extreme UV light；EUV）源及/或類似者）、X射線源、電子束（e-beam）源及/或類似者。曝光工具104可將光阻層曝光至輻射源以將圖案自光罩幕轉印至光阻層。圖案可包含用於形成一或多個半導體裝置的一或多個半導體裝置層圖案，可包含用於形成半導體裝置的一或多個結構的圖案，可包含用於蝕刻半導體裝置的各個部分的圖案，及/或類似者。在一些實施中，曝光工具104包含掃描儀、步進器或類似類型的曝光工具。
顯影器工具106為能夠顯影已曝光至輻射源以顯影自曝光工具104轉印至光阻層的圖案的光阻層的半導體處理工具。在一些實施中，顯影器工具106藉由移除光阻層的未曝光部分來顯影圖案。在一些實施中，顯影器工具106藉由移除光阻層的經曝光部分來顯影圖案。在一些實施中，顯影器工具106藉由經由使用化學顯影劑溶解光阻層的經曝光部分或未曝光部分來顯影圖案。
蝕刻工具108為能夠蝕刻各種類型的材料的基底、晶圓或半導體裝置的半導體處理工具。舉例而言，蝕刻工具108可包含濕式蝕刻工具、乾式蝕刻工具及/或類似者。在一些實施中，蝕刻工具108包含填充有蝕刻劑的腔室，且將基底置放於腔室中持續特定時間段以移除基底的特定量的一或多個部分。在一些實施中，蝕刻工具108可使用電漿蝕刻或電漿輔助蝕刻來蝕刻基底的一或多個部分，此可涉及使用電離氣體來等向性地或定向地蝕刻所述一或多個部分。
平坦化工具110為能夠研磨或平坦化晶圓或半導體裝置的各種層的半導體處理工具。舉例而言，平坦化工具110可包含化學機械平坦化（chemical mechanical planarization；CMP）工具及/或對經沉積或經鍍覆材料的層或表面研磨或平坦化的另一類型的平坦化工具。平坦化工具110可藉由化學力與機械力（例如，化學蝕刻及自由磨料研磨）的組合來對半導體裝置的表面研磨或平坦化。平坦化工具110可結合研磨墊及固定環（例如，通常具有比半導體裝置更大的直徑）利用磨料及腐蝕性化學漿料。研磨墊及半導體裝置可由動態研磨頭按壓在一起且藉由固定環固持在適當位置。動態研磨頭可以不同旋轉軸旋轉以移除材料且使半導體裝置的任何不規則構形均勻，從而使半導體裝置平坦或為平面。
鍍覆工具112為能夠用一或多種金屬鍍覆基底（例如，晶圓、半導體裝置及/或類似者）或其部分的半導體處理工具。舉例而言，鍍覆工具112可包含銅電鍍裝置、鋁電鍍裝置、鎳電鍍裝置、錫電鍍裝置、化合物材料或合金（例如，錫-銀、錫-鉛及/或類似者）電鍍裝置及/或用於一或多種其他類型的導電材料、金屬及/或類似類型的材料的電鍍裝置。
離子植入工具114為能夠將離子植入至基底中的半導體處理工具。離子植入工具114可在電弧腔室中自諸如氣體或固體的源材料產生離子。源材料可提供至電弧腔室中，且電弧電壓在陰極與電極之間放電以產生含有源材料的離子的電漿。一或多個提取電極可用於自電弧腔室中的電漿提取離子且使離子加速以形成離子束。離子束可經引導朝向基底使得離子植入在基底的表面下方。
退火工具116為包含半導體處理腔室及能夠加熱半導體基底或半導體裝置的一或多個裝置的半導體處理工具。舉例而言，退火工具116可包含快速熱退火（rapid thermal annealing；RTA）工具或能夠加熱半導體基底以引起兩種或更多種材料或氣體之間的反應從而致使材料分解的另一類型的退火工具。作為另一實例，退火工具116可經組態以加熱結構或層（或其部分）（例如，升高或提昇結構或層的溫度）以使結構或層重新流動，或使結構或層結晶，從而移除諸如空隙或縫隙的缺陷。作為另一實例，退火工具116可經組態以加熱層（或其部分）（例如，升高或提昇層的溫度）以實現兩個或多於兩個半導體裝置的接合。
晶圓/晶粒運輸工具118可包含於群集工具或包含多個處理腔室的另一類型的工具中，且可經組態以在多個處理腔室之間運輸基底及/或半導體裝置，在處理腔室與緩衝區域之間運輸基底及/或半導體裝置，在處理腔室與界面工具（諸如，設備前端模組（equipment front end module；EFEM））之間運輸基底及/或半導體裝置，及/或在處理腔室與運輸載體（例如，前開式晶圓盒（front opening unified pod；FOUP））之間運輸基底及/或半導體裝置，以及其他實例。在一些實施中，晶圓/晶粒運輸工具118可包含於多腔室（或群集）沉積工具102中，所述多腔室沉積工具102可包含預清潔處理腔室（例如，用於自基底及/或半導體裝置清潔或移除氧化物、氧化及/或其他類型的污染或副產物）及多種類型的沉積處理腔室（例如，用於沉積不同類型的材料的處理腔室、用於執行不同類型的沉積操作的處理腔室）。
在一些實施中，半導體處理工具102至半導體處理工具116及/或晶圓/晶粒運輸工具118中的一或多者可執行本文所描述的一或多個半導體處理操作。舉例而言，半導體處理工具102至半導體處理工具116及/或晶圓/晶粒運輸工具118中的一或多者可執行第一蝕刻製程以在多個光電二極體之間形成用於深溝渠隔離（deep trench isolation；DTI）結構的溝渠的一部分；可在溝渠的部分中形成包含有機化合物的插塞；可執行第二蝕刻製程以移除插塞的一部分；及/或可執行第三蝕刻製程以形成用於DTI結構的溝渠的剩餘部分，以及其他實例。
作為另一實例，半導體處理工具102至半導體處理工具116及/或晶圓/晶粒運輸工具118中的一或多者可在基底上方在多個光電二極體上方形成一或多個罩幕層；可在一或多個罩幕層上方形成光阻層；可使用光阻層蝕刻溝渠的一部分；可在溝渠的部分中形成包含有機化合物的插塞；可移除插塞的一部分以使得插塞的剩餘部分處於溝渠的位於多個光電二極體的子組的四個拐角之間的部分；可使用一或多個罩幕層蝕刻溝渠的剩餘部分；及/或可在溝渠中形成DTI結構，以及其他實例。
提供圖1中所繪示的裝置的數目及配置作為一或多個實例。實際上，與圖1中所繪示的裝置相比，可存在額外裝置、較少裝置、不同裝置或以不同方式配置的裝置。此外，圖1中所繪示的兩個或多於兩個裝置可實施於單個裝置內，或圖1中所繪示的單個裝置可實施為多個分散式裝置。另外或替代地，實例環境100的一組裝置（例如，一或多個裝置）可執行描述為由實例環境100的另一組裝置執行的一或多個功能。
圖2為實例像素陣列200的圖。圖2示出像素陣列200的俯視圖。在一些實施中，像素陣列200可包含於影像感測器中。影像感測器可包含CMOS影像感測器、背側照明式（backside illuminated；BSI）CMOS影像感測器、前側照明式（front side illuminated；FSI）CMOS影像感測器或另一類型的影像感測器。如圖2中所繪示，像素陣列200可包含多個像素感測器202。如圖2中進一步所繪示，像素感測器202可以柵格配置。在一些實施中，像素感測器202為方形（如圖2中的實例中所繪示）。在一些實施中，像素感測器202包含其他形狀，諸如矩形形狀、圓形形狀、八邊形形狀、菱形形狀及/或其他形狀。
像素感測器202可經組態以感測及/或積聚入射光（例如，引導朝向像素陣列200的光）。舉例而言，像素感測器202可吸收且積聚光電二極體中的入射光的光子。光電二極體中的光子的積聚可產生表示入射光的強度或亮度的電荷（例如，較大電荷量可對應於較大強度或亮度，且較低電荷量可對應於較低強度或亮度）。
在一些實施中，像素感測器202的大小（例如，寬度或直徑）介於約0.5微米至約2微米範圍內。在一些實施中，像素感測器202的大小（例如，寬度或直徑）小於約1微米。在此等實例中，像素感測器202可稱為亞微米像素感測器。亞微米像素感測器可減小像素陣列200中的像素感測器間距（例如，相鄰像素感測器之間的距離），其可實現像素陣列200中的增加的像素感測器密度（其可提高像素陣列200的性能）。
像素感測器202可藉由包含於像素陣列200中的DTI結構208來電隔離及光學隔離。DTI結構208可包含填充有諸如氧化物的介電材料的多個互連溝渠。DTI結構208的溝渠可包含於像素感測器202的周邊周圍，使得DTI結構208包圍像素感測器202（及包含於其中的光電二極體及汲極區），如圖2中所繪示。此外，DTI結構208的溝渠可延伸至形成像素感測器202的基底中以包圍基底中的像素感測器202的光電二極體及其他結構。如上文所指示，像素陣列200可包含於BSI CMOS影像感測器中。在此等實例中，DTI結構208可包含具有由像素陣列200的背側形成的高縱橫比的背側DTI（BDTI或BSDTI）結構。
像素陣列200可電連接至影像感測器的後段製程（back-end-of-line；BEOL）金屬化堆疊（未繪示）。BEOL金屬化物堆疊可將像素陣列200電連接至控制電路，所述控制電路可用於量測入射光在像素感測器202中的積累且將量測轉換成電信號。對於BSI CMOS影像感測器，電晶體層可位於BEOL金屬化堆疊層與透鏡層之間。對於FSI CMOS影像感測器，BEOL金屬化堆疊層可位於電晶體層與透鏡層之間。
圖2進一步示出用於本文中所描述的一或多個圖式（諸如，圖3A及圖3B中的一或多者）中的參考橫截面A-A。橫截面A-A處於跨像素陣列200的像素感測器202的平面中。後續圖式出於清楚的目的參考此參考橫截面。在一些圖式中，可省略其中所示出的組件或特徵的一些附圖標號以避免混淆其他組件或特徵以易於描繪諸圖。
如上文所指示，提供圖2作為實例。其他實例可不同於關於圖2所描述的實例。
圖3A及圖3B為本文中所描述的像素感測器202的實例實施300的圖。圖3A及圖3B示出沿著圖2A及圖2B中的像素陣列200的橫截面A-A的像素感測器202的橫截面圖中的像素感測器202的實例實施300。在一些實施中，像素感測器202可包含於像素陣列200中。在一些實施中，像素感測器202可包含於影像感測器中。影像感測器可為CMOS影像感測器、BSI CMOS影像感測器或另一類型的影像感測器。
如圖3A中所繪示，像素感測器202可包含基底302。基底302可包含半導體晶粒基底、半導體晶圓、堆疊半導體晶圓，或其中可形成半導體像素的另一類型的基底。在一些實施中，基底302由矽（Si）（例如，矽基底）、包含矽的材料、III-V化合物半導體材料（諸如，砷化鎵（GaAs））、絕緣層上矽（silicon on insulator；SOI）或能夠自入射光的光子產生電荷的另一類型的半導體材料形成。在一些實施中，基底302由摻雜材料（例如，p摻雜材料或n摻雜材料），諸如摻雜矽形成。
像素感測器202可包含光電二極體304，其包含於基底302中。光電二極體304可包含摻雜有各種類型的離子以形成p-n接面或PIN接面（例如，p型部分、本質（或未摻雜）型部分及n型部分之間的接面）的多個區。舉例而言，基底302可摻雜有n型摻雜劑以形成光電二極體304的一或多個n型區，且基底302可摻雜有p型摻雜劑以形成光電二極體304的p型區。光電二極體304可經組態以吸收入射光的光子。光子的吸收使得光電二極體304由於光電效應而積聚電荷（稱為光電流）。光子可轟擊光電二極體304，此引起光電二極體304中的電子的發射。
包含於光電二極體304中的區可經堆疊及/或豎直地配置。舉例而言，p型區可包含於一或多個n型區上方。p型區可提供用於一或多個n型區的雜訊隔離，且可促進光電二極體304中的光電流產生。在一些實施中，p型區（因此，光電二極體304）與基底302的表面間隔開（例如，向下）以提供與像素感測器202的一或多個金屬化層的雜訊隔離及/或光洩漏隔離。基底302的表面與p型區之間的間隙可減少像素感測器202的充電，可減少光電二極體304的電漿損傷的可能性，及/或可減小像素感測器202的暗電流及/或像素感測器202的白色像素性能，以及其他實例。
像素感測器202可包含汲極延伸區306及耦接及/或電連接至汲極延伸區306的汲極區308。汲極延伸區306可鄰近於汲極區308。汲極區308可包含高摻雜n型區（例如，n
+摻雜區）。汲極延伸區306可包含促進光電流自光電二極體304轉移至汲極區308的輕摻雜n型區。在一些實施中，汲極延伸區306與基底302的表面間隔開（例如，向下）以提供與像素感測器202的一或多個金屬化層的雜訊隔離及/或光洩漏隔離。基底302的表面與汲極延伸區306之間的間隙可增加用於汲極延伸區306的雜訊隔離，可減少像素感測器202中的隨機雜訊及/或隨機電報雜訊，可減少汲極延伸區306的電漿損傷的可能性，及/或可減小像素感測器202的暗電流及/或像素感測器202的白色像素性能，以及其他實例。
像素感測器202可包含豎直轉移閘極（vertical transfer gate；VTG）204以控制光電流在光電二極體304與汲極區308之間的轉移。豎直轉移閘極204可藉由將電壓或電流施加至豎直轉移閘極204的閘極電極310來供能，以使得在光電二極體304與汲極延伸區306之間形成導電通道。可藉由使豎直轉移閘極204的閘極電極310失能來移除或關閉導電通道，其阻擋及/或防止光電流在光電二極體304與汲極區308之間的流動。
豎直轉移閘極204可位於光電二極體304下方及/或下面，相對於將光電二極體304定位成與豎直轉移閘極204並列，其可減小像素感測器202的橫向寬度。豎直轉移閘極204自基底302的表面延伸至基底302中且鄰近於汲極延伸區306及汲極區308。延伸至基底302中的豎直轉移閘極204增加藉由豎直轉移閘極204控制的導電通道的深度。導電通道的增加的深度使得光電二極體304能夠在像素感測器202中定位更深且更接近於光進入像素感測器202的位置。此可增加像素感測器202的靈敏度及效率。
閘極電極310可包含多晶矽、摻雜多晶矽（例如，n摻雜多晶矽）、金屬閘極堆疊及/或另一合適材料。閘極電極310可包含閘極電極堆疊，所述閘極電極堆疊包含n摻雜上部轉移閘極電極區及下部轉移閘極電極區。
閘極介電層314可包含於閘極電極310與像素感測器202的基底302之間。閘極電極310可包含於閘極介電層314上方及/或上。閘極介電層314亦可沿著基底302的前側表面延伸。閘極介電層314可包含介電材料，諸如正矽酸四乙酯（tetraethyl orthosilicate；TEOS）或另一類型的介電材料。
像素感測器202可包含多個區以提供像素感測器202與相鄰像素感測器之間的電隔離及/或光學隔離。像素感測器202可包含鄰近於光電二極體304且至少部分地包圍光電二極體304的深p阱區（deep p-well region；DPW）316。在一些實施中，像素感測器202更包含在深p阱區316之上的單元p阱區（cell p-well region；CPW）。深p阱區316（及單元p阱區（若包含））可在基底302中在俯視圖中包含圓形或環形形狀。深p阱區316（及單元p阱區，（若包含））可各自包含p
+摻雜矽材料或另一p
+摻雜材料。
DTI結構208可包含於鄰近於光電二極體304及汲極區308的基底302中。此外，DTI結構208可包含於深p阱區316之上及/或部分地包含於深p阱區316中。在一些實施中，DTI結構208可包含於單元p阱區中。DTI結構208可包含一或多個溝渠，該一或多個溝渠向下延伸至基底302中（例如，自基底302的背側），且鄰近光電二極體304、汲極延伸區306以及汲極區308。在像素感測器202的俯視圖中，DTI結構208可包圍光電二極體304、汲極延伸區306以及汲極區308。換言之，光電二極體304、汲極延伸區306以及汲極區308可包含於像素感測器202的DTI結構208的周邊內。在一些實施中，汲極區308（或其一部分）位於相鄰像素感測器202之間X-道處的DTI結構208下面。DTI結構208可提供像素感測器202與一或多個相鄰像素感測器之間的光學隔離以減少像素感測器202與一或多個相鄰像素感測器之間的光學串擾的量。特別地，DTI結構208可吸收、折射及/或反射入射光的光子，此可減少經由像素感測器202行進至相鄰像素感測器中且由相鄰像素感測器吸收的入射光的量。
DTI結構208可包含像素感測器202的基底302與DTI結構208的氧化物層320之間的一或多個層318。一或多個層318可包含鈍化層318a及頂蓋層318b，以及其他實例。鈍化層318a可包含於像素感測器202的基底302（例如，矽基底）與頂蓋層318b之間。頂蓋層318b可包含於鈍化層318a與氧化物層320之間。
鈍化層318a可包含硼（B）材料、非晶硼（a-B）材料及/或另一材料。頂蓋層318b可包含矽（Si）材料、非晶矽（a-Si）材料及/或另一材料。可包含鈍化層318a以藉由在鈍化層318a與基底302之間提供硼矽界面而進一步減少光學串擾。硼矽界面抵抗、減少及/或最小化光子穿透及/或擴散至側壁氧化物層322中。可包含頂蓋層318b以使鈍化層318a在用於形成像素感測器202的一或多個半導體處理操作期間免受損壞。鈍化層318a（例如，非晶硼層）可包含於像素感測器202的背側上（例如，基底的背側上），如在圖3A中的實例中所繪示。
氧化物層320可用以朝向光電二極體304反射入射光以增加像素感測器202的量子效率且減少像素感測器202與一或多個相鄰像素感測器之間的光學串擾。在一些實施中，氧化物層320包含諸如氧化矽（SiO
x）的氧化物材料。在一些實施中，使用氮化矽（SiN
x）、碳化矽（SiC
x）或其混合物（諸如，氮化矽碳（SiCN）、氮氧化矽（SiON））或另一類型的介電材料代替氧化物層320。
側壁氧化物層322可包含於基底302的前側表面上閘極介電層314上方及/或閘極介電層314上。側壁氧化物層322亦可包含於閘極電極310的一部分的側壁上。側壁氧化物層322可包含氧化物，諸如氧化矽（SiO
x）或另一類型的氧化物材料。遠端電漿氧化物（remote plasma oxide；RPO）層324可包含於基底302的前側表面上方側壁氧化物層322上方及/或上。遠端電漿氧化物層324亦可包含於閘極電極310的部分的側壁上側壁氧化物層322上方。接觸蝕刻終止層（contact etch stop layer；CESL）326可包含於基底302的前側表面上方遠端電漿氧化物層324上方及/或上。
豎直轉移閘極204及汲極區308可分別電連接至互連件328及互連件330，其中各別金屬化層332及金屬化層334在基底302之上。互連件328及互連件330以及金屬化層332及金屬化層334可包含於一或多個介電層336中。互連件328可與豎直轉移閘極204的閘極電極310電連接。在一些實施中，介電層336包圍及/或密封互連件328及互連件330，以及金屬化層332及金屬化層334。介電層336可包含由氧化物材料或另一類型的介電材料形成的金屬間介電質（inter-metal dielectric；IMD）層，所述氧化物材料諸如氧化矽（SiO
x）（例如，二氧化矽（SiO
2））、氮化矽（SiN
x）、碳化矽（SiC
x）、氮化鈦（TiN
x）、氮化鉭（TaN
x）、氧化鉿（HfO
x）、氧化鉭（TaO
x）或氧化鋁（AlO
x）。互連件328及互連件330以及金屬化層332及金屬化層334可包含一或多種導電材料，諸如鎢（W）、鈷（Co）、釕（Ru）、銅（Cu），及/或另一類型的導電材料。
如圖3A中進一步所繪示，像素感測器202可包含基底302的背側或底側上的一或多個層。在基底302上（例如，在基底302的底部上），可包含p
+離子層338以增加光子電子轉換。抗反射塗層（antireflective coating；ARC）層340可包含於p
+離子層338之上及/或上。ARC 340可包含用於減少朝向光電二極體304投影的入射光的反射的合適材料。舉例而言，ARC 340可包含含氮材料。
彩色濾光片層342可包含於ARC 340之上及/或上。在一些實施中，彩色濾光片層342包含可見光彩色濾光片，其經組態以過濾可見光（例如，紅光、藍光或綠光）的特定波長或特定波長範圍。在一些實施中，彩色濾光片層342包含近紅外（near infrared；NIR）濾光片（例如，NIR帶通濾光片），其經組態以准許與NIR光相關聯的波長穿過彩色濾光片層342且阻擋其他光波長。在一些實施中，彩色濾光片層342包含經組態以阻止NIR光穿過彩色濾光片層342的NIR截止濾光片。在一些實施中，彩色濾光片層342自像素感測器202省略以准許所有波長的光穿過光電二極體304。在此等實例中，像素感測器202可組態為白色像素感測器。
微透鏡層344可包含於彩色濾光片層342之上及/或上。微透鏡層344可包含用於像素感測器202的微透鏡，其經組態以朝向光電二極體304聚焦入射光及/或減少像素感測器202與一或多個相鄰像素感測器之間的光學串擾。
如圖3B中所繪示，在像素感測器202的操作中，光電流346由在光電二極體304中吸收的入射光的光子產生。電流（或電壓）可經由互連件328自金屬化層332施加至豎直轉移閘極204的閘極電極310。電流（或電壓）可向豎直轉移閘極204供能，其使得電場在光電二極體304與汲極延伸區306之間的基底302中形成導電通道。光電流346可經由導電通道自光電二極體304流動至汲極延伸區306。光電流346可自汲極延伸區306流動至汲極區308。光電流346可經由金屬化層334處的互連件330量測。
如上文所指示，提供圖3A及圖3B作為實例。其他實例可不同於關於圖3A及圖3B所描述的實例。
圖4A、圖4B以及圖4C分別為用於本文中所描述的像素陣列200的DTI結構208的溝渠的實例實施400、實例實施420以及實例實施440的圖。如圖4A中所繪示，多個光電二極體304a、光電二極體304b、光電二極體304c以及光電二極體304d形成於基底302上方。光電二極體304a、光電二極體304b、光電二極體304c以及光電二極體304d可各自與像素感測器202相關聯及/或包含於像素感測器202中。基底302中的下部為FD區402。舉例而言，FD區402可包括汲極區308的至少一部分（例如，如結合圖3A及圖3B所描述）。儘管展示具有四個光電二極體及一個FD區（例如，針對4T CMOS設計），但其他實施可包含額外光電二極體（例如，針對5T CMOS設計的五個光電二極體或針對6T CMOS設計的六個光電二極體）及/或額外FD區。
如圖4A中進一步所繪示，溝渠圍繞光電二極體304a、光電二極體304b、光電二極體304c以及光電二極體304d形成及形成於其間，其中將形成DTI結構。如結合圖5A至圖5J所描述，溝渠可使用多個蝕刻循環形成。因此，插塞（例如，結合圖5E至圖5I所描述）可在形成溝渠期間使FD區402免受蝕刻。
溝渠沿著像素陣列200的X-切面及沿著像素陣列200的Y-切面兩者。因此，溝渠在像素陣列200的X-道處最寬且最深。X-道為包圍在四個光電二極體304a、光電二極體304b、光電二極體304c以及光電二極體304d之間的位置的分區。換言之，X-道為FD區402之上的分區。
圖4B繪示圖4A的像素陣列200的俯視圖。在圖4B中，X-道展示為分區404。因此，分區404中的溝渠可具有在約0.12微米（µm）至約0.4微米範圍內的寬度。舉例而言，插塞（例如，如結合圖5E至圖5I所描述）可防止溝渠在分區404中具有寬於0.4微米的寬度。藉由保持寬度不大於0.4微米，在溝渠的後續蝕刻循環期間使FD區402免受過度蝕刻，防止了電洩漏並提升像素陣列200的性能。此外，藉由具有至少0.12微米的寬度，溝渠足夠大使得DTI結構使光電二極體304a、光電二極體304b、光電二極體304c以及光電二極體304d電絕緣，提升了像素陣列200的性能。
此外，分區404外部的溝渠可具有在約0.1微米至約0.2微米範圍內的寬度。在分區404外部可包含在光電二極體304a、光電二極體304b、光電二極體304c以及光電二極體304d的兩個相鄰光電二極體之間的DTI結構的位置（例如，沿著X-切面或垂直於X-切面但在X-道外部）。舉例而言，插塞（例如，如結合圖5E至圖5I所描述）可防止溝渠在分區404中具有寬於0.2微米的寬度。藉由保持寬度不大於0.2微米，在溝渠的後續蝕刻循環期間使FD區402免受過度蝕刻，防止了電洩漏並提升像素陣列200的性能。此外，藉由具有至少0.1微米的寬度，溝渠足夠大使得DTI結構使光電二極體304a、光電二極體304b、光電二極體304c以及光電二極體304d電絕緣，提升了像素陣列200的性能。
圖4C繪示沿著X-切面的圖4A的像素陣列200的側視圖，以及沿著穿過光電二極體304a及光電二極體304d的切面的視圖。在圖4C中，X-道展示為分區404a、分區404b、分區404c以及分區404d。分區404a、分區404b、分區404c以及分區404d外部的溝渠可具有在約2.0微米至約3.0微米範圍內的深度（例如，由d1表示）。在分區404a、分區404b、分區404c以及分區404d外部可包含在像素陣列200的兩個相鄰光電二極體之間的DTI結構的位置（例如，沿著X-切面或垂直於X-切面但在X-道外部）。舉例而言，插塞（例如，如結合圖5E至圖5I所描述）可防止溝渠在分區404a、分區404b、分區404c以及分區404d外部具有寬於3.0微米的深度。藉由保持深度不大於3.0微米，在溝渠的後續蝕刻循環期間使FD區402a、FD區402b、FD區402c以及FD區402d免受過度蝕刻，防止了電洩漏並提升像素陣列200的性能。此外，藉由具有至少2.0微米的深度，溝渠足夠大使得DTI結構使光電二極體電絕緣，提升了像素陣列200的性能。
此外，分區404a、分區404b、分區404c以及分區404d中的溝渠可具有在約2.0微米至約3.5微米範圍內的深度（例如，由d2表示）。舉例而言，插塞（例如，如結合圖5E至圖5I所描述）可防止溝渠在分區404中具有寬於3.5微米的深度。藉由保持深度不大於3.5微米，在溝渠的後續蝕刻循環期間使FD區402免受過度蝕刻，防止了電洩漏並提升像素陣列200的性能。此外，藉由具有至少2.0微米的深度，溝渠足夠大使得DTI結構使光電二極體304a、光電二極體304b、光電二極體304c以及光電二極體304d電絕緣，提升了像素陣列200的性能。
如圖4C中進一步所繪示，FD區402之上且鄰近於光電二極體304的區可形成微構形區406。微構形區406相對於光電二極體可具有在約0.01微米至約0.2微米範圍內的高度。藉由保持高度不大於0.2微米，微構形區域406為DTI結構提供更多容積，增加了在光電二極體處接收到的光子的數目且因此提升像素陣列200的性能。此外，藉由具有至少0.01微米的高度，光電二極體在插塞的形成及蝕刻期間以及在溝渠的蝕刻期間並不受損，提升了像素陣列200的性能。
如上文所指示，提供圖4A至圖4C作為實例。其他實例可不同於關於圖4A至圖4C所描述的實例。
圖5A至圖5K為本文中所描述的實例實施500的圖。實例實施500可為用於形成本文中所描述的像素感測器202（諸如，結合圖3A及圖3B所描述的像素感測器202）的DTI結構208的實例製程。圖5A至圖5E及圖5G至圖5J組合沿著X-切面的側視圖以及沿著穿過像素感測器202的光電二極體的切面的視圖。
如圖5A中所繪示，用於形成DTI結構208的實例製程可結合基底302來執行。如上文所描述，基底302可包含半導體晶粒基底、半導體晶圓、堆疊半導體晶圓，或其中可形成半導體像素的另一類型的基底。舉例而言，基底302可由矽（Si）（例如，矽基底）、包含矽的材料、III-V化合物半導體材料（諸如，砷化鎵（GaAs））、絕緣層上矽（SOI）或能夠自入射光的光子產生電荷的另一類型的半導體材料形成。在一些實施中，基底302由摻雜材料（例如，p摻雜材料或n摻雜材料），諸如摻雜矽形成。此外，基底302在其中可具有在形成於其中的FD區之上形成的光電二極體（圖5A中未繪示，其沿著X-切面使得光電二極體及FD區在如圖5A中所描繪的基底302後方）。
如圖5A中進一步所繪示，一或多個罩幕層（例如，實例實施500中的罩幕層502、阻擋層504以及罩幕層506）可形成於基底302上方。舉例而言，沉積工具102可在基底302的前側表面上方及/或上形成罩幕層502，可在罩幕層502上方及/或上形成阻擋層504，且可在阻擋層504上方及/或上形成罩幕層506。在一些實施中，沉積工具102可使用旋塗技術、CVD技術、PVD技術、ALD技術及/或另一沉積技術形成罩幕層。
在一些實施中，罩幕層502可為硬罩幕層，且因此可包括介電材料（例如，氧化物、氮化物或氮氧化物，以及其他實例）及/或矽材料。在一些實施中，罩幕層502可沉積至在約1.3千埃（kÅ）至約2.0千埃範圍內的厚度。舉例而言，沉積工具102可執行滿足與將罩幕層502形成至約1.3千埃至約2.0千埃的厚度相關聯的沉積閾值的沉積技術持續一時間量。藉由選擇至少1.3千埃的厚度，罩幕層502在DTI蝕刻循環期間保護光電二極體。藉由選擇不大於2.0千埃的厚度，可蝕刻罩幕層502而不損害光電二極體（例如，如結合圖5K所描述）。
阻擋層504可沉積至在約6.0千埃至約8.0千埃範圍內的厚度。舉例而言，沉積工具102可執行滿足與將阻擋層504形成至約6.0千埃至約8.0千埃的厚度相關聯的沉積閾值的沉積技術持續一時間量。藉由選擇至少6.0千埃的厚度，阻擋層504在初始DTI蝕刻期間保護罩幕層502（例如，如結合圖5C至圖5D所描述）。藉由選擇不大於8.0千埃的厚度，可在插塞的沉積之後蝕刻阻擋層504（例如，如結合圖5E至圖5G所描述）。
在一些實施中，罩幕層506可為硬罩幕層，且因此可包括介電材料（例如，氧化物、氮化物或氮氧化物，以及其他實例）及/或矽材料。在一些實施中，罩幕層506可沉積至在約300埃（Å）至約500埃範圍內的厚度。舉例而言，沉積工具102可執行滿足與將罩幕層506形成至約300埃至約500埃的厚度相關聯的沉積閾值的沉積技術持續一時間量。藉由選擇至少300埃的厚度，在初始DTI蝕刻期間不完全蝕刻阻擋層504（例如，如結合圖5C至圖5D所描述）。藉由選擇不大於500埃的厚度，可在初始DTI蝕刻期間移除罩幕層506。
替代地，罩幕層504及罩幕層506可包括有機層與有機層上方的塗層的組合。沉積工具102可藉由CVD形成有機層。有機層可包括胺基苯基螢光素（aminophenyl fluorescein；APF）、非晶碳、海星啶酮（asterridinone；ARD）或其組合。在一些實施中，有機層可沉積至在約4.0千埃至約8.0千埃範圍內的厚度。舉例而言，沉積工具102可執行滿足與將有機層形成至約4.0千埃至約8.0千埃的厚度相關聯的沉積閾值的沉積技術持續一時間量。藉由選擇至少4.0千埃的厚度，有機層在後續DTI蝕刻期間保護FD區（未繪示）（例如，如結合圖5C及圖5D所描述）。藉由選擇不大於8.0千埃的厚度，在形成DTI結構之前（如結合圖5K所描述）可蝕刻有機層（如結合圖5G所描述）。
沉積工具102可使用旋塗技術、CVD技術、PVD技術、ALD技術及/或另一沉積技術形成塗層。塗層可包括氮氧化矽。在一些實施中，塗層可沉積至在約0.3千埃至約1.0千埃範圍內的厚度。舉例而言，沉積工具102可執行滿足與將塗層形成至約0.3千埃至約1.0千埃的厚度相關聯的沉積閾值的沉積技術持續一時間量。藉由選擇至少0.3千埃的厚度，塗層在後續DTI蝕刻期間保護FD區（未繪示）（例如，如結合圖5C所描述）。藉由選擇不大於1.0千埃的厚度，可移除塗層（例如，如結合圖5D所描述）。
儘管相對於三個罩幕層描述，但其他實施可使用較少罩幕層（例如，具有較大深度以便在蝕刻期間保護光電二極體）或額外罩幕層（例如，具有較小深度以允許蝕刻額外罩幕層）。如圖5A中進一步所繪示，光阻層508可形成於罩幕層上方。舉例而言，沉積工具102可在罩幕層506的前側表面上方及/或上形成光阻層508。在一些實施中，沉積工具102可使用旋塗技術、CVD技術、PVD技術、ALD技術及/或另一沉積技術形成光阻層508。
如圖5B中所繪示，曝光工具104可將光阻層508曝光至輻射源以在光阻層508上形成圖案。舉例而言，圖案可對應於待形成用於DTI結構208的溝渠。顯影器工具106可顯影且移除光阻層508的部分以曝光圖案。
如圖5C中所繪示，蝕刻工具108可蝕刻罩幕層502、罩幕層504以及罩幕層506的一部分以將圖案延伸至罩幕層502、罩幕層504以及罩幕層506中。舉例而言，蝕刻工具108可使用濕式蝕刻技術、乾式蝕刻技術、電漿增強型蝕刻技術及/或另一類型的蝕刻技術來蝕刻罩幕層502、罩幕層504以及罩幕層506的部分。此外，如圖5C中進一步所繪示，蝕刻工具108可蝕刻至基底302的一部分中以在基底302中形成溝渠510。舉例而言，蝕刻工具108可使用濕式蝕刻技術、乾式蝕刻技術、電漿增強型蝕刻技術及/或另一類型的蝕刻技術來蝕刻基底302的部分以形成溝渠510。溝渠510可鄰近於光電二極體（或與光電二極體並列）（圖5C中未繪示，如上文所解釋）及在FD區之上（圖5C中未繪示，如上文所解釋）。溝渠510可包圍光電二極體使得待形成於其中的DTI結構208將包圍光電二極體，如結合圖2及圖3A所描述。
溝渠510的深度在X-道處可具有第二深度，所述第二深度在溝渠510在X-道外部的第一深度的約140%至約160%範圍內。換言之，溝渠510在X-道處的深度相對於溝渠510的X-道外部的深度更大。（應注意，圖5C中的視圖為溝渠510的橫截面的正視圖，且X-道為疊加的或在圖5C中所繪示的溝渠510的第一深度區域前方。）藉由選擇第二深度為第一深度的至少140%，待形成於溝渠510中的DTI結構208將使光電二極體304a、光電二極體304b、光電二極體304c以及光電二極體304d電絕緣，提升了像素感測器202的性能。藉由選擇第二深度為不大於第一深度的160%，在溝渠的後續蝕刻循環期間使FD區免受過度蝕刻，防止了電洩漏並提升像素感測器202的性能。
在一些實施中，蝕刻工具108可使用深反應離子蝕刻（deep reactive ion etching；DRIE）以形成溝渠510。舉例而言，蝕刻工具108可與形成鈍化層以保護溝渠510的側壁的沉積工具102（例如，其中鈍化層可包括基於聚四氟乙烯（基於PTFE）組成物使得沉積工具102使用八氟環丁烷（C
4F
8）源）交替地執行等向性電漿蝕刻（例如，使用硫源，諸如六氟化硫（SF
6））。替代地，蝕刻工具108可使用非DRIE蝕刻。舉例而言，蝕刻工具108可與保護溝渠510的側壁的聚合物氣體（例如，使用氧氣（O
2）氣體或八氟環丁烷（C
4F
8）氣體）組合執行等向性電漿蝕刻（例如，使用硫源，諸如六氟化硫（SF
6）或四氟化碳（CF
4））。
如圖5D中所繪示，光阻移除工具可在蝕刻工具108蝕刻基底302以形成溝渠510之後移除光阻層508的剩餘部分（例如，使用化學剝離劑、電漿灰化器及/或另一技術）。此外，蝕刻工具108可蝕刻罩幕層506及阻擋層504的一部分。舉例而言，蝕刻工具108可使用濕式蝕刻技術、乾式蝕刻技術、電漿增強型蝕刻技術及/或另一類型的蝕刻技術來移除罩幕層506及阻擋層504的部分。
如圖5E中所繪示，沉積工具102可將自對準插塞512（例如，基於碳的組成物）沉積於溝渠510中及阻擋層504上方。在一些實施中，插塞512可包括塗層。沉積工具102可使用旋塗技術、CVD技術、PVD技術、ALD技術及/或另一沉積技術形成塗層。塗層可包括丙烯酸酯或另一類型的有機化合物。
因為插塞512沉積為毯覆式層，故插塞512亦沉積於光電二極體（例如，光電二極體304b）上方，如圖5F中所繪示。圖5F為成角度視圖而非沿著X-切面的視圖。舉例而言，插塞512相對於罩幕層504可具有在約0.1微米至約0.9微米範圍內的高度。藉由選擇至少0.1微米的高度，插塞512可經回蝕而不損害光電二極體（例如，光電二極體304b）（例如，如結合圖5G至圖5H所描述）。藉由選擇不大於0.9微米的高度，插塞512可經回蝕使得插塞512的剩餘部分集中在X-道處（例如，如圖5G至圖5H所描繪）。
此外，由於插塞512填充於溝渠510中，因此插塞512在X-道處可具有插塞512在X-道外部的第一深度的約130%至約150%範圍內的第二深度。藉由選擇第二深度為第一深度的至少130%，插塞512可經回蝕使得插塞512的剩餘部分集中在X-道處（例如，如圖5G至圖5H所描繪）。藉由選擇第二深度為不大於第一深度的150%，溝渠510在後續蝕刻循環期間形成得足夠深使得待形成於其中的DTI結構208使光電二極體絕緣。
如圖5G中所繪示，蝕刻工具108可在沉積工具102形成插塞512之後執行回蝕操作。蝕刻工具108可執行回蝕以移除插塞512的一部分使得插塞的剩餘部分在X-道處（例如，溝渠510的位於多個光電二極體的子組的四個角之間的一部分中）。蝕刻工具108可使用利用氧氣（O
2）、氮氣（N
2）灰化的電漿及/或另一類型的電漿來執行回蝕。蝕刻工具108可移除插塞512的塗層使得僅保留插塞512的有機層。此外，如圖5G中進一步所繪示，蝕刻工具108可移除阻擋層504及罩幕層502的一部分。
因為回蝕插塞512，故移除插塞512在光電二極體（例如，光電二極體304a及光電二極體304b）上方的部分，如圖5H中所繪示。圖5H為成角度視圖而非沿著X-切面的視圖。此外，可移除插塞512的在基底302上方的在X-道外部的部分，如圖5H中所繪示。因此，插塞512的剩餘部分可集中在X-道處。插塞512可稱為「自對準」插塞，此係由於插塞512可用於在不使用額外光阻及/或罩幕層的情況下完成後續處理操作（例如，用以進一步增加溝渠510在溝渠510的非-X-道區域中的深度的第二蝕刻操作）。因此，後續處理操作藉由插塞512自對準或經引導以處理溝渠510的所要區域。
如圖5I中所繪示，蝕刻工具108可藉由在溝渠510的擴展期間保護FD區的插塞512來增加溝渠510的深度。換言之，蝕刻工具108可蝕刻基底302以增加溝渠510在溝渠的非-X-道區域中的深度，同時插塞512使溝渠510的X-道免於進一步蝕刻。此使得溝渠510的非-X-道區域中的深度能夠增加而不進一步增加溝渠510在X-道處的深度。在一些實施中，蝕刻工具108可使用DRIE擴展溝渠510。舉例而言，蝕刻工具108可與形成鈍化層以保護溝渠510的側壁的沉積工具102（例如，其中鈍化層可包括基於PTFE組成物使得沉積工具102使用八氟環丁烷（C
4F
8）源）交替地執行等向性電漿蝕刻（例如，使用硫源，諸如六氟化硫（SF
6））。替代地，蝕刻工具108可使用非DRIE蝕刻。舉例而言，蝕刻工具108可與保護溝渠510的側壁的聚合物氣體（例如，使用氧氣（O
2）氣體或八氟環丁烷（C
4F
8）氣體）組合執行等向性電漿蝕刻（例如，使用硫源，諸如六氟化硫（SF
6）或四氟化碳（CF
4））。
如圖5J中所繪示，蝕刻工具108可在溝渠510的擴展之後移除插塞512。蝕刻工具108可執行回蝕以移除插塞512的一部分。蝕刻工具108可使用利用氧氣（O
2）灰化的電漿及/或另一類型的電漿來執行回蝕。如由插圖514所繪示，X-道下面的FD區（例如，FD區402a）在溝渠510的擴展期間受插塞512保護且在插塞512的移除期間未受損。此外，插塞512產生具有如結合圖4A至圖4C所描述的尺寸的溝渠510。
在一些實施中，微量有機物質可保持在側壁上及/或底部表面處的溝渠510中，尤其在X-道處。在一些實施中，溝渠510可包含微量的有機化合物（來自插塞512的有機層）以及氮氧化矽（來自插塞512的塗層）。如本文中所使用，「微量」指代存在於溝渠510的小於50%表面區域上的量。
因此，如圖5K中所繪示，蝕刻工具108可移除罩幕層502的剩餘部分。蝕刻工具108可使用氫氯酸（hydrochloric acid；HCl）及/或溶解罩幕層502的另一蝕刻劑移除罩幕層502。舉例而言，蝕刻工具108可執行滿足與移除罩幕層502但不損害光電二極體相關聯的移除閾值的濕式蝕刻技術持續一時間量。
在一些實施中，溝渠510可內襯有一或多個層（例如，層318a及/或層318b，如本文中所描述）。沉積工具102可藉由保形沉積形成層，使得層形成為符合溝渠510的側壁及底部表面的形狀及/或輪廓的薄膜。
如圖5K中進一步所繪示，溝渠510可填充有氧化物材料以形成DTI結構208（例如，來自氧化物層320，如本文中所描述）。沉積工具102可使用CVD技術、PVD技術、ALD技術或另一類型的沉積技術形成DTI結構。平坦化工具110可在氧化物層沉積於溝渠510中之後使DTI結構208平坦化，以使得DTI結構208的頂部表面及基底302的背側表面約為相同高度。
如上文所指示，提供圖5A至圖5K作為實例。其他實例可不同於關於圖5A至圖5K所描述的實例。
圖6為本文中所描述的裝置600的實例組件的圖。在一些實施中，半導體處理工具102至半導體處理工具116及/或晶圓/晶粒運輸工具118中的一或多者可包含一或多個裝置600及/或裝置600的一或多個組件。如圖6中所繪示，裝置600可包含匯流排610、處理器620、記憶體630、輸入組件640、輸出組件650以及通信組件660。
匯流排610可包含實現裝置600的組件之間的有線及/或無線通信的一或多個組件。匯流排610可諸如經由操作耦合、通信耦合、電子耦合及/或電耦合將圖6的兩個或多於兩個組件耦合在一起。處理器620可包含中央處理單元、圖形處理單元、微處理器、控制器、微控制器、數位信號處理器、場可程式化閘陣列、特殊應用積體電路及/或另一類型的處理組件。處理器620以硬體、韌體或硬體與軟體的組合實施。在一些實施中，處理器620可包含能夠經程式化以執行本文在別處所描述的一或多個操作或製程的一或多個處理器。
記憶體630可包含揮發性及/或非揮發性記憶體。舉例而言，記憶體630可包含隨機存取記憶體（random access memory；RAM）、唯讀記憶體（read only memory；ROM）、硬碟機及/或另一類型的記憶體（例如，快閃記憶體、磁性記憶體及/或光記憶體）。記憶體630可包含內部記憶體（例如，RAM、ROM或硬碟機）及/或可拆卸記憶體（例如，可經由通用串列匯流排連接拆卸）。記憶體630可為非暫時性電腦可讀媒體。記憶體630儲存與裝置600的操作相關的資訊、指令及/或軟體（例如，一或多個軟體應用程式）。在一些實施中，記憶體630可包含諸如經由匯流排610耦接至一或多個處理器（例如，處理器620）的一或多個記憶體。
輸入組件640使得裝置600能夠接收輸入，諸如使用者輸入及/或所感測輸入。舉例而言，輸入組件640可包含觸控式螢幕、鍵盤、小鍵盤、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統感測器、加速計、陀螺儀及/或致動器。輸出組件650使得裝置600能夠諸如經由顯示器、揚聲器及/或發光二極體提供輸出。通信組件660使得裝置600能夠經由有線連接及/或無線連接與其他裝置通信。舉例而言，通信組件660可包含接收器、傳輸器、收發器、數據機、網路介面卡及/或天線。
裝置600可執行本文中所描述的一或多個操作或製程。舉例而言，非暫時性電腦可讀媒體（例如，記憶體630）可儲存一組指令（例如，一或多個指令或程式碼）以供處理器620執行。處理器620可執行所述組指令以執行本文中所描述的一或多個操作或製程。在一些實施中，藉由一或多個處理器620執行所述組指令使得一或多個處理器620及/或裝置600執行本文所描述的一或多個操作或製程。在一些實施中，固線式電路系統用於替代指令或與指令組合使用以執行本文中所描述的一或多個操作或製程。另外或替代地，處理器620可經組態以執行本文所描述的一或多個操作或製程。因此，本文所描述的實施不限於硬體電路系統與軟體的任何特定組合。
圖6中所繪示的組件的數目及配置作為實例而提供。與圖6中所繪示的組件相比，裝置600可包含額外組件、較少組件、不同組件或以不同方式配置的組件。另外或替代地，裝置600的一組組件（例如，一或多個組件）可執行描述為由裝置600的另一組組件執行的一或多個功能。
圖7為與形成像素感測器隔離結構相關聯的實例製程700的流程圖。在一些實施中，圖7的一或多個製程區塊藉由一或多個半導體處理工具（例如，半導體處理工具102至半導體處理工具116中的一或多者）執行。另外或替代地，圖7的一或多個製程區塊可由裝置600的一或多個組件執行，諸如處理器620、記憶體630、輸入組件640、輸出組件650及/或通信組件660。
如圖7中所繪示，製程700可包含在基底上方在多個光電二極體上方形成一或多個罩幕層（區塊710）。舉例而言，半導體處理工具102至半導體處理工具116中的一或多者可在基底302上方在多個光電二極體（光電二極體304a、光電二極體304b、光電二極體304c及/或光電二極體304d）形成一或多個罩幕層（層502、層504及/或層506），如本文中所描述。
如圖7中進一步所繪示，製程700可包含在一或多個罩幕層上方形成光阻層（區塊720）。舉例而言，半導體處理工具102至半導體處理工具116中的一或多者可在一或多個罩幕層502、罩幕層504及/或罩幕層506上方形成光阻層508，如本文中所描述。
如圖7中進一步所繪示，程序700可包含使用光阻層來蝕刻溝渠的一部分（區塊730）。舉例而言，半導體處理工具102至半導體處理工具116中的一或多者可使用光阻層508蝕刻溝渠510的一部分，如本文中所描述。
如圖7中進一步所繪示，製程700可包含在溝渠的部分中形成包括有機化合物的插塞（區塊740）。舉例而言，半導體處理工具102至半導體處理工具116中的一或多者可在溝渠510的部分中形成包括有機化合物的插塞512，如本文中所描述。
如圖7中進一步所繪示，製程700可包含移除插塞的一部分使得插塞的剩餘部分處於溝渠的位於多個光電二極體的子組的四個角之間的部分中（區塊750）。舉例而言，半導體處理工具102至半導體處理工具116中的一或多者可移除插塞512的一部分使得插塞512的剩餘部分處於溝渠510的位於多個光電二極體304a、光電二極體304b、光電二極體304c及/或光電二極體304d的子組的四個角之間的部分中，如本文中所描述。
如圖7中進一步所繪示，製程700可包含使用一或多個罩幕層蝕刻溝渠的剩餘部分（區塊760）。舉例而言，半導體處理工具102至半導體處理工具116中的一或多者可使用一或多個罩幕層502、罩幕層504及/或罩幕層506來蝕刻溝渠的剩餘部分，如本文中所描述。
如圖7中進一步所繪示，製程700可包含在溝渠中形成深溝渠隔離結構（區塊770）。舉例而言，半導體處理工具102至半導體處理工具116中的一或多者可在溝渠510中形成DTI結構208，如本文中所描述。
製程700可包含額外實施，諸如任何單一實施或下文描述及/或結合本文中在別處描述的一或多個其他製程的實施的任何組合。
在第一實施中，基底302中的插塞512的至少一部分比多個光電二極體304a、光電二極體304b、光電二極體304c及/或光電二極體304d更低。
在單獨或與第一實施組合的第二實施中，插塞512的剩餘部分在溝渠510的剩餘部分的蝕刻期間使FD區402免受蝕刻。
在單獨或與第一實施及第二實施中的一或多者組合的第三實施中，蝕刻溝渠510的部分包含DRIE。
在單獨或與第一實施至第三實施中的一或多者組合的第四實施中，移除插塞512的部分包含氟蝕刻。
在單獨或與第一實施至第四實施中的一或多者組合的第五實施中，移除插塞512的部分使用氧或氮。
在單獨或與第一實施至第五實施中的一或多者組合的第六實施中，製程700包含在形成溝渠510的剩餘部分之後使用濕式蝕刻製程移除硬罩幕層502。
在單獨或與第一實施至第六實施中的一或多者組合的第七實施中，硬罩幕層510具有在約1.3千埃至約2.0千埃範圍內的厚度。
在單獨或與第一實施至第七實施中的一或多者組合的第八實施中，製程700包含在形成溝渠510的剩餘部分之後使用氧電漿移除插塞512的剩餘部分。
在單獨或與第一實施至第八實施中的一或多者組合的第九實施中，形成插塞512包含形成塗層。
在單獨或與第一實施至第九實施中的一或多者組合的第十實施中，製程700包含形成包括有機層504與塗層506的組合的罩幕層504/罩幕層506，其中有機層504包含APF、非晶碳、ARD或其組合，且罩幕層504/罩幕層506在第一蝕刻製程期間減少且在第二蝕刻製程期間移除。
在單獨或與第一實施至第十實施中的一或多者結合的第十一實施中，塗層包含氮氧化矽。
在單獨或與第一實施至第十一實施中的一或多者組合的第十二實施中，有機層具有在4.0千埃至約8.0千埃範圍內的厚度。
在單獨或與第一實施至第十二實施中的一或多者組合的第十三實施中，塗層具有在約0.3千埃至約1.0千埃範圍內的厚度。
儘管圖7繪示製程700的實例區塊，但在一些實施中，相較於圖7中所描繪的區塊，製程700包含額外區塊、更少區塊、不同區塊或以不同方式配置的區塊。另外或替代地，可並行地執行製程700的區塊中的兩者或更多者。
以此方式，自對準插塞可形成於DTI蝕刻循環之間。因此，像素感測器的具有較大CD的區域中（例如，在X-道處）的蝕刻深度減小，防止了溝渠負載。因此，與像素感測器的光二極體相關聯的FD區在DTI蝕刻循環期間並不受損。減少損壞FD區的機會提高了像素感測器的性能並防止電短路及故障，從而提升良率並節省用於形成像素感測器的時間及原材料。
如上文更詳細地描述，本文中所描述的一些實施提供一種半導體結構。半導體結構包含多個光電二極體。半導體結構包含與多個光電二極體相關聯的浮置擴散區。半導體結構包含電隔離多個光電二極體且形成於浮置擴散區上方的深溝渠隔離（DTI）結構。DTI結構具有微構形區，所述微構形區相對於多個光電二極體具有在約0.01微米（µm）至約0.2微米範圍內的高度。
在一些實施例中，DTI結構具有在約0.1微米至約0.2微米範圍內的第一寬度，且具有在約2.0微米至約3.0微米範圍內的第一深度。在一些實施例中，DTI結構在DTI結構的在多個光電二極體的兩個相鄰光電二極體之間的位置處具有第一寬度及第一深度。在一些實施例中，DTI結構具有在約0.12微米至約0.4微米範圍內的第二寬度，且具有在約2.0微米至約3.5微米範圍內的第二深度。在一些實施例中，DTI結構在DTI結構的在多個光電二極體的四個光電二極體之間的位置處具有第二寬度及第二深度。
如上文更詳細地描述，本文中所描述的一些實施提供一種方法。方法包含執行第一蝕刻製程以在多個光二極體之間形成用於深溝渠隔離（DTI）結構的溝渠的一部分。方法包含在溝渠的部分中形成插塞，其中插塞包含有機化合物。方法包含執行第二蝕刻製程以移除插塞的一部分。方法包含執行第三蝕刻製程以形成用於DTI結構的溝渠的剩餘部分。
在一些實施例中，第一蝕刻製程包括深反應離子蝕刻（DRIE）。在一些實施例中，第二蝕刻製程包括氟蝕刻。在一些實施例中，第二蝕刻製程使用氧或氮。在一些實施例中，所述方法更包括在形成溝渠的剩餘部分之後使用濕式蝕刻製程移除硬罩幕層。在一些實施例中，硬罩幕層具有在約1.3千埃至約2.0千埃範圍內的厚度。在一些實施例中，所述方法更包括在形成溝渠的剩餘部分之後使用氧電漿移除插塞的剩餘部分。在一些實施例中，形成插塞包括形成塗層。在一些實施例中，所述方法更包括形成包括有機層與塗層的組合的罩幕層，其中有機層包括胺基苯基螢光素（APF）、非晶碳、海星啶酮（asterridinone；ARD）或其組合，其中罩幕層在第一蝕刻製程期間減少且在第二蝕刻製程期間移除。在一些實施例中，塗層包括氮氧化矽。在一些實施例中，有機層具有在約4.0千埃至約8.0千埃範圍內的厚度。在一些實施例中，塗層具有在約0.3千埃至約1.0千埃範圍內的厚度。
如上文更詳細地描述，本文中所描述的一些實施提供一種方法。方法包含在基底上方在多個光電二極體上方形成一或多個罩幕層。方法包含在一或多個罩幕層上方形成光阻層。方法包含使用光阻層蝕刻溝渠的一部分。方法包含在溝渠的部分中形成插塞，其中插塞包含有機化合物。方法包含移除插塞的部分，其中插塞的剩餘部分處於溝渠的位於多個光二極體的子組的四個角之間的部分中。方法包含使用一或多個罩幕層蝕刻溝渠的剩餘部分。方法包含在溝渠中形成深溝渠隔離結構。
在一些實施例中，插塞的至少一部分在基底中比多個光電二極體中更低。在一些實施例中，插塞的剩餘部分在蝕刻溝渠的剩餘部分期間使浮置擴散區免受蝕刻。
如本文中所使用，取決於上下文，「滿足閾值」可指代大於閾值、大於或等於閾值、小於閾值、小於或等於閾值、等於閾值、不等於閾值及/或類似者的值。
前文概述若干實施例的特徵，以使得所屬領域中具通常知識者可較佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可容易地使用本揭露內容作為設計或修改用於實行本文中所引入的實施例的相同目的及/或實現相同優勢的其他製程及結構的基礎。所屬領域中具有通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出改變、替代以及更改。
100:環境
102:沉積工具
104:曝光工具
106:顯影器工具
108:蝕刻工具
110:平坦化工具
112:鍍覆工具
114:離子植入工具
116:退火工具
118:晶圓/晶粒運輸工具
200:像素陣列
202:像素感測器
204:豎直轉移閘極
208:DTI結構
300、400、420、440、500:實施
302:基底
304、304a、304b、304c、304d:光電二極體
306:汲極延伸區
308:汲極區
310:閘極電極
314:閘極介電層
316:深p阱區
318:層
318a:鈍化層
318b:頂蓋層
320:氧化物層
322:側壁氧化物層
324:遠端電漿氧化物層
326:接觸蝕刻終止層
328、330:互連件
332、334:金屬化層
336:介電層
338:p
+離子層
340:抗反射塗層
342:彩色濾光片層
344:微透鏡層
346:光電流
402、402a、402b、402c、402d:FD區
404、404a、404b、404c、404d:分區
406:微構形區
502、506:罩幕層
504:阻擋層
508:光阻層
510:溝渠
512:插塞
514:插圖
600:裝置
610:匯流排
620:處理器
630:記憶體
640:輸入組件
650:通信組件
700:製程
710、720、730、740、750、760、770:區塊
A-A:橫截面
d1、d2:深度
當結合隨附圖式閱讀時，自以下詳細描述最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，為了論述清楚起見，可任意增加或減小各種特徵的尺寸。
圖1為可在其中實施本文中所描述的系統及/或方法的實例環境的圖。
圖2為本文中所描述的實例像素陣列的圖。
圖3A及圖3B為本文中所描述的像素感測器的實例的圖。
圖4A至圖4C為本文中所描述的實例實施的圖。
圖5A至圖5K為本文中所描述的實例實施的圖。
圖6為本文中所描述的圖1的一或多個裝置的實例組件的圖。
圖7為與形成半導體裝置相關聯的實例製程的流程圖。
202:像素感測器
204:豎直轉移閘極
208:DTI結構
300:實施
302:基底
304:光電二極體
306:汲極延伸區
308:汲極區
310:閘極電極
314:閘極介電層
316:深p阱區
318:層
318a:鈍化層
318b:頂蓋層
320:氧化物層
322:側壁氧化物層
324:遠端電漿氧化物層
326:接觸蝕刻終止層
328、330:互連件
332、334:金屬化層
336:介電層
338:p+離子層
340:抗反射塗層
342:彩色濾光片層
344:微透鏡層
A-A:橫截面
Claims (1)
- 一種半導體結構，包括： 多個光電二極體； 浮置擴散區，與所述多個光電二極體相關聯；以及 深溝渠隔離（DTI）結構，電隔離所述多個光電二極體且形成於所述浮置擴散區上方， 其中所述DTI結構具有微構形區，所述微構形區相對於所述多個光電二極體具有在約0.01微米至約0.2微米範圍內的高度。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US63/378,736 | 2022-10-07 | ||
| US18/150,362 | 2023-01-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW202416515A true TW202416515A (zh) | 2024-04-16 |
Family
ID=
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