TWI776640B - 形成半導體裝置的方法 - Google Patents

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Abstract

本文提到一種形成半導體裝置的方法中所描述的多個雙重圖案化技術可以減少在一像素陣列中形成一深溝槽隔離(DTI)結構期間可能會以其他方式出現的拐角圓化、蝕刻負載及/或多個其他缺陷。該些雙重圖案化技術包含在複數個圖案化操作中在一第一方向上形成一第一溝槽集合及在一第二方向上形成一第二溝槽集合，以使得最小蝕刻負載及/或拐角圓化至無蝕刻負載及/或拐角圓化存在於該第一溝槽集合及該第二溝槽集合的該些相交處及/或附近。

Description

形成半導體裝置的方法
本揭露關於一種形成半導體裝置的方法。
數位相機及其他光學成像裝置採用影像感測器。影像感測器將光學影像轉換為可以表示為數位影像的數位資料。影像感測器包含像素感測器陣列及支援邏輯。陣列的像素感測器為用於量測入射光的單元裝置，且支援邏輯促進量測值的讀出。光學成像裝置中常用的一種類型的影像感測器為背照式(backside illumination，BSI)影像感測器。BSI影像感測器製造可以整合至半導體製程中，以實現低成本、小的大小及高整合度。另外，BSI影像感測器可以具有低操作電壓、低功耗、高量子效率及低讀出噪聲，且可以允許隨機訪問。
根據本揭露的一些實施例中，一種形成半導體裝置的方法包括以下步驟。在一基板上方的一第一光阻劑層中形成一第一圖案；基於該第一圖案蝕刻該基板以在該基板內在一第一方向上形成一第一溝槽集合；在蝕刻該基板以形成該第一溝槽集合之後去除該第一光阻劑層；在去除該 第一光阻劑層之後，在該基板上方形成一第二光阻劑層；在該第二光阻劑層中形成一第二圖案；及基於該第二圖案蝕刻該基板以在該基板內在一第二方向上形成一第二溝槽集合。
根據本揭露的一些實施例中，一種形成半導體裝置的方法包括以下步驟。在該基板上方的一硬遮罩層中在一第一方向上形成一圖案的一第一部分；在形成該圖案的該第一部分之後，在該硬遮罩層中在一第二方向上形成該圖案的一第二部分；基於該圖案的該第一部分及該第二部分蝕刻該基板，以在該基板中形成複數個相交溝槽；及填充該些相交溝槽以在該基板中形成一深溝槽隔離結構。
根據本揭露的一些實施例中，一種形成半導體裝置的方法包括以下步驟。在用於一像素陣列的多個像素感測器的一像素陣列的一基板中形成複數個光電二極體；藉由一雙重圖案化技術在該基板中形成複數個溝槽，其中該些溝槽形成在該些光電二極體之間，且其中該些溝槽包含一第一溝槽子集及一第二溝槽子集，且其中該第一溝槽子集及該第二溝槽子集近似垂直；填充該些溝槽以在該基板中形成一深溝槽隔離結構；在該基板上方、該深溝槽隔離結構上方及該光電二極體上方形成一介電層；在該介電層上方形成一金屬層；蝕刻穿過該金屬層且蝕刻至該介電層的一部分以形成一網格結構；在該網格結構之間形成該像素感測器的多個濾色區；及在該網格結構上方及該濾色區上方形成該像素陣列的一微透鏡層。
100:環境
102:沈積工具
104:曝光工具
106:顯影劑工具
108:蝕刻工具
110:平坦化工具
112:電鍍工具
114:離子植入工具
116:晶圓/晶粒運輸工具
200:像素陣列
202:像素感測器
204:DTI結構
300:像素陣列
302、302a~302c:像素感測器
304:基板
306:光電二極體
308:DTI結構
310:抗反射塗層
312:介電層
314:金屬層
316:網格結構
318、318a、318b、318c:濾色區
320:微透鏡層
400、500:實施方式
402:第一ARC
404、510:第一光阻劑層
406:第一圖案
408、528a:第一複數個溝槽
410:阻擋材料
412、508、516:第二ARC
414、518:第二光阻劑層
416:第二圖案
418、528b:第二複數個溝槽
420:地點
422、526:開口
502:灰化可去除介電層
504:電漿增強氧化物層
506:硬遮罩層
512:第一光阻劑圖案
514:第一部分
520:第二光阻劑圖案
522:第二部分
524:硬遮罩圖案
528:相交溝槽
600:裝置
610:匯流排
620:處理器
630:記憶體
640:儲存元件
650:輸入元件
660:輸出元件
670:通訊元件
700、800、900:製程
710、720、730、740、750、760、810、820、830、840、910、920、930、940、950、960、970、980:方塊
AA、BB:線
H:高度
W:寬度
當結合隨附圖式閱讀時，根據以下詳細描述最佳地理解本揭露的態樣。應注意，根據行業中的標準實踐，未按比例繪製各種特徵。實務上，為了論述清楚起見，各種特徵的尺寸可以任意增加或減小。
第1圖為其中可以實施本文中所描述的系統及/或方法的實例環境的圖。
第2圖及第3圖為本文中所描述的實例像素陣列的圖。
第4A圖至第4R圖及第5A圖至第5N圖為本文中所描述的實例實施方式的圖。
第6圖為第1圖的一或多個裝置的實例元件的圖。
第7圖至第9圖為與形成深溝槽隔離(deep trench isolation，DTI)結構相關的實例製程的流程圖。
以下揭露內容提供了用於實施所提供的主題的不同特徵的許多不同的實施例或實例。下文描述元件及配置的特定實例以簡化本揭露。當然，這些特定實例僅為實例，而不旨在進行限制。例如，在以下描述中第一特徵在第二特徵上方或上的形成可以包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可以包含額外特徵可以形成於第一特徵與第二特徵之間以使得第一特徵及第二特徵可以不直接接觸的實施例。另外，本揭露可以在各種實例中重複附圖標記及/或字母。此重複係出於簡單及清楚的目的，且其本身並不指示所論述的各種實施例及/或組態之間的關 係。
另外，為了便於描述，本文中可以使用空間相對術語(諸如「在...之下」、「在...下方」、「底部」、「在...上方」、「上部」及其類似者)，以描述如圖式中所說明的一個部件或特徵與另一部件或特徵的關係。除了在圖式中所描繪的定向之外，空間相對術語亦旨在涵蓋裝置在使用或操作中的不同定向。設備可以以其他方式定向(旋轉90度或處於其他定向)，且因此可以相應地解釋本文中所使用的空間相對描述詞。
背側深溝槽隔離(Backside deep trench isolation，BDTI)結構用於在像素陣列中的相鄰像素感測器的光電二極體之間提供電學及光學隔離。BDTI結構的形成期間可能出現一些問題，諸如BDTI結構的溝槽的相交附近的拐角圓化及蝕刻負載(例如，因為在較大開口中，諸如在拐角或相交附近，蝕刻可能發生得更快)。這些問題可能隨著像素感測器大小的不斷縮小而惡化，且可能降低BDTI結構的電學及光學隔離效能且/或可能減小像素感測器的有效像素感測器面積。
本文中所描述的以下實施方式提供了雙重圖案化技術以減少在像素陣列中形成BDTI結構期間可能會以其他方式出現的拐角圓化、蝕刻負載及/或其他缺陷。雙重圖案化技術包含在第一方向上形成第一溝槽集合及在第二方向上形成第二溝槽集合，以使得最小蝕刻負載及/或拐角圓化至無蝕刻負載及/或拐角圓化存在於第一溝槽集合及第 二溝槽集合的相交處及/或附近。
在一些實施方式中，雙重圖案化技術包含在基板上的第一光阻劑層中形成第一圖案及執行第一蝕刻操作以基於第一圖案形成第一溝槽集合。可以自基板去除第一光阻劑層，且隨後在基板上的第二光阻劑層中形成第二圖案。執行第二蝕刻操作以形成大致垂直於第一溝槽集合的第二溝槽集合。以此方式，用於形成第一溝槽集合的第一圖案及用於形成第二溝槽集合的第二圖案相對於在單個圖案化操作中形成在相同光阻劑層中的圖案具有更高的解析率。此情況增加了第一圖案及第二圖案的銳度，此可以減少第一溝槽集合及第二溝槽集合的相交處或附近的拐角圓化。此外，第一溝槽集合可以用材料填充以防止相交在第二蝕刻操作期間被進一步蝕刻，此可以減少相交處及/或附近的蝕刻負載。
在一些實施方式中，另一雙重圖案化技術包含使用第一光阻劑圖案在硬遮罩層中在第一方向上形成圖案的第一部分，及使用第二光阻劑圖案在硬遮罩層中在第二方向上形成圖案的第二部分。此情況可以用於增加硬遮罩層中的圖案的解析率。隨後使用硬遮罩層中的圖案在基板中蝕刻複數個相交溝槽。可以填充複數個相交溝槽以在基板中形成DTI結構。
以此方式，本文中所描述的雙重圖案化技術可以用於實現超高縱橫比深溝槽隔離(deep trench isolation，DTI)結構(例如BDTI結構或正面DTI(frontside DTI， FDTI)結構)，這些超高縱橫比深溝槽隔離可以包含在像素陣列、互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)影像感測器(complementary metal oxide semiconductor image sensor，CIS)及/或另一種類型的半導體裝置。特別地，本文中所描述的雙重圖案化技術所提供的減少的拐角圓化及減少的蝕刻負載可以用於減小BDTI結構寬度且可以用於實現在大約20至大約50或更大的範圍內的DTI結構的縱橫比(例如DTI結構的高度或深度與DTI結構的寬度之間的比率)。DTI結構增加的縱橫比可以為藉由DTI結構隔離的像素感測器提供增加的全井容量(例如像素感測器在飽和之前可以保持的電荷量)且/或可以增加光學及/或DTI結構的電氣隔離效能以及其他實例。
第1圖為其中可以實施本文中所描述的系統及/或方法的實例環境100的圖。如第1圖中所示出，環境100可以包含複數個半導體處理工具102~114及晶圓/晶粒運輸工具116。複數個半導體處理工具102~114可以包含沈積工具102、曝光工具104、顯影劑工具106、蝕刻工具108、平坦化工具110、電鍍工具112、離子植入工具114及/或另一種類型的半導體處理工具。實例環境100中所包含的工具可以包含在半導體潔淨室、半導體鑄造廠、半導體處理設施及/或製造設施以及其他實例中。
沈積工具102為半導體處理工具，其包含半導體處理腔室及能夠將各種類型的材料沈積至基板上的一或多 個裝置。在一些實施方式中，沈積工具102包含能夠在諸如晶圓的基板上沈積光阻劑層的旋塗工具。在一些實施方式中，沈積工具102包含化學氣相沈積(chemical vapor deposition，CVD)工具，諸如電漿增強CVD(plasma-enhanced chemical vapor deposition，PECVD)工具、高密度電漿CVD(high-density plasma chemical vapor deposition，HDP-CVD)工具、亞大氣壓CVD(sub-atmospheric chemical vapor deposition，SACVD)工具、原子層沈積(atomic layer deposition，ALD)工具、電漿增強原子層沈積(plasma-enhanced atomic layer deposition，PEALD)工具或另一種類型的CVD工具。在一些實施方式中，沈積工具102包含物理氣相沈積(physical vapor deposition，PVD)工具，諸如濺鍍工具或另一種類型的PVD工具。在一些實施方式中，實例環境100包含複數種類型的沈積工具102。
曝光工具104為半導體處理工具，其能夠將光阻劑層曝光於輻射源，諸如紫外線光(ultraviolet light，UV light)源(例如深UV光源、極UV(extreme ultraviolet，EUV)源及/或其類似者)、x射線源、電子束(electron beam，e-beam)源及/或其類似者。曝光工具104可以將光阻劑層曝光於輻射源以將圖案從光罩轉移至光阻劑層。圖案可以包含用於形成一或多個半導體裝置的一或多個半導體裝置層圖案，可以包含用於形成半導體 裝置的一或多個結構的圖案，可以包含用於蝕刻半導體裝置的各個部分的圖案，且/或其類似者。在一些實施方式中，曝光工具104包含掃描儀、步進器或類似類型的曝光工具。
顯影劑工具106為半導體處理工具，其能夠對已經曝光於輻射源的光阻劑層進行顯影，以顯影自曝光工具104轉移至光阻劑層的圖案。在一些實施方式中，顯影劑工具106藉由去除光阻劑層的未曝光部分來顯影圖案。在一些實施方式中，顯影劑工具106藉由去除光阻劑層的曝光部分來顯影圖案。在一些實施方式中，顯影劑工具106藉由通過化學顯影劑的使用溶解光阻劑層的曝光或未曝光部分來顯影圖案。
蝕刻工具108為半導體處理工具，其能夠蝕刻基板、晶圓或半導體裝置的各種類型的材料。例如，蝕刻工具108可以包含濕式蝕刻工具、乾式蝕刻工具及/或其類似者。在一些實施方式中，蝕刻工具108包含用蝕刻劑填充的腔室，且基板在特定時間段內經置放在腔室中以去除基板的一或多個部分的特定量。在一些實施方式中，蝕刻工具108可以使用電漿蝕刻或電漿輔助蝕刻來蝕刻基板的一或多個部分，此可以涉及使用電離氣體來各向同性地或方向性地蝕刻一或多個部分。
平坦化工具110為半導體處理工具，其能夠研磨或平坦化晶圓或半導體裝置的各個層。例如，平坦化工具110可以包含化學機械平坦化(chemical mechanical planarization，CMP)工具及/或另一種類型的平坦化工具，其研磨或平坦化所沈積或電鍍材料的層或表面。平坦化工具110可以使用化學力與機械力的組合(例如化學蝕刻及自由磨蝕性研磨)來研磨或平坦化半導體裝置的表面。平坦化工具110可以結合研磨墊及固定環(例如通常具有比半導體裝置更大的直徑)利用磨蝕性及腐蝕性化學漿料。研磨墊及半導體裝置可以藉由動態研磨頭壓在一起，且由固定環固定就位。動態研磨頭可以以不同的旋轉軸旋轉，以去除材料且使半導體裝置的任何不規則形貌平坦，從而使半導體裝置為平坦或平面的。
電鍍工具112為半導體處理工具，其能夠使用一或多種金屬電鍍基板(例如晶圓、半導體裝置及/或其類似者)或其一部分。例如，電鍍工具112可以包含電鍍銅裝置、電鍍鋁裝置、電鍍鎳裝置、電鍍錫裝置、電鍍複合材料或合金(例如錫-銀、錫-鉛及/或其類似者)裝置及/或用於一或多種其他類型的導電材料、金屬及/或類似類型的材料的電鍍裝置。
離子植入工具114為半導體處理工具，其能夠將離子植入至基板中。離子植入工具114可以在電弧腔室中由諸如氣體或固體的源材料產生離子。可以將源材料提供至電弧腔室中，且電弧電壓在陰極與電極之間進行放電以產生含有源材料的離子的電漿。一或多個提取電極可以用於自電弧腔室中的電漿中提取離子且對離子進行加速以形成離子束。可以將離子束導向基板，以使得將離子植入基 板的表面下方。
晶圓/晶粒運輸工具116包含移動機器人、機械臂、電車或軌道車、高架起重機運輸(overhead hoist transport，OHT)系統、自動化材料處置系統(automated materially handling system，AMHS)及/或用於在半導體處理工具102~114之間及/或向及自諸如晶圓架、儲存腔室及/或其類似者的其他地點運輸晶圓及/或晶粒的另一種類型的裝置。在一些實施方式中，晶圓/晶粒運輸工具116可以為用以行進特定路徑及/或可以半自主或自主地操作的編程裝置。
第1圖中所示出的裝置的數目及配置作為一或多個實例提供。在實踐中，與第1圖中所示出的裝置相比，可能存在附加的裝置、更少的裝置、不同的裝置或不同地配置的裝置。此外，第1圖中所示出的兩個或多個裝置可以實施在單個裝置內，或第1圖中所示出的單個裝置可以實施為多個分散式裝置。另外或替代地，環境100的裝置集合(例如一或多個裝置)可以執行描述為由環境100的另一裝置集合執行的一或多個功能。
第2圖示出像素陣列200的俯視圖。在一些實施方式中，像素陣列200可以包含在影像感測器中。影像感測器可以包含互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)影像感測器、背照式(backside illuminated，BSI)CMOS影像感測器、前照式(front side illuminated，FSI)CMOS 影像感測器或另一種類型的影像感測器。如第2圖中所示出，像素陣列200可以包含複數個像素感測器202。如第2圖進一步所示出，像素感測器202可以配置在網格中。在一些實施方式中，像素感測器202為方形的(如第2圖中的實例中所示出)。在一些實施方式中，像素感測器202包含其他形狀，諸如矩形、圓形、八邊形、菱形及/或其他形狀。
像素感測器202可以用以感測及/或累積入射光(例如導向像素陣列200的光)。例如，像素感測器202可以在光電二極體中吸收及累積入射光的光子。光子在光電二極體中的累積可以產生表示入射光強度或亮度的電荷(例如，更大的電荷量可以對應於更大的強度或亮度，而更低的電荷量可以對應於更低的強度或亮度)。
在一些實施方式中，像素感測器202的像素感測器202的大小(例如寬度或直徑)大約為1微米。在一些實施方式中，像素感測器202的像素感測器202的大小(例如寬度或直徑)大約小於1微米。在這些實例中，像素感測器202可以稱為亞微米像素感測器。亞微米像素感測器可以減小像素陣列200中的像素感測器間距(例如相鄰像素感測器之間的距離)，此可以使得像素陣列200中的像素感測器密度增加(此可以提高像素陣列200的效能)。
像素感測器202可以藉由包含在像素陣列200中的DTI結構204電學隔離及光學隔離。DTI結構204可以包含複數個互連溝槽，該些互連溝槽用諸如氧化物的介 電材料填充。DTI結構204的溝槽可以包含在像素感測器202的周邊周圍，以使得DTI結構204包圍像素感測器202，如第2圖中所示出。此外，DTI結構204的溝槽可以延伸至基板中，像素感測器202形成在該基板中以包圍基板中的像素感測器202的光電二極體及其他結構。如上文所指示，像素陣列200可以包含在BSI CMOS影像感測器中。在這些實例中，DTI結構204可以包含自像素陣列200的背側形成的具有高縱橫比的BDTI結構。
像素陣列200可以電連接至影像感測器的後段製程(back-end-of-line，BEOL)金屬化堆疊(未示出)。BEOL金屬化堆疊可以將像素陣列200電連接至控制電路系統，該控制電路系統可以用於量測像素感測器202中入射光的累積且將量測值轉換為電信號。針對BSI CMOS影像感測器，電晶體層可以位於BEOL金屬化堆疊層與透鏡層之間。針對FSI CMOS影像感測器，BEOL金屬化堆疊層可以位於電晶體層與透鏡層之間。
如上文所指示，第2圖作為實例提供。其他實例可能與關於第2圖所描述的實例不同。
第3圖為本文中所描述的實例像素陣列300的圖。在一些實施方式中，像素陣列300用作及/或實施像素感測器202且可以包含在像素陣列200中。在一些實施方式中，像素陣列300可以包含在影像感測器中。影像感測器可為CMOS影像感測器、BSI CMOS影像感測器或另一種類型的影像感測器。
如第3圖中所示出，像素陣列300可以包含複數個相鄰的像素感測器，諸如像素感測器302a~302c。在一些實施方式中，像素感測器302a~302c用作包含在像素陣列200中的像素感測器202。在一些實施方式中，像素感測器302a~302c包含各種形狀的像素感測器，諸如方形像素感測器、八邊形像素感測器、另一種形狀的像素感測器或其組合。像素陣列300可以包含比數量在第3圖中說明更多或更少數量的像素感測器。
像素感測器302可以形成在基板304中，該基板304可以包含半導體晶粒基板、半導體晶圓或其中可以形成半導體像素的另一種類型的基板。在一些實施方式中，基板304由矽(Si)、包含矽的材料、諸如砷化鎵(GaAs)的III-V族化合物半導體材料、絕緣體上矽(silicon on insulator，SOI)或能夠自入射光的光子中產生電荷的另一種類型的半導體材料形成。
每個像素感測器302可以包含光電二極體306。光電二極體306可以包含基板304的區，該區域摻雜有複數種類型的離子以形成p-n接合區或PIN接合區(例如p型部分、本征(或未摻雜)類型部分以及n型部分之間的接合區)。例如，基板304可以摻雜有n型摻雜劑以形成光電二極體306的第一部分(例如n型部分)且摻雜有p型摻雜劑以形成光電二極體306的第二部分(例如p型部分)。光電二極體306可以用以吸收入射光的光子。歸因於光電效應，光子的吸收使得光電二極體306累積電荷(稱為光 電流)。在此，光子轟擊光電二極體306，此使得光電二極體306的電子發射。電子的發射使得電子-電洞對的形成，其中電子朝向光電二極體306的陰極遷移，且電洞朝向陽極遷移，從而產生光電流。
DTI結構308可以包含在相鄰像素感測器302之間的基板304中。DTI結構308可以藉由阻擋或防止光自一個像素感測器302擴散或滲漏至另一像素感測器302來提供光學隔離，從而減少相鄰像素感測器302之間的串擾。DTI結構308可以包含用一或多種材料填充的複數個溝槽及/或其他類型的結構。DTI結構308的溝槽可以包含相交溝槽集合，這些相交溝槽近似垂直以形成網格佈局。在網格佈局中，溝槽可以在像素陣列300中的像素感測器302的周邊周圍延伸且可以在像素陣列300的各個地點處相交。DTI結構308可以(例如，自基板304的頂表面及/或自基板304的底表面或背側)延伸至基板304中一深度，以使得DTI結構308延伸得比基板304中的光電二極體306更深。在一些實施方式中，DTI結構308延伸至與光電二極體306的底表面大致相同的深度，或延伸至小於光電二極體306的底表面的深度。在一些實施方式中，DTI結構308形成在基板304的背側以提供像素感測器302之間的光學隔離，且因此可以稱為BDTI結構。
包含在DTI結構308中的一或多種材料可以充當光電二極體306與光電二極體306上方的層之間的介電緩衝層。一或多種材料可以包含氧化矽(SiOx)(例如二氧化 矽SiO2))、氧化鉿(HfOx)、氧化鉿矽HfSiOx)、氧化鋁(AlxOy)及/或另一種類型的氧化物材料。
DTI結構308(或其子集)的溝槽可以藉由本文中所描述的一或多種雙重圖案化技術形成。本文中所描述的雙重圖案化技術可以使得DTI結構308形成為溝槽的寬度(W)與溝槽的高度(H)(或深度)之間的高縱橫比(或超高縱橫比)。作為實例，本文中所描述的雙重圖案化技術可以使得DTI結構308形成為大約20至大約50的範圍內的縱橫比以實現更大的DTI結構高度(H)及/或更小的溝槽寬度(W)，此可以為DTI結構308提供增加的全井容量(full well capacity，FWC)及/或增加的隔離效能。DTI結構308的溝槽的高度(H)的實例範圍包含大約2微米至大約4微米以提供足夠的光學隔離且減少對基板304的損壞。DTI結構308的寬度的實例範圍包含大約80奈米至大約100奈米以提供足夠的光學隔離且減少對基板304的損壞。這些值作為實例提供。高度(H)、寬度(W)及/或縱橫比的其他值在本揭露的範疇內。
抗反射塗層(antireflective coating，ARC)310可以視情況包含在基板304上方及/或上、DTI結構308上方及/或上及/或光電二極體306上方及/或上。ARC 310可以包含用於減少朝向光電二極體306投射的入射光的反射的合適材料。例如，ARC 310可以包含含氮材料及/或另一種類型的材料。
介電層312可以包含在ARC 310上方及/或上。 介電層312可以包含有機材料、氧化物、氮化物及/或另一種類型的介電材料，諸如氧化矽(SiOx)(例如二氧化矽(SiO2))、氧化鉿(HfOx))、氧化鉿矽(HfSiOx)、氧化鋁(AlxOy)、氮化矽(SixNy)、氧化鋯(ZrOx)、氧化鎂(MgOx)、氧化釔(YxOy)、氧化鉭(TaxOy)、氧化鈦(TiOx)、氧化鑭(LaxOy)、氧化鋇(BaOx)、碳化矽(SiC)、氧化鑭鋁(LaAlOx)、氧化鍶(SrO)、氧化鋯矽(ZrSiOx)及/或氧化(CaO)以及其他實例。
金屬層314可以包含在介電層312上方及/或上。金屬層314可以包含金屬材料，諸如鎢(W)、銅(Cu)、鋁(Al)、鈷(Co)、鎳(Ni)、鈦(Ti)、鉭(Ta)、另一種類型的導電材料及/或包含一或多種上述材料的合金。金屬層314可以用以反射入射光的一部分以減少光學干擾。
網格結構316可以包含在ARC 310上方及/或上、DTI結構308上方及/或基板304上方。網格結構316可以包含由經蝕刻以形成行的一或多個層形成的複數個互連行。網格結構316可以包含在像素感測器302上方且可以包圍像素感測器302的周邊。網格結構316可以用以結合DTI結構308提供光學隔離及額外的干擾減少。
在一些實施方式中，網格結構316包含介電層312及金屬層314，且可以稱為金屬網格或複合金屬網格(composite metal grid，CMG)。金屬層314可以用以反射及/或吸收入射光以減少相鄰像素感測器302之間的光學干擾。在一些實施方式中，金屬層314自網格結構 316中省略，且網格結構316可以稱為氧化物網格、介電網格或盒中濾色器(color filter in a box，CIAB)網格以及其他實例。
相應濾色區318可以包含在網格結構316之間的區域中。例如，濾色區318a可以形成在像素感測器302a的光電二極體306上方的網格結構316的行之間，濾色區318b可以形成在像素感測器302b的光電二極體306上方的網格結構316的行之間，濾色區318c可以形成在像素感測器302c的光電二極體306上方的網格結構316的行之間，等等。濾色區318的折射率可以相對於網格結構316的折射率更大，以增加濾色區318在濾色區318的側壁與網格結構316的側壁之間的界面處發生全內反射的可能性，此情況可以增加像素感測器302的量子效率。
每個濾色區318可以用以過濾入射光以允許特定波長的入射光穿至相關聯的像素感測器302的光電二極體306。例如，像素感測器302a中所包含的濾色區318a可以針對像素感測器302a過濾紅光(且因此，像素感測器302a可為紅色像素感測器)，像素感測器302b中所包含的濾色區318b可以針對像素感測器302b過濾綠光(且因此，像素感測器302b可為綠色像素感測器)，像素感測器302c中所包含的濾色區318c可以針對像素感測器302c過濾藍光(且因此，像素感測器302c可為藍色像素感測器)，等等。
藍色濾光區可以准許450奈米波長附近的入射光 分量穿過濾色區318且阻擋其他波長穿過。綠色濾光區可以准許550奈米波長附近的入射光分量穿過濾色區318且阻擋其他波長穿過。紅色濾光區可以准許650奈米波長附近的入射光分量穿過濾色區318且阻擋其他波長穿過。黃色濾光區可以准許580奈米波長附近的入射光分量穿過濾色區318且阻擋其他波長穿過。
在一些實施方式中，濾色區318可為非區分性或非過濾性的，其可以定義白色像素感測器。非區分性或非過濾性濾色區318可以包含准許所有波長的光穿入相關聯的光電二極體306的材料(例如，出於確定整體亮度以增加影像感測器的光靈敏度的目的)。在一些實施方式中，濾色區318可為NIR帶通濾色區，其可以定義近紅外(near infrared，NIR)像素感測器。NIR帶通濾色區318可以包含一材料，該材料准許NIR波長範圍內的入射光的部分穿至相關聯的光電二極體306，同時阻擋可見光穿過。
微透鏡層320可以包含在濾色區318上方及/或上。微透鏡層320可以包含針對像素感測器302中的每一者的相應微透鏡。例如，微透鏡可以經形成以將入射光朝向像素感測器302a的光電二極體306進行聚焦，另一微透鏡可以經形成以將入射光朝向像素感測器302b的光電二極體306進行聚焦，另一微透鏡可以經形成以將入射光朝向像素感測器302c的光電二極體306進行聚焦，等等。
如上文所指示，第3圖作為實例提供。其他實例可能與關於第3圖所描述的實例不同。針對FSI CMOS 影像感測器，DTI結構308可以自基板304的相對側延伸，諸如延伸至第3圖的基板304的底側。
第4A圖至第4R圖為本文中所描述的實例實施方式400的圖。實例實施方式400可為用於形成像素陣列300的實例製程或方法。實例實施方式400可以包含用於形成像素陣列300的DTI結構308的雙重圖案化技術。結合第4A圖至第4R圖所描述的雙重圖案化技術可以減少及/或防止在DTI結構308的溝槽的相交處及/或附近的拐角圓化及蝕刻負載。因此，結合第4A圖至第4R圖所描述的雙重圖案化技術可以增加溝槽的銳度且可以提高溝槽的深度均勻性。此外，結合第4A圖至第4R圖所描述的雙重圖案化技術可以用於形成超高縱橫比的DTI結構且/或可以使得像素感測器大小(或像素感測器間距)能夠減小至亞微米大小。
如第4A圖中所示出，像素感測器302(例如像素感測器302a、像素感測器302b、像素感測器302c等等)可以形成在基板304中。基板304可以包含矽基板、由包含矽的材料形成的基板、諸如砷化鎵(GaAs)基板的III-V族化合物半導體基板、絕緣體上矽(silicon on insulator，SOI)基板或能夠自入射光的光子中產生電荷的另一種類型的基板。
如第4B圖中的橫截面圖中所示出，一或多個半導體處理工具可以在基板304中形成複數個光電二極體306。例如，離子植入工具114可以使用離子植入技術摻雜基板 304的部分以形成用於複數個像素感測器302(例如像素感測器302a~302c)的相應光電二極體306。基板304可以摻雜有複數種類型的離子以針對每個光電二極體306形成p-n接合區。例如，基板304可以摻雜有n型摻雜劑以形成光電二極體306的第一部分(例如n型部分)且摻雜有p型摻雜劑以形成光電二極體306的第二部分(例如p型部分)。在一些實施方式中，使用另一種技術來形成光電二極體306，諸如擴散。
第4C圖說明像素陣列300的俯視圖及沿線AA的橫截面圖。如第4C圖中所示出，一或多個層可以形成在基板304上方及/或上以準備用於第一蝕刻操作，諸如第一ARC 402及第一光阻劑層404。第一光阻劑層404可以用作微影圖案化層，在該微影圖案化層中在曝光操作中轉移圖案。第一光阻劑層404可以經圖案化，以準備用於將第一複數個溝槽蝕刻至基板304中。可以提供第一ARC 402以提高第一光阻劑層404的微影圖案化效能。
沈積工具102可以使用各種PVD技術、CVD技術及/或ALD技術(諸如濺鍍、PECVD、HDP-CVD、SACVD及/或PEALD以及其他實例)沈積第一ARC 402。沈積工具102可以基於用於將溝槽蝕刻至基板304中的一或多個蝕刻參數(諸如溝槽的靶深度及/或靶寬度)將第一ARC 402形成為大約600埃至大約800埃的厚度。然而，第一ARC 402的厚度的其他值亦在本揭露的範疇內。
第一光阻劑層404可以包含光阻劑材料，且光阻 劑材料可以藉由使用塗佈技術(諸如旋塗技術及固化技術)形成，以形成第一光阻劑層404。第一光阻劑層404可以基於用於將溝槽蝕刻至基板304中的一或多個蝕刻參數(諸如溝槽的靶深度及/或靶寬度)具有大約3000埃至大約7000埃的厚度。例如，靶溝槽愈深，第一光阻劑層404愈厚。然而，第一光阻劑層404的厚度的其他值亦在本揭露的範疇內。
第4D圖說明像素陣列300的另一俯視圖及沿線AA的另一橫截面圖。如第4D圖中所示出，第一圖案406可以藉由去除第一光阻劑層404的複數個部分而形成在第一光阻劑層404中。第一圖案406可以藉由將第一光阻劑層404曝光於輻射源(例如使用曝光工具104)且去除第一光阻劑層404的曝光部分或未曝光部分(例如使用顯影劑工具106)來形成。以此方式，第一圖案406通過第一光阻劑層404(例如自第一光阻劑層404的頂表面通過第一光阻劑層404至第一光阻劑層404的底表面)至第一ARC 402形成。
第4E圖說明像素陣列300的另一俯視圖及沿線AA的另一橫截面圖。如第4E圖中所示出，複數個第一溝槽408可以形成至基板304的至少一部分中。特別地，蝕刻工具108可以蝕刻穿過第一ARC 402且(例如自基板304的頂表面)蝕刻至基板304中以基於第一光阻劑層404中的第一圖案406形成第一複數個溝槽408。蝕刻工具108可以執行第一蝕刻操作以在基板304中在第一方向 上形成或蝕刻第一複數個溝槽408(例如，其中第一複數個溝槽408可以近似平行且在第一方向上延伸)，如第4E圖中的實例中所示出。複數個第一溝槽408可以形成在光電二極體306之間，如第4E圖中的實例中所示出。
第4F圖說明像素陣列300的另一俯視圖及沿線AA的另一橫截面圖。如第4F圖中所示出，第一光阻劑層404的剩餘部分及第一ARC 402的剩餘部分可以自基板304去除。可以使用各種技術來去除第一光阻劑層404的剩餘部分及第一ARC 402的剩餘部分，該些技術諸如選擇性蝕刻、灰化(例如電漿灰化)及/或光阻劑剝離以及其他實例。
如第4F圖中進一步所示出，第一複數個溝槽408可以形成至一或多個維度，諸如寬度(W)及/或深度(D)。作為實例，蝕刻工具108可以將第一複數個溝槽408(或其一部分)形成至大約2微米至大約4微米的範圍內的深度(D)，以在相鄰像素感測器302之間提供足夠的光學隔離且減少對基板304的損壞。作為實例，蝕刻工具108可以將第一複數個溝槽408(或其一部分)形成至大約80奈米至大約100奈米的寬度(W)，以在相鄰像素感測器302之間提供足夠的光學隔離且減少對基板304的損壞。然而，深度(D)及寬度(W)的其他值亦在本揭露的範疇內。在一些實施方式中，蝕刻工具108可以將第一複數個溝槽408(或其一部分)形成至寬度(W)與深度(D)之間的在大約20至大約50的範圍內的縱橫比(例如超高縱橫比)，以為DTI 結構308提供增加的全井容量及/或增加的隔離效能。然而，縱橫比的其他值亦在本揭露的範疇內。
第4G圖說明像素陣列300的另一俯視圖及沿線AA的另一橫截面圖。如第4G圖中所示出，第一複數個溝槽408可以用阻擋材料410填充。阻擋材料410可以包含光阻劑材料、ARC材料及/或沈積至第一複數個溝槽408中以保護第一複數個溝槽408在後續蝕刻操作期間不被進一步蝕刻以在基板304中形成第二複數個溝槽的另一種類型的材料。以此方式，阻擋材料410可以減少及/或防止第一複數個溝槽408中的蝕刻負載及/或過度蝕刻。沈積工具102可以使用旋塗技術、各種PVD技術、CVD技術及/或ALD技術(諸如濺鍍、PECVD、HDP-CVD、SACVD及/或PEALD以及其他實例)沈積阻擋材料410。
第4H圖說明像素陣列300的另一俯視圖及沿線BB的橫截面圖。如第4H圖中所示出，沿線BB的橫截面圖可以包含像素陣列300的橫截面，該橫截面圖相對於沿線AA的橫截面圖成大約90度。
第4I圖說明像素陣列300的另一俯視圖及沿線BB的另一橫截面圖。如第4I圖中所示出，一或多個層可以形成在基板304上方及/或上以準備用於第二蝕刻操作，諸如第二ARC 412及第二光阻劑層414。第二光阻劑層414可以用作微影圖案化層，在該微影圖案化層中在曝光操作中轉移圖案。第二光阻劑層414可以經圖案化，以準 備用於將第二複數個溝槽蝕刻至基板304中。可以提供第二ARC 412以提高第二光阻劑層414的微影圖案化效能。可以在去除第一ARC 402及第一光阻劑層404之後形成第二ARC 412及第二光阻劑層414。
沈積工具102可以使用各種PVD技術、CVD技術及/或ALD技術(諸如濺鍍、PECVD、HDP-CVD、SACVD及/或PEALD以及其他實例)沈積第二ARC 412。沈積工具102可以基於用於將溝槽蝕刻至基板304中的一或多個蝕刻參數(諸如溝槽的靶深度及/或靶寬度)將第二ARC 412形成為大約600埃至大約800埃的厚度。然而，第二ARC 412的厚度的其他值亦在本揭露的範疇內。
第二光阻劑層414可以包含光阻劑材料，且沈積工具102可以使用諸如旋塗技術的沈積技術來沈積光阻劑材料，以形成第二光阻劑層414。沈積工具102可以基於用於將溝槽蝕刻至基板304中的一或多個蝕刻參數(諸如溝槽的靶深度及/或靶寬度)將第二光阻劑層414形成為大約3000埃至大約7000埃的厚度。然而，第二光阻劑層414的厚度的其他值亦在本揭露的範疇內。
第4J圖說明像素陣列300的另一俯視圖及沿線BB的另一橫截面圖。如第4J圖中所示出，第二圖案416可以藉由去除第二光阻劑層414的複數個部分而形成在第二光阻劑層414中。第二圖案416可以藉由將第二光阻劑層414曝光於輻射源(例如使用曝光工具104)且去除第二光阻劑層414的曝光部分或未曝光部分(例如使用顯影劑 工具106)來形成。以此方式，第二圖案416通過第二光阻劑層414(例如自第二光阻劑層414的頂表面通過第二光阻劑層414至第二光阻劑層414的底表面)至第二ARC 412形成。
第4K圖說明像素陣列300的另一俯視圖及沿線BB的另一橫截面圖。如第4K圖中所示出，複數個第二溝槽418可以形成至基板304的至少一部分中。特別地，蝕刻工具108可以執行第二蝕刻操作，該第二蝕刻操作可以與上文結合第4E圖所描述的第一蝕刻操作分開且在其之後，以蝕刻穿過第二ARC 412且蝕刻至基板304中(例如自基板304的頂表面)以基於第二光阻劑層414中的第二圖案416形成第二複數個溝槽418。蝕刻工具108可以在基板304中在第二方向上形成或蝕刻第二複數個溝槽418(例如，其中第二複數個溝槽418可以近似平行且在第二方向上延伸)，如第4K圖中的實例中所示出。第二方向可以近似垂直於第一方向。基板304中的第二複數個溝槽418(或其子集)可以形成與第一複數個溝槽408相同或類似的寬度(W)、深度(D)及/或縱橫比。第二複數個溝槽418可以形成在光電二極體306之間，如第4K圖中的實例中所示出。
如第4K圖中進一步所示出，第二蝕刻操作可能引起第一複數個溝槽408的部分在第一複數個溝槽408及第二複數個溝槽418相交的地點處曝光。然而，阻擋材料410阻擋或防止第一複數個溝槽408的曝光部分在第二蝕刻操 作期間被進一步蝕刻，此情況減少及/或防止第一複數個溝槽408及第二複數個溝槽418的相交處及/或附近的蝕刻加載及/或過度蝕刻。
第4L圖說明像素陣列300的另一俯視圖及沿線BB的另一橫截面圖。如第4L圖中所示出，第二光阻劑層414的剩餘部分及第二ARC 412的剩餘部分可以自基板304去除。可以使用各種技術來去除第二光阻劑層414的剩餘部分及第二ARC 412的剩餘部分，該些技術諸如選擇性蝕刻、灰化(例如電漿灰化)及/或光阻劑剝離以及其他實例。此外，可以使用類似的技術自第一複數個溝槽408去除阻擋材料410。在一些實施方式中，可以在與去除第二ARC 412及/或第二光阻劑層414相同的操作中去除阻擋材料410。在一些實施方式中，可以在與去除第二ARC 412及/或第二光阻劑層414分開的操作中去除阻擋材料410。
第二複數個溝槽418的形成可以引起形成相交溝槽的網格，如第4L圖中的俯視圖中所示出。由於第一複數個溝槽408的第一方向及第二複數個溝槽418的第二方向近似垂直，所以第一複數個溝槽408及第二複數個溝槽418可以在基板304中的複數個地點420中形成複數個近似直角(或正交)相交。
如第4M圖中的橫截面圖中所示出，第一複數個溝槽408及第二複數個溝槽418可以用氧化物材料及/或另一種類型的介電材料填充以形成DTI結構308。沈積工具 102可以使用各種PVD技術、CVD技術及/或ALD技術(諸如濺鍍、PECVD、HDP-CVD、SACVD及/或PEALD以及其他實例)在第一複數個溝槽408及第二複數個溝槽418中沈積氧化物材料。在一些實施方式中，平坦化工具110在沈積氧化物材料之後平坦化氧化物材料。
如第4N圖的橫截面圖中所示出，ARC 310可以形成在基板304上方及/或上、光電二極體306上方及/或上以及DTI結構308上方及/或上。沈積工具102可以使用CVD技術、PVD技術、ALD技術或上文結合第1圖所描述的另一種類型的沈積技術來沈積ARC 310。平坦化工具110可以在沈積ARC 310之後平坦化ARC 310。
如第4O圖中的橫截面圖中所示出，介電層312可以形成在ARC 310上方及/或上。沈積工具102可以使用CVD技術、PVD技術、ALD技術或上文結合第1圖所描述的另一種類型的沈積技術來沈積介電層312。平坦化工具110可以在沈積介電層312之後平坦化介電層312。
如第4O圖中的橫截面圖中進一步所示出，金屬層314可以形成在介電層312上方及/或上。沈積工具102可以使用CVD技術、PVD技術、ALD技術或另一種類型的沈積技術來沈積金屬層314的材料，電鍍工具112可以使用電鍍操作或其組合來沈積金屬層314的材料。平坦化工具110可以在沈積金屬層314之後平坦化金屬層314。
如第4P圖中的橫截面圖中所示出，可以去除金屬 層314的部分及介電層312的部分以形成穿過金屬層314及穿過介電層312的開口422。金屬層314的剩餘部分及介電層312的部分可以形成網格結構316。開口422可以藉由以下操作形成：在金屬層314上塗佈光阻劑(例如使用沈積工具102)，藉由將光阻劑曝光於輻射源(例如使用曝光工具104)在光阻劑中形成圖案，去除光阻劑的曝光部分或未曝光部分(例如使用顯影劑工具106)以及基於光阻劑中的圖案來蝕刻穿過金屬層314且蝕刻至介電層312的一部分中及/或穿過介電層312(例如使用蝕刻工具108)。
如第4Q圖中的橫截面圖中所示出，可以在網格結構316之間的開口422中針對像素陣列300中的像素感測器302中的每一者形成相應濾色區318。例如，濾色區318a可以針對像素感測器302a在的光電二極體306上方的開口422中形成，濾色區318b可以針對像素感測器302b在光電二極體306上方的開口422中形成，濾色器區318c可以針對像素感測器302c在光電二極體306上方的開口422中形成，等等。每個濾色區318可以形成在網格結構316之間以減少相鄰像素感測器302之間的顏色混合。半導體處理工具(例如沈積工具102)可以使用各種PVD技術、CVD技術及/或ALD技術(諸如濺鍍、PECVD、HDP-CVD、SACVD或PEALD)來沈積濾色區318。
如第4R圖中的橫截面圖中所示出，包含複數個微透鏡的微透鏡層320形成在濾色區318上方及/或上以及 網格結構316上方及/或上。微透鏡層320可以包含針對像素陣列300中所包含的像素感測器302中的每一者的相應微透鏡。例如，微透鏡可以形成在像素感測器302a的濾色區318a上方及/或上，微透鏡可以形成在像素感測器302b的濾色區318b上方及/或上，微透鏡可以形成在像素感測器302c的濾色區318c上方及/或上，等等。
如上文所指示，第4A圖至第4R圖作為實例提供。其他實例可能與關於第4A圖至第4R圖所描述的實例不同。
第5A圖至第5N圖為本文中所描述的實例實施方式500的圖。實例實施方式500可以包含用於形成像素陣列300的另一實例製程或方法。此外，實例實施方式500可以包含用於形成像素陣列300的DTI結構308的另一雙重圖案化技術。結合第5A圖至第5N圖所描述的雙重圖案化技術與結合第4A圖至第4R圖所描述的雙重圖案化技術的不同之處可以在於，結合第5A圖至第5N圖所描述的雙重圖案化技術包含使用硬遮罩層。圖案(將用於將DTI結構308的溝槽蝕刻至基板304中)的複數個部分可以在複數個圖案化操作中形成在硬遮罩層中以增加圖案的銳度及解析率(例如相對於在單個圖案化操作中在硬遮罩層中形成圖案)。
結合第5A圖至第5N圖所描述的雙重圖案化技術可以減少及/或防止在DTI結構308的溝槽的相交處及/或附近的拐角圓化及蝕刻負載。因此，結合第5A圖至第 5N圖所描述的雙重圖案化技術可以增加溝槽的銳度且可以提高溝槽的深度均勻性。此外，結合第5A圖至第5N圖所描述的雙重圖案化技術可以用於形成超高縱橫比的DTI結構且/或可以使得像素感測器大小(或像素感測器間距)能夠減小至亞微米大小。
如第5A圖中的橫截面圖中所示出，像素感測器302(例如像素感測器302a、像素感測器302b、像素感測器302c等等)可以形成在基板304中。基板304可以包含矽基板、由包含矽的材料形成的基板、諸如砷化鎵(GaAs)基板的III-V族化合物半導體基板、絕緣體上矽(silicon on insulator，SOI)基板或能夠自入射光的光子中產生電荷的另一種類型的基板。
如第5A圖中的橫截面圖中進一步所示出，一或多個半導體處理工具可以在基板304中形成複數個光電二極體306。例如，離子植入工具114可以使用離子植入技術摻雜DTI結構308的溝槽之間的基板304的部分以形成用於複數個像素感測器302(例如像素感測器302a~302c)的相應光電二極體306。基板304可以摻雜有複數種類型的離子以針對每個光電二極體306形成p-n接合區。例如，基板304可以摻雜有n型摻雜劑以形成光電二極體306的第一部分(例如n型部分)且摻雜有p型摻雜劑以形成光電二極體306的第二部分(例如p型部分)。在一些實施方式中，使用另一種技術來形成光電二極體306，諸如擴散。
第5B圖說明像素陣列300的俯視圖及沿線AA的橫截面圖。如第5B圖中所示出，一或多個層可以形成在基板304上方及/或上，以準備用於第一圖案化操作，諸如灰化可去除介電(ashing removable dielectric，ARD)層502、電漿增強氧化物(plasma enhanced oxide，PEOX)層504、硬遮罩層506、第一ARC 508及第一光阻劑層510。在一些實施方式中，額外層形成在基板上方及/或上，諸如緩衝(或墊)氧化物層。沈積工具102可以在基板304上方及/或上形成ARD層502，可以在ARD層502上方及/或上形成PEOX層504，可以在PEOX層504上方及/或上形成硬遮罩層506，可以在硬遮罩層506上方及/或上形成第一ARC 508，且可以在第一ARC 508上方及/或上形成第一光阻劑層510。沈積工具102可以使用旋塗、各種PVD技術、CVD技術及/或ALD技術(諸如濺鍍、PECVD、HDP-CVD、SACVD及/或PEALD以及其他實例)來沈積ARD層502、PEOX層504、硬遮罩層506、第一ARC 508及/或第一光阻劑層510。
ARD層502可以包含相對於其他介電材料(諸如碳基介電材料及/或另一種類型的介電材料)對灰化(例如氧基灰化、氮基灰化、氫基灰化)更敏感的介電材料。PEOX層504可以包含電漿增強氧化物材料，該電漿增強氧化物材料包含氧化矽(SiOx)(例如二氧化矽SiO2))、氧化鉿(HfOx)、氧化鉿矽HfSiOx)、氧化鋁(AlxOy)及/或另一氧化物材料。硬遮罩層506可以包含氮氧化矽(SiON)、 碳化矽(SiC)、碳氧化矽(SiOC)及/或另一硬遮罩材料。
沈積工具102可以基於用於將溝槽蝕刻至基板304中的一或多個蝕刻參數(諸如溝槽的靶深度及/或靶寬度)將ARD層502形成為大約2000埃至大約8000埃的厚度。然而，ARD層502的厚度的其他值亦在本揭露的範疇內。沈積工具102可以使用各種PVD技術、CVD技術及/或ALD技術(諸如濺鍍、PECVD、HDP-CVD、SACVD及/或PEALD以及其他實例)沈積PEOX層504。沈積工具102可以基於用於將溝槽蝕刻至基板304中的一或多個蝕刻參數(諸如溝槽的靶深度及/或靶寬度)將PEOX層504形成為大約100埃至大約300埃的厚度。然而，PEOX層504的厚度的其他值亦在本揭露的範疇內。沈積工具102可以基於用於將溝槽蝕刻至基板304中的一或多個蝕刻參數(諸如溝槽的靶深度及/或靶寬度)將硬遮罩層506形成為大約200埃至大約600埃的厚度。然而，硬遮罩層506的厚度的其他值亦在本揭露的範疇內。
沈積工具102可以基於用於將圖案的第一部分蝕刻至硬遮罩層506中的一或多個蝕刻參數(諸如圖案的第一部分的靶深度及/或靶寬度)將第一ARC 508形成為大約600埃至大約800埃的厚度。然而，第一ARC 508的厚度的其他值亦在本揭露的範疇內。沈積工具102可以基於用於將圖案的第一部分蝕刻至硬遮罩層506中的一或多個蝕刻參數(諸如圖案的第一部分的靶深度及/或靶寬度)將第一光阻劑層510形成為大約1000埃至大約3000埃 的厚度。然而，第一光阻劑層510的厚度的其他值亦在本揭露的範疇內。
第5C圖說明像素陣列300的另一俯視圖及沿線AA的另一橫截面圖。如第5C圖中所示出，第一光阻劑圖案512可以藉由去除第一光阻劑層510的複數個部分而形成在第一光阻劑層510中。第一光阻劑圖案512可以用於在硬遮罩層506中形成硬遮罩圖案的第一部分。第一光阻劑圖案512可以藉由將第一光阻劑層510曝光於輻射源(例如使用曝光工具104)且去除第一光阻劑層510的曝光部分或未曝光部分(例如使用顯影劑工具106)來形成。以此方式，第一光阻劑圖案512通過第一光阻劑層510(例如自第一光阻劑層510的頂表面通過第一光阻劑層510至第一光阻劑層510的底表面)至第一ARC 508形成。
第5D圖說明像素陣列300的另一俯視圖及沿線AA的另一橫截面圖。如第5D圖中所示出，硬遮罩圖案的第一部分514可以形成在硬遮罩層506中且穿過硬遮罩層506形成。特別地，蝕刻工具108可以基於光阻劑層510中的第一光阻劑圖案512來蝕刻穿過第一ARC 508且穿過硬遮罩層506蝕刻到PEOX層504，以形成硬遮罩圖案的第一部分514。蝕刻工具108可以執行第一蝕刻操作以在硬遮罩層506中在第一方向上形成或蝕刻硬遮罩圖案的第一部分514(例如，其中硬遮罩圖案的第一部分514的開口可以近似平行且在第一方向上延伸)，如第5D圖中的實例中所示出。
第5E圖說明像素陣列300的另一俯視圖及沿線AA的另一橫截面圖。如第5E圖中所示出，第一光阻劑層510的剩餘部分及第一ARC 508的剩餘部分可以自硬遮罩層506去除。可以使用各種技術來去除第一光阻劑層510的剩餘部分及第一ARC 508的剩餘部分，該些技術諸如選擇性蝕刻、灰化(例如電漿灰化)及/或光阻劑剝離以及其他實例。
第5F圖說明像素陣列300的另一俯視圖及沿線BB的橫截面圖。如第5F圖中所示出，沿線BB的橫截面圖可以包含像素陣列300的橫截面，該橫截面圖相對於沿線AA的橫截面圖成大約90度。
如第5F圖中進一步所示出，一或多個層可以形成在硬遮罩層506上方及/或上以準備用於第二圖案化操作，諸如第二ARC 516及第二光阻劑層518。第二光阻劑層518可以用作微影圖案化層，在該微影圖案化層中在曝光操作中將圖案轉移至第二光阻劑層518。可以圖案化第二光阻劑層518，以準備用於將硬遮罩圖案的第二部分蝕刻至硬遮罩層506中。可以提供第二ARC 516以提高第二光阻劑層518的微影圖案化效能。可以在去除第一ARC 508及第一光阻劑層510之後形成第二ARC 516及第二光阻劑層518。第二ARC 516及第二光阻劑層518可以分別類似於第一ARC 508及第一光阻劑層510，且可以藉由類似的沈積技術形成。
第5G圖說明像素陣列300的另一俯視圖及沿線 BB的另一橫截面圖。如第5G圖中所示出，第二光阻劑圖案520可以藉由去除第二光阻劑層518的複數個部分而形成在第二光阻劑層518中。第二光阻劑圖案520可以藉由將第二光阻劑層518曝光於輻射源(例如使用曝光工具104)且去除第二光阻劑層518的曝光部分或未曝光部分(例如使用顯影劑工具106)來形成。以此方式，第二光阻劑圖案520通過第二光阻劑層518(例如自第二光阻劑層518的頂表面通過第二光阻劑層518至第二光阻劑層518的底表面)至第二ARC 516形成。
第5H圖說明像素陣列300的另一俯視圖及沿線BB的另一橫截面圖。如第5H圖中所示出，硬遮罩層506中的硬遮罩圖案的第二部分522可以形成至硬遮罩層506中且穿過硬遮罩層506形成。特別地，蝕刻工具108可以執行第二蝕刻操作，該第二蝕刻操作可以與上文結合第5D圖所描述的第一蝕刻操作分開且在其之後，以蝕刻穿過第二ARC 516且蝕刻穿過至硬遮罩層506至PEOX層504，以基於第二光阻劑層518中的第二光阻劑圖案520形成硬遮罩圖案的第二部分522。蝕刻工具108可以在硬遮罩層506中在第二方向上形成或蝕刻硬遮罩圖案的第二部分522(例如，其中硬遮罩圖案的第二部分522的開口可以近似平行且在第二方向上延伸)，如第5H圖中的實例中所示出。第二方向可以近似垂直於硬遮罩圖案的第一部分514的第一方向。
第5I圖說明像素陣列300的另一俯視圖及沿線 BB的另一橫截面圖。如第5I圖中所示出，第二光阻劑層518的剩餘部分及第二ARC 516的剩餘部分可以自硬遮罩層506去除。可以使用各種技術來去除第二光阻劑層518的剩餘部分及第二ARC 516的剩餘部分，該些技術諸如選擇性蝕刻、灰化(例如電漿灰化)及/或光阻劑剝離以及其他實例。
如第5I圖中進一步所示出，第一部分514及第二部分522可以在硬遮罩層506中形成硬遮罩圖案524。第一部分514及第二部分522可以形成相交開口的網格，如第5I圖中的俯視圖中所示出。由於第一部分514的第一方向與第二部分522的第二方向近似垂直，所以第一部分514及第二部分522可以在硬遮罩層506中的複數個地點中形成複數個近似直角(或正交)的相交。
第5J圖說明像素陣列300的另一俯視圖及沿線BB的另一橫截面圖。如第5J圖中所示出，複數個開口526可以形成至PEOX層504中且穿過PEOX層504形成以及形成至ARD層502中且穿過ARD層502形成。特別地，蝕刻工具108可以執行第三蝕刻操作，該第三蝕刻操作可以與第一蝕刻操作及第二蝕刻操作分開且在其之後，以基於硬遮罩層506中的硬遮罩圖案524來蝕刻穿過PEOX層504且穿過ARD層502以形成開口526。
第5K圖說明像素陣列300的另一俯視圖及沿線BB的另一橫截面圖。如第5K圖中所示出，複數個相交溝槽528可以形成至基板304的一部分中。特別地，蝕刻工 具108可以執行第四蝕刻操作以蝕刻至基板304的一部分中(例如自基板304的頂表面)，以基於硬遮罩層506中的硬遮罩圖案524及基於ARD層502中的開口526形成複數個溝槽528。在一些實施方式中，形成複數個開口526的第三蝕刻操作及形成複數個溝槽528的第四蝕刻操作可以作為相同蝕刻操作的部分來執行。在一些實施方式中，形成複數個開口526的第三蝕刻操作及形成複數個溝槽528的第四蝕刻操作可以在分開的蝕刻操作中執行。複數個相交溝槽528可以形成在光電二極體306之間，如第5K圖中的實例中所示出。
如第5K圖中進一步所示出，複數個溝槽528可以包含在硬遮罩圖案524的第一部分514的第一方向上延伸的第一複數個溝槽528a，且包含在硬遮罩圖案524的第二部分522的第二方向上延伸的第二複數個溝槽528b。第一複數個溝槽528a及第二複數個溝槽528b可以在基板304中的不同地點處相交。
第5L圖說明像素陣列300的另一俯視圖及沿線BB的另一橫截面圖。如第5I圖中所示出，ARD層502的剩餘部分、PEOX層504的剩餘部分及硬遮罩層506的剩餘部分可以自基板304去除。可以使用各種技術來去除ARD層502的剩餘部分、PEOX層504的剩餘部分及硬遮罩層506的剩餘部分，該些技術諸如選擇性蝕刻、灰化(例如電漿灰化)及/或光阻劑剝離以及其他實例。
第5M圖說明像素陣列300的另一俯視圖及沿線 BB的另一橫截面圖。如第5M圖中的橫截面圖中所示出，複數個溝槽528可以用氧化物材料及/或另一種類型的介電材料填充以形成DTI結構308。沈積工具102可以使用各種PVD技術、CVD技術及/或ALD技術(諸如濺鍍、PECVD、HDP-CVD、SACVD及/或PEALD以及其他實例)在複數個溝槽528中沈積氧化物材料。在一些實施方式中，平坦化工具110在沈積氧化物材料之後平坦化氧化物材料。
如第5N圖中的橫截面圖中所示出，一或多個半導體處理工具可以執行一或多個半導體處理操作以形成如上文結合第4M圖至第4R圖所描述的像素陣列300的額外部件(例如結構、層及/或元件)。例如，半導體處理工具102~114中的一或多者可以形成如上文結合第4M圖至第4R圖所描述的像素陣列300的部件306及310~320。
如上文所指示，第5A圖至第5N圖作為實例提供。其他實例可能與關於第5A圖至第5N圖所描述的實例不同。
第6圖為裝置600的實例元件的圖。在一些實施方式中，半導體處理工具102~114及/或晶圓/晶粒運輸工具116中的一或多者可以包含一或多個裝置600及/或裝置600的一或多個元件。如第6圖中所示出，裝置600可以包含匯流排610、處理器620、記憶體630、儲存元件640、輸入元件650、輸出元件660及通訊元件670。
匯流排610包含實現裝置600的元件當中的有線 及/或無線通訊的元件。處理器620包含中央處理單元、圖形處理單元、微處理器、控制器、微控制器、數位訊號處理器、現場可編程閘陣列、專用積體電路及/或另一種類型的處理元件。處理器620以硬體、軔體或硬體與軟體的組合來實施。在一些實施方式中，處理器620包含能夠經編程以執行功能的一或多個處理器。記憶體630包含隨機存取記憶體、唯讀記憶體及/或另一種類型的記憶體(例如快閃記憶體、磁性記憶體及/或光學記憶體)。
儲存元件640儲存與裝置600的操作相關的資訊及/或軟體。例如，儲存元件640可以包含硬盤驅動器、磁盤驅動器、光盤驅動器、固態盤驅動器、壓縮盤、數位多功能盤及/或另一種類型的非暫時性電腦可讀媒體。輸入元件650使得裝置600能夠接收輸入，諸如使用者輸入及/或感測到的輸入。例如，輸入元件650可以包含觸摸式螢幕、鍵盤、小鍵盤、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統元件、加速度計、陀螺儀及/或致動器。輸出元件660使得裝置600能夠提供輸出，諸如經由顯示器、揚聲器及/或一或多個發光二極體。通訊元件670使得裝置600能夠與其他裝置通訊，諸如經由有線連接及/或無線連接。例如，通訊元件670可以包含接收器、發送器、收發器、調製解調器、網路介面卡及/或天線。
裝置600可以執行本文中所描述的一或多個製程。例如，非暫時性電腦可讀媒體(例如記憶體630及/或儲存元件640)可以儲存指令集(例如一或多個指令、碼、軟體 碼及/或程式碼)以供處理器620執行。處理器620可以執行指令集來執行本文中所描述的一或多個製程。在一些實施方式中，指令集由一或多個處理器620的執行使一或多個處理器620及/或裝置600執行本文中所描述的一或多個製程。在一些實施方式中，可以使用固線式電路系統代替指令或與指令結合使用以執行本文中所描述的一或多個製程。因此，本文中所描述的實施方式不限於硬體電路系統與軟體的任何特定組合。
第6圖中所示出的元件的數目及配置作為實例提供。與第6圖中所示出的元件相比，裝置600可以包含額外的元件、更少的元件、不同的元件或不同地配置的元件。另外或替代地，裝置600的元件集合(例如一或多個元件)可以執行描述為由裝置600的另一元件集合執行的一或多個功能。
第7圖為與形成DTI結構相關聯的實例製程700的流程圖。在一些實施方式中，第7圖的一或多個製程方塊可由一或多個半導體處理工具(例如半導體處理工具102~114中的一或多者)執行。另外或替代地，第7圖的一或多個製程方塊可以由裝置600的一或多個元件(諸如處理器620、記憶體630、儲存元件640、輸入元件650、輸出元件660及/或通訊元件670)執行。
如第7圖中所示出，製程700可以包含在基板上方的第一光阻劑層中形成第一圖案(方塊710)。例如，半導體處理工具102~114中的一或多者可以在基板304上 方的第一光阻劑層404中形成第一圖案406，如上文所描述。
如第7圖中進一步所示出，製程700可以包含基於第一圖案蝕刻基板，以在基板內在第一方向上形成第一溝槽集合(方塊720)。例如，半導體處理工具102~114中的一或多者可以基於第一圖案406蝕刻基板304，以在基板304內在第一方向上形成第一溝槽408集合，如上文所描述。
如第7圖中進一步所示出，製程700可以包含在蝕刻基板以形成第一溝槽集合之後去除第一光阻劑層(方塊730)。例如，半導體處理工具102~114中的一或多者可以在蝕刻基板304以形成第一溝槽408集合之後去除第一光阻劑層404，如上文所描述。
如第7圖中進一步所示出，製程700可以包含在去除第一光阻劑層之後在基板上方形成第二光阻劑層(方塊740)。例如，半導體處理工具102~114中的一或多者可以在去除第一光阻劑層404之後在基板304上方形成第二光阻劑層414，如上文所描述。
如第7圖中進一步所示出，製程700可以包含在第二光阻劑層中形成第二圖案(方塊750)。例如，半導體處理工具102~114中的一或多者可以在第二光阻劑層414中形成第二圖案416，如上文所描述。
如第7圖中進一步所示出，製程700可以包含基於第二圖案蝕刻基板，以在基板內在第二方向上形成第二 溝槽集合(方塊760)。例如，半導體處理工具102~114中的一或多者可以基於第二圖案416蝕刻基板304，以在基板304內在第二方向上形成第二溝槽418集合，如上文所描述。
製程700可以包含額外的實施方式，諸如下文及/或結合本文中別處所描述的一或多個其他製程所描述的任何單個實施方式或實施方式的任何組合。
在第一實施方式中，製程700包含填充第一溝槽408集合及第二溝槽418集合以形成像素陣列(例如像素陣列200及/或300)的DTI結構(例如DTI結構204及/或308)。在第二實施方式中，單獨或結合第一實施方式，製程700包含形成用於像素陣列的像素感測器(例如像素感測器202及/或302)的光電二極體306，其中第一溝槽集合及第二溝槽集合形成在光電二極體之間。在第三實施方式中，單獨或結合第一及第二實施方式中的一或多者，製程700包含在基板304上方形成ARC 402及在ARC 402上方形成第一光阻劑層404。在第四實施方式中，單獨或結合第一至第三實施方式中的一或多者，第一方向及第二方向近似垂直，以使得第一溝槽408集合及第二溝槽418集合相交於基板中的複數個地點420處。
在第五實施方式中，單獨或結合第一至第四實施方式中的一或多者，製程700包含在蝕刻基板304以形成第二溝槽418集合之前用阻擋材料410填充第一溝槽408集合。在第六實施方式中，單獨或結合第一至第五實施方 式中的一或多者，製程700包含在蝕刻基板以形成第二溝槽集合之後自第一溝槽集合去除材料及在蝕刻基板以形成第二溝槽集合之後去除第二光阻劑層。在第七實施方式中，單獨或結合第一至第六實施方式中的一或多者，第一溝槽408集合的深度(D)與第一溝槽408集合的寬度(W)之間的比率在大約20至大約50的範圍內，且第二溝槽418集合的深度(D)與第二溝槽418集合的寬度(W)之間的比率在大約20至大約50的範圍內。
儘管第7圖示出了製程700的實例方塊，但在一些實施方式中，與第7圖中所描繪的方塊相比，製程700可以包含額外的方塊、更少的方塊、不同的方塊或不同地配置的方塊。另外或替代地，製程700的方塊中的兩者或更多者可以並行執行。
第8圖為與形成DTI結構相關聯的實例製程800的流程圖。在一些實施方式中，第8圖的一或多個製程方塊可由一或多個半導體處理工具(例如半導體處理工具102~114中的一或多者)執行。另外或替代地，第8圖的一或多個製程方塊可以由裝置600的一或多個元件(諸如處理器620、記憶體630、儲存元件640、輸入元件650、輸出元件660及/或通訊元件670)執行。
如第8圖中所示出，製程800可以包含在基板上方的硬遮罩層中在第一方向上形成圖案的第一部分(方塊810)。例如，半導體處理工具102~114中的一或多者可以在基板304上方的硬遮罩層506中在第一方向上形成圖 案524的第一部分514，如上文所描述。
如第8圖中進一步所示出，製程800可以包含在形成圖案的第一部分之後，在硬遮罩層中在第二方向上形成圖案的第二部分(方塊820)。例如，半導體處理工具102~114中的一或多者可以在形成圖案524的第一部分514之後，在硬遮罩層506中在第二方向上形成圖案524的第二部分522，如上文所描述。
如第8圖中進一步所示出，製程800可以包含基於圖案的第一部分及第二部分蝕刻基板，以在基板中形成複數個相交溝槽(方塊830)。例如，半導體處理工具102~114中的一或多者可以基於圖案524的第一部分514及第二部分522蝕刻基板304，以在基板304中形成複數個相交溝槽528，如上文所描述。
如第8圖中進一步所示出，製程800可以包含填充複數個相交溝槽以在基板中形成DTI結構(方塊840)。例如，半導體處理工具102~114中的一或多者可以填充複數個相交溝槽528以在基板304中形成DTI結構(例如DTI結構204及/或308)，如上文所描述。
製程800可以包含額外的實施方式，諸如下文及/或結合本文中別處所描述的一或多個其他製程所描述的任何單個實施方式或實施方式的任何組合。
在第一實施方式中，DTI結構包含在像素陣列(例如像素陣列200及/或300)中。在第二實施方式中，單獨或結合第一實施方式，製程800包含形成用於像素陣列的 像素感測器(例如像素感測器202及/或302)的光電二極體306，其中形成複數個相交溝槽包含在光電二極體之間形成複數個相交溝槽。在第三實施方式中，單獨或結合第一及第二實施方式中的一或多者，DTI結構的深度與DTI結構的寬度之間的比率在大約20至大約50的範圍內。在第四實施方式中，單獨或結合第一至第三實施方式中的一或多者，形成圖案524的第一部分514包含：在硬遮罩層506上方形成第一光阻劑層510，在第一光阻劑層510中形成第一光阻劑圖案512，基於第一光阻劑圖案512執行第一蝕刻操作以在硬遮罩層506中形成圖案524的第一部分514，以及去除第一光阻劑層510。
在第五實施方式中，單獨或結合第一至第四實施方式中的一或多者，形成圖案524的第二部分522包含：在去除第一光阻劑層510之後在硬遮罩層506上方形成第二光阻劑層518，在第二光阻劑層518中形成第二光阻劑圖案520，基於第二光阻劑圖案520執行第二蝕刻操作以在硬遮罩層506中形成圖案524的第二部分522，以及去除第二光阻劑層518。在第六實施方式中，單獨或結合第一至第五實施方式中的一或多者，製程800包含蝕刻穿過第一光阻劑層510至硬遮罩層506上方的第一抗反射塗層508，且執行第二蝕刻操作包含蝕刻穿過第二光阻劑層518至硬遮罩層506上方的第二抗反射塗層516。
在第七實施方式中，單獨或結合第一至第六實施方式中的一或多者，蝕刻基板304以在基板304中形成複數 個相交溝槽528包含蝕刻穿過ARD層502且蝕刻至基板304的至少一部分中以在基板304中形成複數個相交溝槽528。在第八實施方式中，單獨或結合第一至第七實施方式中的一或多者，製程800包含在蝕刻穿過ARD層502且蝕刻至基板304的至少一部分中以形成複數個相交溝槽528之後去除硬遮罩層506及ARD層502，且填充複數個相交溝槽528以在基板304中形成DTI結構308包含在去除硬遮罩層506及ARD層502之後填充複數個相交溝槽528以在基板304中形成DTI結構308。
儘管第8圖示出了製程800的實例方塊，但在一些實施方式中，與第8圖中所描繪的方塊相比，製程800可以包含額外的方塊、更少的方塊、不同的方塊或不同地配置的方塊。另外或替代地，製程800的方塊中的兩者或更多者可以並行執行。
第9圖為與形成DTI結構相關聯的實例製程900的流程圖。在一些實施方式中，第9圖的一或多個製程方塊可由一或多個半導體處理工具(例如半導體處理工具102~114中的一或多者)執行。另外或替代地，第9圖的一或多個製程方塊可以由裝置600的一或多個元件(諸如處理器620、記憶體630、儲存元件640、輸入元件650、輸出元件660及/或通訊元件670)執行。
如第9圖中所示出，製程900可以包含針對像素陣列的像素感測器在像素陣列的基板中形成光電二極體(方塊930)。例如，半導體處理工具102~114中的一或 多者可以針對像素陣列的像素感測器(例如像素感測器202及/或302)在像素陣列(例如像素陣列200及/或300)的基板304中形成光電二極體306，如上文所描述。
如第9圖中所示出，製程900可以包含在基板中形成複數個溝槽(方塊920)。例如，半導體處理工具102~114中的一或多者可以在基板304中形成複數個溝槽(例如溝槽408、418及/或528)，如上文所描述。在一些實施方式中，複數個溝槽形成在複數個光電二極體之間。在一些實施方式中，複數個溝槽包含第一溝槽子集(例如溝槽408及/或528a)及第二溝槽子集(例如溝槽418及/或528b)。在一些實施方式中，第一溝槽子集及第二溝槽子集近似垂直。
如第9圖中進一步所示出，製程900可以包含填充複數個溝槽以在基板中形成DTI結構(方塊910)。例如，半導體處理工具102~114中的一或多者可以填充複數個溝槽(例如溝槽408、418及/或528)以在基板304中形成DTI結構308，如上文所描述。
如第9圖中進一步所示出，製程900可以包含在基板上方、在DTI結構上方及在光電二極體上方形成介電層(方塊940)。例如，半導體處理工具102~114中的一或多者可以在基板304上方、在DTI結構308上方及在光電二極體306上方形成介電層312，如上文所描述。
如第9圖中進一步所示出，製程900可以包含在介電層上方形成金屬層(方塊950)。例如，半導體處理工 具102~114中的一或多者可以在介電層312上方形成金屬層314，如上文所描述。
如第9圖中進一步所示出，製程900可以包含蝕刻穿過金屬層且蝕刻至介電層的一部分中以形成網格結構(方塊960)。例如，半導體處理工具102~114中的一或多者可以蝕刻穿過金屬層314且蝕刻至介電層312的一部分中以形成網格結構316，如上文所描述。
如第9圖中進一步所示出，製程900可以包含在網格結構之間形成用於像素感測器的濾色區(方塊970)。例如，半導體處理工具102~114中的一或多者可以在網格結構316之間形成用於像素感測器(例如像素感測器202及/或302)的濾色區318，如上文所描述。
如第9圖中進一步所示出，製程900可以包含在網格結構上方及在濾色區上方形成像素陣列的微透鏡層(方塊980)。例如，半導體處理工具102~114中的一或多者可以在網格結構316上方及濾色區318上方形成像素陣列(例如像素陣列200及/或300)的微透鏡層320，如上文所描述。
製程900可以包含額外的實施方式，諸如下文及/或結合本文中別處所描述的一或多個其他製程所描述的任何單個實施方式或實施方式的任何組合。
在第一實施方式中，雙重圖案化技術包含基於第一光阻劑圖案(例如第一圖案406)形成複數個溝槽的第一子集及基於第二光阻劑圖案(例如第二圖案416)形成複數個 溝槽的第二子集。在第二實施方式中，單獨或結合第一實施方式，雙重圖案化技術包含：基於第一光阻劑圖案512在硬遮罩層506中形成硬遮罩圖案524的第一部分514，基於第二光阻劑圖案520在硬遮罩層506中形成硬遮罩圖案524的第二部分522，以及基於硬遮罩層506中的硬遮罩圖案524形成複數個溝槽。
儘管第9圖示出了製程900的實例方塊，但在一些實施方式中，與第9圖中所描繪的方塊相比，製程900可以包含額外的方塊、更少的方塊、不同的方塊或不同地配置的方塊。另外或替代地，製程900的方塊中的兩者或更多者可以並行執行。
以此方式，本文中所描述的雙重圖案化技術可以用於實現可以包含在像素陣列、CMOS影像感測器及/或另一種類型的半導體裝置中的超高縱橫比DTI結構。特別地，本文中所描述的雙重圖案化技術所提供的減少的拐角圓化及減少的蝕刻負載可以用於減小BDTI結構寬度且可以用於實現在大約20至大約50或更大的範圍內的DTI結構的縱橫比(例如DTI結構的高度或深度與DTI結構的寬度之間的比率)。DTI結構增加的縱橫比可以為藉由DTI結構隔離的像素感測器提供增加的全井容量(例如像素感測器在飽和之前可以保持的電荷量)且/或可以增加光學及/或DTI結構的電氣隔離效能以及其他實例。
如上文更詳細地描述，本文中所描述的一些實施方式提供了一種形成半導體裝置的方法。形成半導體裝置的 方法包含在基板上方的第一光阻劑層中形成第一圖案。方法包含基於第一圖案蝕刻基板以在基板內在第一方向上形成第一溝槽集合。方法包含在蝕刻基板以形成第一溝槽集合之後去除第一光阻劑層。方法包含在去除第一光阻劑層之後在基板上方形成第二光阻劑層。方法包含在第二光阻劑層中形成第二圖案。方法包含基於第二圖案蝕刻基板，以在基板內在第二方向上形成第二溝槽集合。在一些實施例中，方法包含填充該第一溝槽集合及該第二溝槽集合以形成一像素陣列的一深溝槽隔離(DTI)結構。在一些實施例中，方法包含形成用於該像素陣列的多個像素感測器的多個光電二極體；及其中該第一溝槽集合及該第二溝槽集合形成在該些光電二極體之間。在一些實施例中，方法包含在該基板上方形成一抗反射塗層(ARC)；及在該抗反射塗層上方形成該第一光阻劑層。在一些實施例中，該第一方向及該第二方向近似垂直，以使得該第一溝槽集合及該第二溝槽集合在該基板中的複數個地點處相交。在一些實施例中，方法包含在蝕刻該基板以形成該第二溝槽集合之前用一阻擋材料填充該第一溝槽集合。在一些實施例中，方法包含在蝕刻該基板以形成該第二溝槽集合之後自該第一溝槽集合去除該材料；以及在蝕刻該基板以形成該第二溝槽集合之後去除該第二光阻劑層。在一些實施例中，方法包含，該第一溝槽集合的一深度與該第一溝槽集合的一寬度之間的一比率在大約20至大約50的範圍內；及其中該第二溝槽集合的一深度與該第二溝槽集合的一寬度之間 的一比率在大約20至大約50的範圍內。
如上文更詳細地描述，本文中所描述的一些實施方式提供了一種形成半導體裝置的方法。形成半導體裝置的方法包含在基板上方的硬遮罩層中在第一方向上形成圖案的第一部分。方法包含在形成圖案的第一部分之後，在硬遮罩層中在第二方向上形成圖案的第二部分。方法包含基於圖案的第一部分及第二部分蝕刻基板，以在基板中形成複數個相交溝槽。方法包含填充複數個相交溝槽以在基板中形成DTI結構。在一些實施例中，該深溝槽隔離結構包含在一像素陣列中。在一些實施例中，方法包含形成用於該像素陣列的多個像素感測器的多個光電二極體；其中形成該些相交溝槽之步驟包括以下步驟：將該些相交溝槽形成在該些光電二極體之間。在一些實施例中，該深溝槽隔離結構的一深度與該深溝槽隔離結構的一寬度之間的一比率在大約20至大約50的範圍內。在一些實施例中，形成該圖案的該第一部分之步驟包括以下步驟：在該硬遮罩層上方形成一第一光阻劑層；在該第一光阻劑層中形成一第一光阻劑圖案；基於該第一光阻劑圖案執行一第一蝕刻操作，以在該硬遮罩層中形成該圖案的該第一部分；及去除該第一光阻劑層。在一些實施例中，形成該圖案的該第二部分之步驟包括以下步驟：在去除該第一光阻劑層之後，在該硬遮罩層上方形成一第二光阻劑層；在該第二光阻劑層中形成一第二光阻劑圖案；基於該第二光阻劑圖案執行一第二蝕刻操作，以在該硬遮罩層中形成該圖案的該第二 部分；及去除該第二光阻劑層。在一些實施例中，執行該第一蝕刻操作之步驟包括以下步驟：穿過該第一光阻劑層蝕刻至該硬遮罩層上方的一第一抗反射塗層(ARC)；及其中執行該第二蝕刻操作之步驟包括以下步驟：穿過該第二光阻劑層蝕刻至該硬遮罩層上方的一第二抗反射塗層。在一些實施例中，蝕刻該基板以在該基板中形成該些相交溝槽之步驟包括以下步驟：蝕刻穿過一灰化可去除介電質(ARD)層且蝕刻至該基板的至少一部分中以在該基板中形成該些相交溝槽。在一些實施例中，方法包含在蝕刻穿過該灰化可去除介電質層且蝕刻至該基板的至少該部分以形成該些相交溝槽之後，去除該硬遮罩層及該灰化可去除介電質層；及其中填充該些相交溝槽以在該基板中形成該深溝槽隔離結構之步驟包括以下步驟：在去除該硬遮罩層及該灰化可去除介電質層之後，填充該些相交溝槽以在該基板中形成該深溝槽隔離結構。
如上文更詳細地描述，本文中所描述的一些實施方式提供了一種形成半導體裝置的方法。形成半導體裝置的方法包含通過雙重圖案化技術在像素陣列的基板中形成複數個溝槽，其中複數個溝槽包含第一溝槽子集及第二溝槽子集，且其中第一溝槽子集及第二溝槽子集近似垂直。方法包含填充複數個溝槽以在基板中形成DTI結構。方法包含在像素陣列的像素感測器的基板中的DTI結構之間形成光電二極體。方法包含在基板上方、DTI結構上方及光電二極體上方形成介電層。方法包含在介電層上方形成金屬 層。方法包含蝕刻穿過金屬層且蝕刻至介電層的一部分以形成網格結構。方法包含在網格結構之間形成像素感測器的濾色區。方法包含在網格結構上方及濾色區上方形成像素陣列的微透鏡層。在一些實施例中，該雙重圖案化技術包括以下步驟：基於一第一光阻劑圖案形成該些溝槽的該第一子集之步驟；及基於一第二光阻劑圖案形成該些溝槽的該第二子集之步驟。在一些實施例中，該雙重圖案化技術包括以下步驟：基於一第二光阻劑圖案在該硬遮罩層中形成該硬遮罩圖案的一第二部分之步驟；及基於該硬遮罩層中的該硬遮罩圖案形成該些溝槽之步驟。
前述概述了若干實施例的特徵，以使得熟習此項技術者可以較佳地理解本揭露的態樣。熟習此項技術者應當瞭解，其可以容易地將本揭露用作設計或修改其他製程及結構的基礎，以供實現本文中所引入的實施例的相同目的及/或達成相同優點。熟習此項技術者亦應該認識到，這些等效構造不脫離本揭露的精神及範疇，且在不脫離本揭露的精神及範疇的情況下，熟習此項技術者可以進行各種改變、取代及變更。
700:製程
710、720、730、740、750、760:方塊

Claims (10)

  1. 一種形成半導體裝置的方法，包括以下步驟：形成用於一像素陣列的多個像素感測器的多個光電二極體；在一基板上方的一第一光阻劑層中形成一第一圖案；基於該第一圖案蝕刻該基板以在該基板內在一第一方向上形成一第一溝槽集合；在蝕刻該基板以形成該第一溝槽集合之後去除該第一光阻劑層；在去除該第一光阻劑層之後，在該基板上方形成一第二光阻劑層；在該第二光阻劑層中形成一第二圖案；基於該第二圖案蝕刻該基板以在該基板內在一第二方向上形成一第二溝槽集合，其中該第一溝槽集合及該第二溝槽集合形成在該些光電二極體之間；及填充該第一溝槽集合及該第二溝槽集合以形成該像素陣列的一深溝槽隔離結構。
  2. 如請求項1所述之方法，進一步包括以下步驟：在該基板及該深溝槽隔離結構上方形成一介電層及一金屬層。
  3. 如請求項2所述之方法，進一步包括以下步 驟：在該介電層及該金屬層中形成多個濾色區。
  4. 如請求項1所述之方法，進一步包括以下步驟：在該基板上方形成一抗反射塗層；及在該抗反射塗層上方形成該第一光阻劑層。
  5. 如請求項1所述之方法，其中該第一方向及該第二方向近似垂直，以使得該第一溝槽集合及該第二溝槽集合在該基板中的複數個地點處相交。
  6. 如請求項1所述之方法，進一步包括以下步驟：在蝕刻該基板以形成該第二溝槽集合之前用一阻擋材料填充該第一溝槽集合。
  7. 如請求項6所述之方法，進一步包括以下步驟：在蝕刻該基板以形成該第二溝槽集合之後自該第一溝槽集合去除該阻擋材料；以及在蝕刻該基板以形成該第二溝槽集合之後去除該第二光阻劑層。
  8. 如請求項1所述之方法，其中該第一溝槽集合的一深度與該第一溝槽集合的一寬度之間的一比率在20至50的範圍內；以及該第二溝槽集合的一深度與該第二溝槽集合的一寬度之間的一比率在20至50的範圍內。
  9. 一種形成半導體裝置的方法，包括以下步驟：形成用於一像素陣列的多個像素感測器的多個光電二極體；在一基板上方的一硬遮罩層中在一第一方向上形成一圖案的一第一部分；在形成該圖案的該第一部分之後，在該硬遮罩層中在一第二方向上形成該圖案的一第二部分；基於該圖案的該第一部分及該第二部分蝕刻該基板，以在該基板中形成複數個相交溝槽，其中該些相交溝槽形成在該些光電二極體之間；及填充該些相交溝槽以在該基板中形成該像素陣列的一深溝槽隔離結構。
  10. 一種形成半導體裝置的方法，包括以下步驟：在用於一像素陣列的多個像素感測器的一像素陣列的一基板中形成複數個光電二極體；藉由一雙重圖案化技術在該基板中形成複數個溝槽， 其中該些溝槽形成在該些光電二極體之間，其中該些溝槽包含一第一溝槽子集及一第二溝槽子集，且其中該第一溝槽子集及該第二溝槽子集近似垂直；填充該些溝槽以在該基板中形成一深溝槽隔離結構；在該基板上方、該深溝槽隔離結構上方及該光電二極體上方形成一介電層；在該介電層上方形成一金屬層；蝕刻穿過該金屬層且蝕刻至該介電層的一部分以形成一網格結構；在該網格結構之間形成該像素感測器的多個濾色區；及在該網格結構上方及該濾色區上方形成該像素陣列的一微透鏡層。
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