KR100698078B1 - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100698078B1 KR100698078B1 KR1020050112998A KR20050112998A KR100698078B1 KR 100698078 B1 KR100698078 B1 KR 100698078B1 KR 1020050112998 A KR1020050112998 A KR 1020050112998A KR 20050112998 A KR20050112998 A KR 20050112998A KR 100698078 B1 KR100698078 B1 KR 100698078B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- trench
- semiconductor substrate
- forming
- film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 238000002955 isolation Methods 0.000 claims abstract description 25
- 229920000642 polymer Polymers 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 9
- 230000001590 oxidative effect Effects 0.000 claims abstract description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 14
- 239000000126 substance Substances 0.000 claims description 11
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 5
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 5
- 229910052799 carbon Inorganic materials 0.000 claims description 5
- 229910052731 fluorine Inorganic materials 0.000 claims description 5
- 239000011737 fluorine Substances 0.000 claims description 5
- 238000007517 polishing process Methods 0.000 claims 2
- 238000000151 deposition Methods 0.000 claims 1
- 230000005684 electric field Effects 0.000 abstract description 3
- 238000005498 polishing Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명은 트렌치의 모서리 부분을 보다 확실하게 라운딩하여 전자 누설을 방지하고 전계 집중에 의한 문턱전압의 저하를 막을 수 있는 반도체 소자의 제조 방법에 관한 것으로, 액티브 영역과 소자 분리 영역이 정의되는 반도체 기판에 패드 절연막을 형성하는 단계; 상기 소자 분리 영역의 상기 패드 절연막과 상기 반도체 기판을 소정 깊이로 식각하여 제 1 트렌치를 형성하는 단계; 상기 제 1 트렌치의 내벽에 폴리머를 형성하는 단계; 상기 폴리머 및 패드 절연막을 마스크로 이용하여 상기 반도체 기판을 소정 깊이로 식각하여 제 2 트렌치를 형성하는 단계; 상기 폴리머를 제거하고 상기 반도체 기판을 열산화하여 상기 트렌치의 모서리 부분이 라운딩되도록 열산화막을 형성하는 단계; 그리고 상기 제 1, 제 2 트렌치내에 소자 분리용 절연막을 형성하는 단계를 포함한 것이다.
소자 분리막, 반도체 솨자
Description
도 1a 내지 조 1e는 종래의 반도체 소자의 소자 분리막 형성 공정 단면도
도 2a 내지 2j는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막의 공정 단면도
도면의 주요 부분에 대한 설명
11 : 반도체 기판 12 : 패드 절연막
13 : 포토레지스트 14 : 제 1 트렌치
15 : 폴리머 16 : 제 2 트렌치
17 : 열산화막 18 : 소자 분리막
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 소자 분리막(STI; Shallow Trench Isolation)을 형성하기 위한 트렌치(trench)의 모서리 부분을 라운딩하여 반도체 소자의 성능을 향상시킨 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 메모리 소자 및 이미지 센서 등의 반도체 소자는 복수개의 단위 소자들이 반도체 기판에 고집적되어 만들어 진다. 이와 같이 복수개의 단위 소자 들을 반도체 기판에 고집적화하기 위해서는 반도체 기판을 상기 복수개의 단위 소자에 상응하도록 복수개의 액티브 영역을 정의하고 나머지 부분은 필드 영역으로 정의하여 상기 필드 영역에 필드 산화막 또는 소자 분리막을 형성하여야 한다.
최근의 반도체 소자 제조 방법에서는 단위 소자들이 고집적화되므로 필드 영역에 필드산화막을 형성하여 액티브 영역 들을 격리시키는 것보다 필드 영역에 트렌치를 형성하고 트렌치내에 TEOS막 등의 절연막을 채우고 상기 트렌치 영역에만 남도록 화학 기계적 연마(CMP; Chemical Mechanical Polishing) 공정으로 상기 절연막을 제거한다.
이와 같은 종래의 소자 격리막을 형성하는 방법을 설명하면 다음과 같다.
도 1a 내지 1d는 종래의 반도체 소자 중 소자 격리막을 형성하는 공정 단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(1)에 패드 절연막(2)을 형성하고, 상기 패드 절연막(2)위에 감광막(3)을 형성한다. 여기서, 상기 패드 절연막(2)은 패드 산화막(pad oxide), 패드 질화막(pad nitride) 및 TEOS(Tetra Ethyl Ortho Silicate) 산화막이 적층된 구조로 형성할 수 있다.
도 1b에 도시한 바와 같이, 액티브 영역과 필드 영역을 정의하는 마스크를 이용하여 노광 및 현상하여 상기 필드 영역의 상기 감광막(3)을 선택적으로 제거한다.
도 1c에 도시한 바와 같이, 상기 패터닝된 감광막(3)을 마스크로 이용하여 상기 필드 영역의 패드 절연막(2) 및 반도체 기판(1)을 소정 깊이로 식각하여 트렌 치(trench, 4)을 형성한다.
도 1d에 도시한 바와 같이, 상기 트렌치(4)의 모서리 부분을 라운딩하기 위하여 상기 트렌치(4)내부의 반도체 기판(1)을 열산화하여 상기 트렌치(4)내부에 열산화막(5)을 형성한다.
도 1e에 도시한 바와 같이, 상기 패드 절연막(2), 감광막(3) 및 열산화막(5)을 제거한다. 그리고 상기 트렌치(4)가 채워지도록 상기 반도체 기판(1) 전면에 O3 TEOS막 등을 형성하고, 화학 기계적 연마(CMP; Chemical Mechanical Polishing) 공정으로 상기 트렌치(4) 영역에만 남도록 상기 O3 TEOS막을 제거하여 소자 분리막(6)을 형성한다.
그리고, 도면에는 도시되지 않았지만, 상기 소자 분리막(6)에 의해 격리된 각 액티브 영역에 단위 소자들을 형성한다.
그러나, 상기와 같은 종래의 반도체 소자 제조 방법에 있어서는 다음과 같은 문제점이 있었다.
상기 필드 영역에 트렌치를 형성하고 트렌치의 모서리 부분을 라운딩하기 위하여 열 산화 공정을 진행하지만 트렌치의 모서리 부분이 쉽게 라운딩되지 않아 상기 액티브 영역의 모서리 부분에서 누설 전류가 발생하게 된다. 따라서, 반도체 소자의 성능이 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 트렌치의 모서리 부 분을 보다 확실하게 라운딩하여 전자 누설을 방지하고 전계 집중에 의한 문턱전압의 저하를 막을 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법은, 액티브 영역과 소자 분리 영역이 정의되는 반도체 기판에 패드 절연막을 형성하는 단계; 상기 소자 분리 영역의 상기 패드 절연막과 상기 반도체 기판을 소정 깊이로 식각하여 제 1 트렌치를 형성하는 단계; 상기 제 1 트렌치의 내벽에 폴리머를 형성하는 단계; 상기 폴리머 및 패드 절연막을 마스크로 이용하여 상기 반도체 기판을 소정 깊이로 식각하여 제 2 트렌치를 형성하는 단계; 상기 폴리머를 제거하고 상기 반도체 기판을 열산화하여 상기 트렌치의 모서리 부분이 라운딩되도록 열산화막을 형성하는 단계; 그리고 상기 제 1, 제 2 트렌치내에 소자 분리용 절연막을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
상기 폴리머 제거시 상기 패드 절연막도 더 제거함에 특징이 있다.
상기 폴리머는 카본을 함유한 불소 가스로 플라즈마를 발생하여 상기 제 1 트렌치의 내측면에 형성함에 특징이 있다.
상기 카본을 함유한 불소 가스는 CH2F2 또는 C4F8/C5F8을 구비함에 특징이 있다.
상기 소자 분리용 절연막을 형성하는 단계는, 상기 패드 절연막 및 열산화막을 제거하는 단계와, 상기 제 1, 제 2 트렌치에 충분히 채워지도록 상기 반도체 기 판 전면에 절연막을 형성하는 단계와, 화학 기계적 연마 공정으로 상기 제 1, 제 2 트렌치 영역에만 남도록 상기 절연막을 제거하는 단계를 포함함에 특징이 있다.
상기 소자 분리용 절연막을 형성하는 단계는, 상기 제 1, 제 2 트렌치에 충분히 채워지도록 상기 패드 절연막 및 열산화막을 포함한 반도체 기판 전면에 절연막을 형성하는 단계와, 화학 기계적 연마 공정으로 상기 액티브 영역의 상기 반도체 기판 표면이 노출되도록 상기 패드 절연막, 열산화막 및 절연막을 제거하는 단계를 포함함에 특징이 있다.
상기 절연막은 O3 TEOS막 또는 HDP(High Density plasma) 산화막을 포함함에 특징이 있다.
상기와 같은 특징을 갖는 본 발명에 따른 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 2a 내지 2j는 본 발명의 실시예에 따른 반도체 소자의 공정 단면도이다.
도 2a에 도시한 바와 같이, 액티브 영역(active region)과 필드 영역(field region)이 정의되는 반도체 기판(11)에 패드 절연막(12)을 형성한다. 여기서 상기 패드 절연막(12)은 패드 산화막(pad oxide), 패드 질화막(pad nitride) 및 TEOS(Tetra Ethyl Ortho Silicate) 산화막이 적층된 구조를 이룬다.
도 2b에 도시한 바와 같이, 상기 패드 절연막(12)위에 감광막(13)을 형성한다. 그리고, 액티브 영역과 필드 영역을 정의하는 마스크를 이용한 노광 및 현상 공정으로 상기 필드 영역의 상기 감광막(13)을 선택적으로 제거한다.
도 2c에 도시한 바와 같이, 상기 패터닝된 감광막(13)을 마스크로 이용하여 상기 필드 영역의 패드 절연막(12) 및 반도체 기판(11)을 소정 깊이로 식각하여 제 1 트렌치(trench, 14)을 형성한다.
도 2d에 도시한 바와 같이, 상기 패터닝된 감광막(13) 및 패드 절연막(12)을 포함한 상기 제 1 트렌치(14)의 양 측벽에 폴리머(polymer)(15)를 형성한다.
여기서, 상기 폴리머(15)는 CH2F2 또는 C4F8/C5F8 등의 카본을 함유한 불소계열 가스로 플라즈마(plasma)를 발생하여 상기 포토레지스트(13) 및 패드 절연막(12)의 양 측면과 제 1 트렌치(14) 내벽에 형성한다. 이때, 상기 폴리머(15)는 제 1 트렌치(14)를 포함한 감광막(13)의 전면에 형성될 수 있다. 이 경우, 도 2b에 도시한 바와 같이 마스크를 이용한 노광 및 현상 즉, 에치 백(Etch Back) 공정으로 상기 폴리머(15)가 상기 제 1 트렌치(14)의 양 측벽에만 형성될 수 있다.
도 2e에 도시한 바와 같이, 상기 포토레지스트(13) 및 폴리머(15)를 마스크로 이용하여 상기 반도체 기판(11)을 소정 깊이로 식각하여 제 2 트렌치(16)를 형성한다.
도 2f 및 도 2g에 도시한 바와 같이, 상기 포토레지스트(13), 폴리머(15) 및 패드 절연막(12)을 모두 제거한다. 여기서, 도 2g에 도시한 바와 같이, 상기 패드 절연막(12)만 남도록 할 수도 있다.
도 2h 및 도 2i에 도시한 바와 같이, 상기 제 1, 제 2 트렌치(14, 16)의 모서리 부분을 라운딩하기 위하여 상기 제 1, 제 2 트렌치를 포함한 상기 반도체 기판(11)을 열산화하여 상기 제 1, 제 2 트렌치(14, 16) 내부 또는/그리고 상기 반도체 기판(11) 표면에 열산화막(17)을 형성한다.
도 2j에 도시한 바와 같이, 상기 패드 절연막(12) 및 열산화막(17)을 제거하 고, 상기 제 1, 제 2 트렌치(14, 16)에 충분히 채워지도록 상기 반도체 기판(11) 전면에 O3 TEOS막 또는 HDP(High Density plasma) 산화막 등을 형성하고, 화학 기계적 연마(CMP; Chemical Mechanical Polishing) 공정으로 상기 트렌치(14, 16) 영역에만 남도록 상기 O3 TEOS막 또는 HDP(High Density plasma) 산화막을 제거하여 소자 분리막(18)을 형성한다.
상기에서, 도면에는 도시되지 않았지만, 상기 패드 절연막(12) 및 열산화막(17)을 제거하기 전에, 상기 제 1, 제 2 트렌치(14, 16)에 충분히 채워지도록 상기 반도체 기판(11) 전면에 O3 TEOS막 또는 HDP(High Density plasma) 산화막 등을 형성하고, 화학 기계적 연마(CMP; Chemical Mechanical Polishing) 공정으로 상기 액티브 영역의 상기 반도체 기판(11) 표면이 노출되도록 상기 O3 TEOS막 또는 HDP(High Density plasma) 산화막, 패드 절연막(12) 및 열 산화막(17)을 제거하여 상기 트렌치 내부에 소자 분리막(18)을 형성할 수도 있다.
그리고, 도면에는 도시되지 않았지만, 상기 소자 분리막(18)에 의해 격리된 각 액티브 영역에 단위 소자들을 형성한다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
즉, 본 발명의 반도체 소자 제조 방법은, 상술한 바와 같이, 상기 소자 분리 영역에 1차 트렌치를 형성하고 상기 1차 트렌치의 측벽에 폴리머를 형성한 후, 상 기 폴리머를 마스크로 이용하여 상기 소자 분리 영역에 2차 트렌치를 형성하여 트렌치의 모서리 부분이 계단 형태를 갖도록 형성한다. 그 후, 모서리 부분에 계단 형태를 형성한 후 상기 반도체 기판을 열산화하여 상기 트렌치의 모서리 부분을 보다 더 크게 라운딩한다.
따라서, 상기 액티브 영역의 모서리 부분에서의 누설 전류 및 전계 집중에 의한 문턱전압의 저하를 방지할 수 있을 뿐만아니라, 반도체 소자의 성능을 향상시킬 수 있다.
Claims (8)
- 액티브 영역과 소자 분리 영역이 정의되는 반도체 기판에 패드 절연막을 형성하는 단계;상기 소자 분리 영역의 상기 패드 절연막과 상기 반도체 기판을 소정 깊이로 식각하여 제 1 트렌치를 형성하는 단계;상기 제 1 트렌치를 포함한 기판의 전면에 폴리머를 증착 및 식각하여 상기 제 1 트렌치의 양 측벽에 폴리머를 형성하는 단계;상기 폴리머 및 패드 절연막을 마스크로 이용하여 상기 반도체 기판을 소정 깊이로 식각하여 제 2 트렌치를 형성하는 단계;상기 폴리머와 상기 패드 절연막을 제거하고 상기 반도체 기판을 열산화하여 산화막을 형성하는 단계; 그리고상기 제 1, 제 2 트렌치내에 소자 분리용 절연막을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 폴리머는카본을 함유한 불소 가스로 플라즈마를 발생하여 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 카본을 함유한 불소 가스는 CH2F2, C4F8, C5F8 중 어느 하나의 가스를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 소자 분리용 절연막을 형성하는 단계는,상기 패드 절연막 및 열산화막을 제거하는 단계와,상기 제 1, 제 2 트렌치에 충분히 채워지도록 상기 반도체 기판 전면에 절연막을 형성하는 단계와,화학 기계적 연마 공정으로 상기 제 1, 제 2 트렌치 영역에만 남도록 상기 절연막을 제거하는 단계를 포함함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 절연막은 O3 TEOS막 또는 HDP(High Density plasma) 산화막을 포함함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 소자 분리용 절연막을 형성하는 단계는,상기 제 1, 제 2 트렌치에 충분히 채워지도록 상기 패드 절연막 및 열산화막을 포함한 반도체 기판 전면에 절연막을 형성하는 단계와,화학 기계적 연마 공정으로 상기 액티브 영역의 상기 반도체 기판 표면이 노출되도록 상기 패드 절연막, 열산화막 및 절연막을 제거하는 단계를 포함함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 절연막은 O3 TEOS막 또는 HDP(High Density plasma) 산화막을 포함함을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050112998A KR100698078B1 (ko) | 2005-11-24 | 2005-11-24 | 반도체 소자의 제조 방법 |
| US11/320,772 US7611962B2 (en) | 2005-11-24 | 2005-12-30 | Method for fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050112998A KR100698078B1 (ko) | 2005-11-24 | 2005-11-24 | 반도체 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100698078B1 true KR100698078B1 (ko) | 2007-03-23 |
Family
ID=38054103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050112998A KR100698078B1 (ko) | 2005-11-24 | 2005-11-24 | 반도체 소자의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7611962B2 (ko) |
| KR (1) | KR100698078B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101060619B1 (ko) | 2009-02-09 | 2011-08-31 | 주식회사 하이닉스반도체 | 반도체 장치의 소자분리막 제조방법 및 이를 이용한 비휘발성 메모리 장치 제조방법 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070246795A1 (en) * | 2006-04-20 | 2007-10-25 | Micron Technology, Inc. | Dual depth shallow trench isolation and methods to form same |
| US7795152B2 (en) | 2006-05-10 | 2010-09-14 | Micron Technology, Inc. | Methods of making self-aligned nano-structures |
| KR100881517B1 (ko) * | 2007-07-25 | 2009-02-05 | 주식회사 동부하이텍 | 반도체 소자의 구리배선 형성 방법 |
| US8120137B2 (en) * | 2008-05-08 | 2012-02-21 | Micron Technology, Inc. | Isolation trench structure |
| CN109585293B (zh) * | 2017-09-29 | 2021-12-24 | 台湾积体电路制造股份有限公司 | 切割金属工艺中的基脚去除 |
| US20200135898A1 (en) * | 2018-10-30 | 2020-04-30 | International Business Machines Corporation | Hard mask replenishment for etching processes |
| US20220285203A1 (en) * | 2021-03-04 | 2022-09-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Double patterning techniques for forming a deep trench isolation structure |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030001875A (ko) * | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6376330A (ja) * | 1986-09-18 | 1988-04-06 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5674775A (en) * | 1997-02-20 | 1997-10-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Isolation trench with a rounded top edge using an etch buffer layer |
| TW501230B (en) * | 1997-10-04 | 2002-09-01 | United Microelectronics Corp | Manufacture method shallow trench isolation |
| US5801083A (en) * | 1997-10-20 | 1998-09-01 | Chartered Semiconductor Manufacturing, Ltd. | Use of polymer spacers for the fabrication of shallow trench isolation regions with rounded top corners |
| US6228747B1 (en) * | 1998-03-25 | 2001-05-08 | Texas Instruments Incorporated | Organic sidewall spacers used with resist |
| US6096612A (en) * | 1998-04-30 | 2000-08-01 | Texas Instruments Incorporated | Increased effective transistor width using double sidewall spacers |
| US6225187B1 (en) * | 1999-02-12 | 2001-05-01 | Nanya Technology Corporation | Method for STI-top rounding control |
| US6228727B1 (en) * | 1999-09-27 | 2001-05-08 | Chartered Semiconductor Manufacturing, Ltd. | Method to form shallow trench isolations with rounded corners and reduced trench oxide recess |
| US6914009B2 (en) * | 2001-05-07 | 2005-07-05 | Applied Materials Inc | Method of making small transistor lengths |
| US6555442B1 (en) * | 2002-01-08 | 2003-04-29 | Taiwan Semiconductor Manufacturing Company | Method of forming shallow trench isolation with rounded corner and divot-free by using disposable spacer |
| DE10345346B4 (de) * | 2003-09-19 | 2010-09-16 | Atmel Automotive Gmbh | Verfahren zur Herstellung eines Halbleiterbauelements mit aktiven Bereichen, die durch Isolationsstrukturen voneinander getrennt sind |
-
2005
- 2005-11-24 KR KR1020050112998A patent/KR100698078B1/ko not_active IP Right Cessation
- 2005-12-30 US US11/320,772 patent/US7611962B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030001875A (ko) * | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
Non-Patent Citations (1)
| Title |
|---|
| 1020030001875 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101060619B1 (ko) | 2009-02-09 | 2011-08-31 | 주식회사 하이닉스반도체 | 반도체 장치의 소자분리막 제조방법 및 이를 이용한 비휘발성 메모리 장치 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7611962B2 (en) | 2009-11-03 |
| US20070117346A1 (en) | 2007-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100764742B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100739656B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100698078B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100607330B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100845103B1 (ko) | 반도체소자의 제조방법 | |
| US7378703B2 (en) | Semiconductor device having step gates and method for fabricating the same | |
| JP2004296754A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR100596876B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100839528B1 (ko) | 트렌치형 소자분리막을 갖는 반도체 소자 및 그 제조 방법 | |
| JP2009158916A (ja) | 半導体素子のトレンチ形成方法 | |
| KR20030056602A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20050052006A (ko) | 트렌치형 소자분리막을 갖는 반도체 소자 및 그 제조 방법 | |
| KR100912987B1 (ko) | 반도체 소자의 트렌치 형성 방법 | |
| KR100831671B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100801733B1 (ko) | 서로 다른 두께의 측벽산화막을 갖는 트랜치 소자분리막형성방법 | |
| KR20080071809A (ko) | 반도체 소자의 형성 방법 | |
| KR20060076498A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100700283B1 (ko) | 반도체소자의 소자분리용 트랜치 형성방법 | |
| KR20060076517A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100760908B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20060134320A (ko) | 반도체소자의 트랜치 소자분리막 및 그 제조방법 | |
| KR100870293B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20060078197A (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR100826779B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20050003013A (ko) | 반도체 소자의 소자분리막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20051124 |
|
| PA0201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20061107 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20070223 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20070315 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20070316 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20100223 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20110221 Start annual number: 5 End annual number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20120221 Year of fee payment: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20120221 Start annual number: 6 End annual number: 6 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |