KR100839528B1 - 트렌치형 소자분리막을 갖는 반도체 소자 및 그 제조 방법 - Google Patents

트렌치형 소자분리막을 갖는 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 주변영역의 소자분리막이 완충용 라이너를 갖고 형성됨에 따른 소자분리막 주변의 누설전류를 방지할 수 있는 반도체 소자 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체 소자의 제조 방법은 셀영역과 주변영역이 정의된 반도체 기판의 각 소자 분리 예정 영역을 소정 깊이만큼 식각하여 다수의 트렌치를 형성하는 단계; 상기 다수의 트렌치 각각의 내측 표면에 측벽산화막을 형성하는 단계; 상기 측벽산화막을 포함한 상기 반도체 기판 상부에 완충용 라이너를 형성하는 단계; 상기 완충용 라이너 중에서 상기 주변영역에 형성되어 있는 트렌치의 바닥쪽(또는 측벽쪽)에 형성된 부분을 제거하는 단계; 상기 다수의 트렌치 내부가 충분히 매립되도록 절연막을 형성하는 단계; 및 상기 절연막을 평탄화하여 상기 셀영역에 형성되는 소자들 사이를 분리하는 제1소자분리막과 상기 주변영역에 형성되는 소자들 사이를 분리하는 제2소자분리막을 형성하는 단계를 포함한다.
소자분리막, STI, 완충용 라이너, 측벽산화막, 인산용액, 누설전류, 트랩, 전자, 대기전류

Description

트렌치형 소자분리막을 갖는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH TRENCH TYPE ISOLATION AND METHOD FOR MAKING THE SAME}
도 1a 및 도 1b는 종래 기술에 따른 STI 구조를 갖는 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 2는 종래 기술에 따른 반도체 소자의 주변영역의 누설전류 경로를 나타낸 도면,
도 3은 본 발명의 제1실시예에 따른 반도체 소자를 도시한 구조 단면도,
도 4a 내지 도 4e는 도 3에 도시된 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 5는 본 발명의 제1실시예에 따른 STI 구조에 의하여 분리된 주변영역의 트랜지스터의 일부분을 나타낸 단면도,
도 6a 및 도 6b는 본 발명의 제2실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 7a 내지 도 7c는 본 발명의 제2실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 8은 본 발명의 제4실시예에 따른 반도체 소자의 구조 단면도,
도 9a 내지 도 9c는 본 발명의 제5실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 10은 본 발명의 제6실시예에 따른 반도체 소자의 구조 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 24a, 24b : 제1,2트렌치
25 : 측벽산화막 26 : 완충용 라이너
28 : 절연막 29a, 29b : 제1,2소자분리막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 트렌치 구조의 소자분리막을 갖는 반도체 소자의 제조 방법에 관한 것이다.
반도체 기술의 진보와 더불어 더 나아가서는 반도체 소자의 고속화, 고집적화가 진행되고 있다. 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 치수도 고정밀화가 요구되고 있다. 이는 반도체 소자에 있어서, 넓은 영역을 차지하는 소자 분리 영역에도 적용된다.
반도체 소자의 소자분리막으로는 로코스(LOCOS) 산화막이 대부분 이용되었다. 그러나, 로코스 방식의 소자 분리막은 그 가장자리 부분에 새부리 형상의 버즈빅이 발생하여, 활성영역의 면적을 감소시키면서 누설전류를 발생시키는 단점을 갖 는다.
현재에는 좁은 폭을 가지면서, 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조가 제안되었으며, 이러한 STI 구조를 갖는 반도체 소자에 대하여 도 1a 및 도 1b를 참조하여 설명하기로 한다.
도 1a 및 도 1b는 종래 기술에 따른 STI 구조를 갖는 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)의 상부에 소자분리영역을 노출시키기 위한 다층 패드(12)를 형성한다. 이때, 반도체 기판(11)은 셀영역(cell area)과 주변영역(peripheral area)으로 구분되며, 다층 패드(12)는 패드산화막과 패드질화막의 적층막이 이용될 수 있다.
이어서, 다층 패드(12)를 식각마스크로 이용하여 노출된 반도체 기판(11)을 설정된 깊이로 식각하여 반도체 기판(11) 내에 트렌치(t1, t2)를 형성한다. t1은 셀영역에 형성되는 트렌치이고, t2는 주변영역에 형성되는 트렌치이다. 한편, 트렌치(t1, t2)를 형성하기 위한 식각 공정은 예를 들어, 플라즈마 가스를 이용한 건식식각 방식이 이용된다. 이때, 트렌치(t1, t2)를 형성하기 위한 건식 식각 공정으로 인하여, 트렌치(t1, t2) 내측 표면에 실리콘 격자 결함(defect) 및 데미지(damage)가 발생될 수 있다. 이러한 실리콘 격자 결함 및 데미지를 감소시키기 위하여, 트렌치(t1, t2) 내측 표면을 열산화시켜 측벽산화막(13)을 형성하고 있다.
다음으로, 측벽산화막(13)을 포함한 다층 패드(12) 상에 완충용 라이너(liner, 14)를 형성한다. 이때, 완충용 라이너(14)는 알려진 바와 같이, 실 리콘으로 된 반도체 기판(11)과 이후 트렌치(t1, t2)내에 매립되어질 실리콘산화막간의 열팽창 계수 차이로 인한 스트레스 발생을 방지하는 역할을 한다.
도 1b에 도시된 바와 같이, 트렌치(t1, t2)들이 충분히 매립되어질 수 있도록, 반도체 기판(11) 결과물 상부에 절연물 예를 들어, 고밀도플라즈마 산화막(high density plasma)을 증착한다. 이어서, 고밀도 플라즈마 산화막과 완충용 라이너(14)를 다층패드(12)의 표면이 노출되도록 화학적기계적연마(chemical mechanical polishing; CMP)하여, 트렌치(t1, t2)내에 고밀도 플라즈마 산화막을 매립시킨다. 이에 따라, STI 구조의 제1,2소자분리막(15a, 15b)이 완성된다. 후속 공정으로, 다층패드(12)를 제거한다.
그러나, 종래기술의 STI 구조를 갖는 반도체 소자는 도 2에 도시된 바와 같은 문제점을 갖는다.
도 2는 종래 기술에 따른 반도체 소자의 주변영역의 누설전류 경로를 나타낸 도면으로서, 이해를 돕기 위해 확대한 도면이다.
도 2에 도시된 바와 같이, 일반적으로 트랜지스터의 핫 캐리어(hot carrier)들은 높은 에너지를 지니고 있으므로, 박막의 게이트산화막(16)으로 튀어오르거나, 측벽산화막(13)을 관통하여 소자분리막(15b)에 침투하기 쉽다. 여기서, 소자분리막(15b)에 침투되는 핫 캐리어들은 대부분 전자(19a)로서, 소자분리막(15b)내의 완충용 라이너(14) 및 완충용 라이너(14)와 측벽산화막(13)의 계면에 쉽게 트랩된다. 이때, 측벽산화막(13)의 두께가 상술한 바와 같이 매우 얇은 막이므로 전자(19a)들은 매우 조밀하게 트랩된다. 이와같이 소자분리막(15b)의 가장자리에 전자(19a)들이 밀집되면, 트랜지스터들이 형성되는 반도체 기판(11)의 홀(hole, 19b)들이 소자분리막(15b)의 외주면에 유기된다. 이때, 전자(19a)들이 완충용 라이너(14) 및 완충용 라이너(14)와 측벽산화막(13)의 계면에 매우 조밀하게 트랩되어 있으므로, 반도체 기판(11)내의 홀(19b)들도 이와 대응하도록 매우 조밀하게 모이게 된다.
따라서, 소자분리막(15b)의 외주면에 밀집된 홀(19b)이 소자분리막(15b)을 사이에 두고 분리된 접합영역(18a, 18b)간을 연결시키는 전류패스(I)로 작용한다. 이로 인하여, 소자분리막(15b)에 의하여 소자 분리되었다고 하더라도 인접하는 트랜지스터 사이에는 대기전류(standby current) 또는 자기리프레시전류(Self refresh current)와 같은 누설 전류가 발생되어, 트랜지스터 특성이 열화된다. 여기서, 미설명 도면 부호 17은 트랜지스터의 게이트전극을 나타낸다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 소자분리막 주변의 누설전류를 방지할 수 있는 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자는 셀영역과 주변 영역을 포함하는 반도체 기판; 상기 셀영역의 상기 반도체 기판 내에 형성된 제1트렌치; 상기 주변영역의 상기 반도체 기판 내에 형성된 제2트렌치; 상기 제1트렌치 내측 표면에 형성된 제1측벽산화막, 상기 제1측벽산화막 표면에 형성된 제1완충용 라이너 및 상기 제1완충용 라이너 표면 상에 상기 제1트렌치가 매립되도록 형성된 제1절연막으로 이루어진 제1소자분리막; 및 상기 제2트렌치 내측 표면에 형성된 제2측벽산화막, 상기 제2측벽산화막 표면 상에 상기 제2트렌치가 매립되도록 형성된 제2절연막 및 상기 제2트렌치의 측벽쪽에서 상기 제2측벽산화막과 상기 제2절연막 사이에 삽입된 제2완충용 라이너으로 이루어진 제2소자분리막을 포함하는 것을 특징으로 하고, 또한 본 발명의 반도체소자는 셀영역과 주변 영역을 포함하는 반도체 기판; 상기 셀영역의 상기 반도체 기판 내에 형성된 제1트렌치; 상기 주변영역의 상기 반도체 기판 내에 형성된 제2트렌치; 상기 제1트렌치 내측 표면에 형성된 제1측벽산화막, 상기 제1측벽산화막 표면에 형성된 제1완충용 라이너 및 상기 제1완충용 라이너 표면 상에 상기 제1트렌치가 매립되도록 형성된 제1절연막으로 이루어진 제1소자분리막; 및 상기 제2트렌치 내측 표면에 형성된 제2측벽산화막, 상기 제2측벽산화막 표면 상에 상기 제2트렌치가 매립되도록 형성된 제2절연막 및 상기 제2트렌치의 바닥쪽에서 상기 제2측벽산화막과 상기 제2절연막 사이에 삽입된 제2완충용 라이너으로 이루어진 제2소자분리막을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체 소자의 제조 방법은 셀영역과 주변영역이 정의된 반도체 기판의 각 소자 분리 예정 영역을 소정 깊이만큼 식각하여 다수의 트렌치를 형성하는 단계; 상기 다수의 트렌치 각각의 내측 표면에 측벽산화막을 형성하는 단계; 상기 측벽산화막을 포함한 상기 반도체 기판 상부에 완충용 라이너를 형성하는 단계; 상기 완충용 라이너 중에서 상기 주변영역에 형성되어 있는 트렌치의 바닥쪽에 형성된 부분을 제거하는 단계; 상기 다수의 트렌치 내부가 충분히 매립되도록 절연막을 형성하는 단계; 및 상기 절연막을 평탄화하여 상기 셀영역에 형성되는 소자들 사이를 분리하는 제1소자분리막과 상기 주변영역에 형성되는 소자들 사이를 분리하는 제2소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다. 또한, 본 발명의 반도체 소자의 제조 방법은 셀영역과 주변영역이 정의된 반도체 기판의 각 소자 분리 예정 영역을 소정 깊이만큼 식각하여 다수의 트렌치를 형성하는 단계; 상기 다수의 트렌치 각각의 내측 표면에 측벽산화막을 형성하는 단계; 상기 측벽산화막을 포함한 상기 반도체 기판 상부에 완충용 라이너를 형성하는 단계; 상기 완충용 라이너 중에서 상기 주변영역에 형성되어 있는 트렌치의 측벽쪽에 형성된 부분을 제거하는 단계; 상기 다수의 트렌치 내부가 충분히 매립되도록 절연막을 형성하는 단계; 및 상기 절연막을 평탄화하여 상기 셀영역에 형성되는 소자들 사이를 분리하는 제1소자분리막과 상기 주변영역에 형성되는 소자들 사이를 분리하는 제2소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 제1실시예에 따른 반도체 소자를 도시한 구조 단면도이다.
도 3에 도시된 바와 같이, 메모리소자가 형성될 셀영역과 그 밖의 회로소자가 형성될 주변영역을 포함하는 반도체 기판(21), 반도체 기판(21) 내에 형성되고 셀영역내에 형성되는 소자들간을 분리하는 제1소자분리막(29a)과 주변영역내에 형성되는 소자들간을 분리하는 제2소자분리막(29b)을 포함한다.
각 소자분리막에 대해 자세히 살펴보면, 주변영역에서 소자들간을 분리하는 제2소자분리막(29b)은 인접한 트랜지스터 사이의 반도체 기판(21) 내에 형성된 제2트렌치(24b) 내측 표면에 형성되는 측벽산화막(25), 및 측벽산화막(25) 표면 상에 제2트렌치(24b)가 매립되도록 형성되는 절연막(28)으로 구성된다.
그리고, 셀영역에 형성되는 제1소자분리막(29b)은, 소자 사이의 반도체 기판(21) 내에 형성된 제1트렌치(24a) 내측 표면에 형성되는 측벽산화막(25), 측벽산화막(25) 표면에 형성되는 완충용 라이너(26), 및 완충용 라이너(26) 표면 상에 제1트렌치(24a)가 매립되도록 형성되는 절연막(28)으로 구성된다.
도 3에서, 측벽산화막(25)은 제1,2트렌치(24a, 24b) 식각시 발생된 식각손실층을 제거하기 위한 것으로 20Å∼50Å 두께로 형성된다. 그리고, 완충용 라이너(26)는 실리콘으로 된 반도체 기판(21)과 이후 제1,2트렌치(24a, 24b) 내부 에 매립되는 절연막(28) 사이에 열팽창 계수 차이로 인하여 발생되는 스트레스를 완충시키는 역할을 하며, 활성영역에 발생되는 디펙트들이 제1,2트렌치(24a, 24b) 내부로 확산되는 것을 차단하는 역할을 한다. 이러한 완충용 라이너(26)로는 실리콘질화막이 이용될 수 있으며, 50Å∼100Å의 두께로 형성된다. 그리고, 절연막(28)은 고밀도 플라즈마 산화막이다.
도 4a 내지 도 4e는 도 3에 도시된 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 적층한다. 여기서, 반도체 기판(21)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 소자가 형성될 셀영역 및 주변영역으로 구분된다. 그리고, 패드산화막(22)은 50Å∼150Å 두께로 형성되고, 패드질화막(23)은 1000Å∼2000Å 두께로 형성된다.
다음에, 반도체 기판(21)의 소자분리 예정영역이 노출되도록 패드질화막(23) 및 패드산화막(22)을 공지의 포토리소그라피 공정을 이용하여 식각하여, 다층 패드를 형성한다. 여기서, '소자분리 예정영역'은 셀영역 및 주변영역을 한정하면서, 각 영역의 소자간을 분리하기 위한 영역을 나타낸다.
다음으로, 다층패드, 바람직하게는 패드질화막(23)을 마스크로 하여, 반도체 기판(21)을 1000Å∼1500Å의 깊이로 식각하여 제1트렌치(24a) 및 제2트렌치(24b)를 형성한다. 이때, 제1트렌치(24a) 및 제2트렌치(24b)는 STI를 형성하기 위한 얕은 트렌치이며, 제1트렌치(24a)는 셀영역에 형성되는 소자간을 분리시키기 위한 트 렌치그룹중에서 선택된 하나이고, 제2트렌치(24b)는 주변영역에 형성되는 소자간을 분리시키기 위한 트렌치그룹중에서 선택된 하나이다. 아울러, 제1트렌치(24a)는 소자들이 밀집된 셀영역에 형성되므로 주변영역에 형성되는 제2트렌치(24b)보다 그 폭이 좁다. 한편, 제1트렌치(24a) 및 제2트렌치(24b)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용될 수 있다. 이러한 건식 식각 공정으로, 제1트렌치(24a) 및 제2트렌치(24b) 표면에 실리콘 격자 결함 및 데미지와 같은 누설 전류원이 발생될 수 있다.
그 다음, 도 4b에 도시된 바와 같이, 제1트렌치(24a) 및 제2 트렌치(24b) 내부에 발생된 격자 결함 및 데미지를 치유하도록, 제1트렌치(24a) 및 제2트렌치 (24b)의 내측 표면을 열산화하여 제1,2트렌치(24a, 24b) 내부에 측벽산화막(25)을 형성한다. 여기서, 측벽산화막(25)은 20Å∼50Å 두께로 형성된다.
이어서, 측벽산화막(25)이 형성된 반도체 기판(21) 상부에 완충용 라이너(26)를 형성한다. 여기서, 완충용 라이너(26)는 실리콘으로 된 반도체 기판(21)과 이후 제1,2트렌치(24a, 24b) 내부에 매립되어질 산화막 사이에 열팽창 계수 차이로 인하여 발생되는 스트레스를 완충시키는 역할을 하며, 활성영역에 발생되는 디펙트들이 제1,2트렌치(24a, 24b) 내부로 확산되는 것을 차단하는 역할을 한다. 이러한 완충용 라이너(26)로는 실리콘질화막이 이용될 수 있으며, 50Å∼100Å의 두께로 형성된다.
도 4c에 도시된 바와 같이, 공지의 포토리소그라피 공정에 의하여 셀 영역을 덮도록 감광막패턴(27)을 형성한다. 이에 따라, 주변영역이 노출된다. 그 후, 노출 된 주변영역의 완충용 라이너(26)를 제거한다. 여기서, 완충용 라이너(26)는 인산(H3PO4) 용액에 의한 습식 식각 방법 또는 CF4 또는 NF3 의 가스를 이용한 건식식각법을 이용하여 제거한다.
도 4d에 도시된 바와 같이, 감광막패턴(27)을 공지의 방식으로 제거한다. 그 다음, 반도체 기판(21) 상부에 제1,2트렌치(24a, 24b)가 충분히 매립되도록 6000Å∼10000Å의 두께로 절연막(28)을 형성한다. 이때, 절연막(28)으로는 층간 매립 특성이 우수한 고밀도플라즈마(high density plasma) 산화막이 이용될 수 있다.
도 4e에 도시된 바와 같이, 절연막(28)과 완충용 라이너(26)를 패드질화막(23) 표면이 노출될때까지 화학적기계적연마(CMP)한다. 이에 따라, 제1,2트렌치(24a, 24b) 내에 절연막(28)이 매립되어 제1소자분리막(29a) 및 제2소자분리막(29b)이 완성된다. 후속 공정으로, 패드질화막(23)을 인산용액을 이용하여 제거하고, 패드산화막(22)을 제거하며, 셀영역의 완충용 라이너(26)는 패드질화막(23) 제거시에 제거될 수 있다.
전술한 제1실시예에 따르면, 주변영역에 형성되는 제2소자분리막(29b)의 완충용 라이너(26)는 제거된다.
도 5는 본 발명의 제1실시예에 따른 STI 구조에 의하여 분리된 주변영역의 트랜지스터의 일부분을 나타낸 단면도이다.
도 5에 도시된 바와 같이, 제2소자분리막(29b) 내에 잔류하는 전자들을 트랩하는 매체가 제거되어 제2소자분리막(29b) 내부 가장자리에 전자가 트랩되는 현상 이 없고, 제2소자분리막(29b)의 외주면에도 홀들이 유기되지 않는다. 따라서, 인접하는 트랜지스터의 접합영역(30) 사이의 누설 전류 패스가 발생되지 않는다.
이때, 주변영역에 형성되는 제2소자분리막(29b)은 셀영역에 형성되는 제1소자분리막(29a)보다 면적 및 사이즈가 크므로, 후속의 열공정을 진행하더라도 실리콘과 실리콘산화막의 열팽창 계수 차이로 인한 스트레스가 제1소자분리막(29a)에 발생되는 스트레스에 비해 매우 미소하다. 그러므로, 제2소자분리막(29b)내에 완충용 라이너(26)가 존재하지 않더라도, 후속의 열공정시 스트레스의 영향을 거의 받지 않는다.
도 6a 및 도 6b는 본 발명의 제2실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다. 여기서, 제2실시예는 완충용 라이너의 식각 부분만 다르고 나머지 부분의 제조 공정이 제1실시예와 동일하다.
도 6a에 도시된 바와 같이, 반도체 기판(31) 상에 패드산화막(32)과 패드질화막(33)을 순차적으로 적층한다. 여기서, 반도체 기판(31)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 소자가 형성될 셀영역 및 주변영역으로 구분된다. 그리고, 패드산화막(32)은 50Å∼150Å 두께로 형성되고, 패드질화막(33)은 1000Å∼2000Å 두께로 형성된다.
다음에, 반도체 기판(31)의 소자분리 예정영역이 노출되도록 패드질화막(33) 및 패드산화막(32)을 공지의 포토리소그라피 공정을 이용하여 식각하여, 다층 패드를 형성한다. 여기서, '소자분리 예정영역'은 셀영역 및 주변영역을 한정하면서, 각 영역의 소자간을 분리하기 위한 영역을 나타낸다.
다음으로, 다층패드, 바람직하게는 패드질화막(33)을 마스크로 하여, 반도체 기판(31)을 1000Å∼1500Å의 깊이로 식각하여 제1트렌치(34a) 및 제2트렌치(34b)를 형성한다. 이때, 제1트렌치(34a) 및 제2트렌치(34b)는 STI를 형성하기 위한 얕은 트렌치이며, 제1트렌치(34a)는 셀영역에 형성되는 소자간을 분리시키기 위한 트렌치그룹중에서 선택된 하나이고, 제2트렌치(34b)는 주변영역에 형성되는 소자간을 분리시키기 위한 트렌치그룹중에서 선택된 하나이다. 아울러, 제1트렌치(34a)는 소자들이 밀집된 셀영역에 형성되므로 주변영역에 형성되는 제2트렌치(34b)보다 그 폭이 좁다. 한편, 제1트렌치(34a) 및 제2트렌치(34b)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용될 수 있다. 이러한 건식 식각 공정으로, 제1트렌치(34a) 및 제2트렌치(34b) 표면에 실리콘 격자 결함 및 데미지와 같은 누설 전류원이 발생될 수 있다.
그 다음, 제1트렌치(34a) 및 제2트렌치(34b) 내부에 발생된 격자 결함 및 데미지를 치유하도록, 제1트렌치(34a) 및 제2트렌치(34b)의 내측 표면을 열산화하여 제1,2트렌치(34a, 34b) 내부에 측벽산화막(35)을 형성한다. 여기서, 측벽산화막(35)은 20Å∼50Å 두께로 형성된다.
이어서, 측벽산화막(35)이 형성된 반도체 기판(31) 상부에 완충용 라이너(36)를 형성한다. 여기서, 완충용 라이너(36)는 실리콘으로 된 반도체 기판(31)과 이후 제1,2트렌치(34a, 34b) 내부에 매립되어질 산화막 사이에 열팽창 계수 차이로 인하여 발생되는 스트레스를 완충시키는 역할을 하며, 활성영역에 발생되는 디펙트들이 제1,2트렌치(34a, 34b) 내부로 확산되는 것을 차단하는 역할을 한다. 이러한 완충용 라이너(36)로는 실리콘질화막이 이용될 수 있으며, 50Å∼100Å의 두께로 형성된다.
다음으로, 공지의 포토리소그라피 공정에 의하여 셀영역을 모두 덮고 주변영역의 일부를 덮는 감광막패턴(37)을 형성한다. 이때, 감광막패턴(37)이 노출시키는 주변영역의 나머지 부분은 제2트렌치(34b)의 바닥 부분이다.
이어서, 노출된 제2트렌치(34b) 바닥의 완충용 라이너(36)를 제거한다. 여기서, 완충용 라이너(36)는 등방성으로 식각함이 바람직하다. 이러한 등방성 식각으로는, 인산 용액에 의한 습식 식각 방법을 이용한다. 확대도에 나타난 것처럼, 인산용액이 제2트렌치(24b)의 바닥 깊숙히 스며들어가 제2트렌치(34b) 바닥의 완충용 라이너(36)를 대부분 제거한다.
도 6b에 도시된 바와 같이, 감광막패턴(37)을 공지의 방식으로 제거한다. 그 다음, 반도체 기판(31) 상부에 제1,2트렌치(34a, 34b)가 충분히 매립되도록 6000Å∼10000Å의 두께로 절연막(38)을 형성한다. 이때, 절연막(38)으로는 층간 매립 특성이 우수한 고밀도플라즈마 산화막이 이용될 수 있다.
다음으로, 절연막(38)과 완충용 라이너(36)를 패드질화막(33) 표면이 노출될때까지 화학적기계적연마(CMP)한다. 이에 따라, 제1,2트렌치(34a, 34b) 내에 절연막(38)이 매립되어 제1소자분리막(39a) 및 제2소자분리막(39b)이 완성된다. 후속 공정으로, 패드질화막(33)을 인산용액을 이용하여 제거하고, 패드산화막(32)을 제거하며, 셀영역의 완충용 라이너(36)는 패드질화막(33) 제거시에 일부가 제거될 수 있다.
제2실시예에 따르면, 완충용 라이너(36)가 제2소자분리막(39b)의 바닥에서는 제거되고 측벽에서는 잔류하고 있다. 따라서, 비록 제2소자분리막(39b)의 측벽에서 전자들을 트랩하는 완충용 라이너(36)가 존재한다고 하더라도 바닥에서 완충용 라이너(36)가 존재하지 않으므로 인접하는 트랜지스터의 접합영역 사이의 누설 전류 패스가 발생되지 않는다.
도 7a 내지 도 7c는 본 발명의 제4실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 7a에 도시된 바와 같이, 반도체 기판(41) 상에 패드산화막(42)과 패드질화막(43)을 순차적으로 적층한다. 여기서, 반도체 기판(41)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 소자가 형성될 셀영역, 주변영역의 NMOS영역 및 주변영역의 PMOS영역으로 구분된다. 그리고, 패드산화막(42)은 50Å∼150Å 두께로 형성되고, 패드질화막(43)은 1000Å∼2000Å 두께로 형성된다.
다음에, 반도체 기판(41)의 소자분리 예정영역이 노출되도록 패드질화막(43) 및 패드산화막(42)을 공지의 포토리소그라피 공정을 이용하여 식각하여, 다층 패드를 형성한다.
다음으로, 다층패드, 바람직하게는 패드질화막(43)을 마스크로 하여, 반도체 기판(41)을 1000Å∼1500Å의 깊이로 식각하여 제1트렌치(44a), 제2트렌치(44b) 및 제3트렌치(44c)를 형성한다. 이때, 제1,2 및 제3트렌치(44a, 44b, 44c)는 STI를 형성하기 위한 얕은 트렌치이며, 제1트렌치(44a)는 셀영역에 형성되는 소자간을 분리시키기 위한 트렌치그룹중에서 선택된 하나이고, 제2트렌치(44b)는 주변영역의 NMOS 영역에 형성되는 NMOS 트랜지스터들을 분리시키기 위한 트렌치그룹중에서 선택된 하나이며, 제3트렌치(44c)는 주변영역의 PMOS 영역에 형성되는 PMOS 트랜지스터들을 분리기시키기 위한 트렌치그룹중에서 선택된 하나이다. 아울러, 제1트렌치(44a)는 소자들이 밀집된 셀영역에 형성되므로 주변영역에 형성되는 제2,3트렌치(44b, 44c)보다 그 폭이 좁다. 한편, 제1,2트렌치(44a, 44b) 및 제3트렌치(44c)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용될 수 있다. 이러한 건식 식각 공정으로, 제1,2트렌치(44a, 44b) 및 제3트렌치(44c) 표면에 실리콘 격자 결함 및 데미지와 같은 누설 전류원이 발생될 수 있다.
그 다음, 제1,2트렌치(44a, 44b) 및 제3 트렌치(44c) 내부에 발생된 격자 결함 및 데미지를 치유하도록, 제1,2트렌치(44a, 44b) 및 제3트렌치(44c)의 내측 표면을 열산화하여 측벽산화막(45)을 형성한다. 여기서, 측벽산화막(45)은 20Å∼50Å 두께로 형성된다.
이어서, 측벽산화막(45)이 형성된 반도체 기판(41) 상부에 완충용 라이너(46)를 형성한다. 여기서, 완충용 라이너(46)는 실리콘으로 된 반도체 기판(41)과 이후 제1,2트렌치(44a, 44b) 및 제3트렌치(44c) 내부에 매립되어질 산화막 사이에 열팽창 계수 차이로 인하여 발생되는 스트레스를 완충시키는 역할을 하며, 활성영역에 발생되는 디펙트들이 제1,2트렌치(44a, 44b) 및 제3트렌치(44c) 내부로 확산되는 것을 차단하는 역할을 한다. 이러한 완충용 라이너(46)로는 실리콘질화막이 이용될 수 있으며, 50Å∼100Å의 두께로 형성된다.
도 7b에 도시된 바와 같이, 공지의 포토리소그라피 공정에 의하여 셀 영역과주변영역의 NMOS 영역을 덮도록 감광막패턴(47)을 형성한다. 이에 따라, 주변영역의 PMOS 영역이 노출된다. 그 후, 노출된 PMOS 영역의 완충용 라이너(46)를 제거한다. 여기서, 완충용 라이너(46)는 인산 용액에 의한 습식 식각 방법 또는 CF4 또는 NF3의 가스를 이용한 건식식각법을 이용하여 제거한다.
도 7c에 도시된 바와 같이, 감광막패턴(47)을 공지의 방식으로 제거한다. 그 다음, 반도체 기판(41) 상부에 제1,2트렌치(44a, 44b) 및 제3트렌치(44c)가 충분히 매립되도록 6000Å∼10000Å의 두께로 절연막(48)을 형성한다. 이때, 절연막(48)으로는 층간 매립 특성이 우수한 고밀도플라즈마 산화막이 이용될 수 있다.
다음으로, 절연막(48)과 완충용 라이너(46)를 패드질화막(43) 표면이 노출될때까지 화학적기계적연마(CMP)한다. 이에 따라, 제1,2트렌치(44a, 44b) 및 제3트렌치(44c) 내에 절연막(48)이 매립되어 제1,2소자분리막(49a, 49b) 및 제3소자분리막(49c)이 완성된다. 후속 공정으로, 패드질화막(43)을 인산용액을 이용하여 제거하고, 패드산화막(42)을 제거하며, 셀영역의 완충용 라이너(46)는 패드질화막(43) 제거시에 제거될 수 있다.
도 8은 본 발명의 제4실시예에 따른 반도체 소자의 구조 단면도이다.
도 8에 도시된 바와 같이, 셀영역과 주변영역의 NMOS 영역은 제3실시예와 동일하다.
도면을 살펴보면, 셀영역에 형성되는 제1소자분리막(49a)은, 소자 사이의 반 도체 기판(41) 내에 형성된 제1트렌치(44a) 내측 표면에 형성되는 측벽산화막(45), 측벽산화막(45) 표면에 형성되는 완충용 라이너(46), 및 완충용 라이너(46) 표면 상에 제1트렌치(44a)가 매립되도록 형성되는 절연막(48)으로 구성된다.
그리고, 주변영역의 NMOS 영역에 형성되는 NMOS 트랜지스터들을 분리하는 제2소자분리막(49b)은 인접한 트랜지스터 사이의 반도체 기판(41) 내에 형성된 제2트렌치(44b) 내측 표면에 형성되는 측벽산화막(45), 측벽산화막(45) 표면에 형성되는 완충용 라이너(46), 및 완충용 라이너(46) 표면 상에 제2트렌치(44a)가 매립되도록 형성되는 절연막(48)으로 구성된다.
제4실시예와 다르게 주변영역의 PMOS 영역에 형성되는 PMOS 트랜지스터들을 분리하는 제3소자분리막(49c)은 인접한 트랜지스터 사이의 반도체 기판(41) 내에 형성된 제3트렌치(44c) 내측 표면에 형성되는 측벽산화막(45), 측벽산화막(45) 표면에 형성되되 제3트렌치의 바닥을 노출시킨 완충용 라이너(46), 및 완충용 라이너(46) 상에 제3트렌치(44c)가 매립되도록 형성되는 절연막(48)으로 구성된다.
전술한 바와 같이, 제3실시예 및 제4실시예에서는 PMOS 영역의 PMOS 트랜지스터들을 분리하는 제3소자분리막(49c)에서, 완충용 라이너(46)가 모두 제거되거나(제3실시예), 또는 제3소자분리막(49c)의 바닥에서는 제거되고 측벽에서는 잔류하고 있다(제4실시예). 이로써 인접하는 PMOS 트랜지스터의 접합영역 사이의 누설 전류 패스가 발생되지 않는다.
도 9a 내지 도 9c는 본 발명의 제5실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 9a에 도시된 바와 같이, 반도체 기판(51) 상에 패드산화막(52)과 패드질화막(53)을 순차적으로 적층한다. 여기서, 반도체 기판(51)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 소자가 형성될 셀영역, 주변영역의 NMOS 영역 및 주변영역의 PMOS 영역으로 구분된다. 그리고, 패드산화막(52)은 50Å∼150Å 두께로 형성되고, 패드질화막(53)은 1000Å∼2000Å 두께로 형성된다.
다음에, 반도체 기판(51)의 소자분리 예정영역이 노출되도록 패드질화막(53) 및 패드산화막(52)을 공지의 포토리소그라피 공정을 이용하여 식각하여, 다층 패드를 형성한다.
다음으로, 다층패드, 바람직하게는 패드질화막(53)을 마스크로 하여, 반도체 기판(51)을 1000Å∼1500Å의 깊이로 식각하여 제1트렌치(54a), 제2트렌치(54b) 및 제3트렌치(54c)를 형성한다. 이때, 제1,2 및 제3트렌치(54a, 54b, 54c)는 STI를 형성하기 위한 얕은 트렌치이며, 제1트렌치(54a)는 셀영역에 형성되는 소자간을 분리시키기 위한 트렌치그룹중에서 선택된 하나이고, 제2트렌치(54b)는 주변영역의 NMOS 영역에 형성되는 NMOS 트랜지스터들을 분리시키기 위한 트렌치그룹중에서 선택된 하나이며, 제3트렌치(54c)는 주변영역의 PMOS 영역에 형성되는 PMOS 트랜지스터들을 분리기시키기 위한 트렌치그룹중에서 선택된 하나이다. 아울러, 제1트렌치(54a)는 소자들이 밀집된 셀영역에 형성되므로 주변영역에 형성되는 제2,3트렌치(54b, 54c)보다 그 폭이 좁다. 한편, 제1,2트렌치(54a, 54b) 및 제3트렌치(54c)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용될 수 있다. 이러한 건식 식각 공정으로, 제1,2트렌치(54a, 54b) 및 제3트렌치(54c) 표면에 실리콘 격자 결함 및 데미지와 같은 누설 전류원이 발생될 수 있다.
그 다음, 제1,2트렌치(54a, 54b) 및 제3 트렌치(54c) 내부에 발생된 격자 결함 및 데미지를 치유하도록, 제1,2트렌치(54a, 54b) 및 제3트렌치(54c)의 내측 표면을 열산화하여 측벽산화막(55)을 형성한다. 여기서, 측벽산화막(55)은 20Å∼50Å 두께로 형성된다.
이어서, 측벽산화막(55)이 형성된 반도체 기판(51) 상부에 완충용 라이너(56)를 형성한다. 여기서, 완충용 라이너(56)는 실리콘으로 된 반도체 기판(51)과 이후 제1,2트렌치(54a, 54b) 및 제3트렌치(54c) 내부에 매립되어질 산화막 사이에 열팽창 계수 차이로 인하여 발생되는 스트레스를 완충시키는 역할을 하며, 활성영역에 발생되는 디펙트들이 제1,2트렌치(54a, 54b) 및 제3트렌치(54c) 내부로 확산되는 것을 차단하는 역할을 한다. 이러한 완충용 라이너(56)로는 실리콘질화막이 이용될 수 있으며, 50Å∼100Å의 두께로 형성된다.
도 9b에 도시된 바와 같이, 공지의 포토리소그라피 공정에 의하여 셀 영역과주변영역의 PMOS 영역을 덮도록 감광막패턴(57)을 형성한다. 이에 따라, 주변영역의 NMOS 영역이 노출된다. 그 후, 노출된 NMOS 영역의 완충용 라이너(56)를 제거한다. 여기서, 완충용 라이너(56)는 인산 용액에 의한 습식 식각 방법 또는 CF4 또는 NF3의 가스를 이용한 건식식각법을 이용하여 제거한다.
도 9c에 도시된 바와 같이, 감광막패턴(57)을 공지의 방식으로 제거한다. 그 다음, 반도체 기판(51) 상부에 제1,2트렌치(54a, 54b) 및 제3트렌치(54c)가 충분히 매립되도록 6000Å∼10000Å의 두께로 절연막(58)을 형성한다. 이때, 절연막(58)으로는 층간 매립 특성이 우수한 고밀도플라즈마 산화막이 이용될 수 있다.
다음으로, 절연막(58)과 완충용 라이너(56)를 패드질화막(53) 표면이 노출될때까지 화학적기계적연마(CMP)한다. 이에 따라, 제1,2트렌치(54a, 54b) 및 제3트렌치(54c) 내에 절연막(58)이 매립되어 제1,2소자분리막(59a, 59b) 및 제3소자분리막(59c)이 완성된다. 후속 공정으로, 패드질화막(53)을 인산용액을 이용하여 제거하고, 패드산화막(52)을 제거하며, 셀영역의 완충용 라이너(56)는 패드질화막(53) 제거시에 제거될 수 있다.
도 10은 본 발명의 제6실시예에 따른 반도체 소자의 구조 단면도이다.
도 10에 도시된 바와 같이, 셀영역과 주변영역의 PMOS 영역은 제5실시예와 동일하다.
도면을 살펴보면, 셀영역에 형성되는 제1소자분리막(59a)은, 소자 사이의 반도체 기판(51) 내에 형성된 제1트렌치(54a) 내측 표면에 형성되는 측벽산화막(55), 측벽산화막(55) 표면에 형성되는 완충용 라이너(56), 및 완충용 라이너(56) 표면 상에 제1트렌치(54a)가 매립되도록 형성되는 절연막(58)으로 구성된다.
그리고, 주변영역의 PMOS 영역에서 PMOS 트랜지스터들을 분리하는 제3소자분리막(59c)은 인접한 트랜지스터 사이의 반도체 기판(51) 내에 형성된 제2트렌치(54c) 내측 표면에 형성되는 측벽산화막(55), 측벽산화막(55) 표면에 형성되는 완충용 라이너(56), 및 완충용 라이너(56) 표면 상에 제3트렌치(54c)가 매 립되도록 형성되는 절연막(58)으로 구성된다.
제6실시예와 다르게 주변영역의 NMOS 영역에서 NMOS 트랜지스터들을 분리하는 제2소자분리막(59b)은 인접한 트랜지스터 사이의 반도체 기판(51) 내에 형성된 제2트렌치(54b) 내측 표면에 형성되는 측벽산화막(55), 측벽산화막(55) 표면에 형성되되 제2트렌치(54b)의 바닥을 노출시킨 완충용 라이너(56), 및 완충용 라이너(56) 상에 제2트렌치(54b)가 매립되도록 형성되는 절연막(58)으로 구성된다.
전술한 바와 같이, 제5실시예 및 제6실시예에서는 NMOS 영역의 제2소자분리막(59b)에서, 완충용 라이너(56)가 모두 제거되거나(제6실시예), 또는 제2소자분리막(59b)의 바닥에서는 제거되고 측벽에서는 잔류하고 있다. 이로써 인접하는 NMOS 트랜지스터의 접합영역 사이의 누설 전류 패스가 발생되지 않는다.
제1,3실시예 및 제5실시예와 같이 완충용 라이너를 모두 제거하는 공정은 CF4 또는 NF3의 가스를 이용한 건식식각법 또는 인산(H3PO4 ) 용액을 이용한 습식식각법을 이용하고, 제2,4실시예 및 제6실시예와 같이 완충용 라이너를 부분적으로 제거하는 공정은 CF4 또는 NF3의 가스를 이용한 건식식각법을 이용한다.
도시하지 않았지만, 본 발명은 완충용 라이너 제거시 주변영역에 형성되는 소자들 사이를 분리하는 트렌치의 바닥 및 측벽에 형성된 부분중 측벽에 형성된 완충용 라이너를 제거하는 경우에도 적용 가능하다. 이때, 부분적으로 완충용 라이너를 제거하므로 CF4 또는 NF3의 가스를 이용한 건식식각법을 이용한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 셀영역의 소자분리막은 완충용 라이너를 형성하므로써 리프레시를 크게 개선시킬 수 있고, 이와 동시에 주변영역의 소자분리막은 완충용 라이너를 모두 제거하거나 부분적으로 제거하므로써 번인 스트레스(Burn-In stress)시 주변영역에 형성되는 소자의 대기전류 또는 자기리프레시전류와 같은 누설전류를 방지할 수 있는 효과가 있다.

Claims (13)

  1. 삭제
  2. 셀영역과 주변 영역을 포함하는 반도체 기판;
    상기 셀영역의 상기 반도체 기판 내에 형성된 제1트렌치;
    상기 주변영역의 상기 반도체 기판 내에 형성된 제2트렌치;
    상기 제1트렌치 내측 표면에 형성된 제1측벽산화막, 상기 제1측벽산화막 표면에 형성된 제1완충용 라이너 및 상기 제1완충용 라이너 표면 상에 상기 제1트렌치가 매립되도록 형성된 제1절연막으로 이루어진 제1소자분리막; 및
    상기 제2트렌치 내측 표면에 형성된 제2측벽산화막, 상기 제2측벽산화막 표면 상에 상기 제2트렌치가 매립되도록 형성된 제2절연막 및 상기 제2트렌치의 측벽쪽에서 상기 제2측벽산화막과 상기 제2절연막 사이에 삽입된 제2완충용 라이너으로 이루어진 제2소자분리막
    을 포함하는 반도체 소자.
  3. 셀영역과 주변 영역을 포함하는 반도체 기판;
    상기 셀영역의 상기 반도체 기판 내에 형성된 제1트렌치;
    상기 주변영역의 상기 반도체 기판 내에 형성된 제2트렌치;
    상기 제1트렌치 내측 표면에 형성된 제1측벽산화막, 상기 제1측벽산화막 표면에 형성된 제1완충용 라이너 및 상기 제1완충용 라이너 표면 상에 상기 제1트렌치가 매립되도록 형성된 제1절연막으로 이루어진 제1소자분리막; 및
    상기 제2트렌치 내측 표면에 형성된 제2측벽산화막, 상기 제2측벽산화막 표면 상에 상기 제2트렌치가 매립되도록 형성된 제2절연막 및 상기 제2트렌치의 바닥쪽에서 상기 제2측벽산화막과 상기 제2절연막 사이에 삽입된 제2완충용 라이너으로 이루어진 제2소자분리막
    을 포함하는 반도체 소자.
  4. 제2항에 있어서,
    상기 제1,2완충용 라이너는 실리콘질화막인 것을 특징으로 하는 반도체 소자.
  5. 제2항에 있어서,
    상기 주변영역은 NMOS 트랜지스터들이 형성될 영역과 PMOS 트랜지스터들이 형성될 영역을 포함하고, 상기 제2트렌치는 상기 NMOS 트랜지스터 사이를 분리하는 트렌치 또는 상기 PMOS 트랜지스터 사이를 분리하는 트렌치인 것을 특징으로 하는 반도체 소자.
  6. 삭제
  7. 삭제
  8. 셀영역과 주변영역이 정의된 반도체 기판의 각 소자 분리 예정 영역을 소정 깊이만큼 식각하여 다수의 트렌치를 형성하는 단계;
    상기 다수의 트렌치 각각의 내측 표면에 측벽산화막을 형성하는 단계;
    상기 측벽산화막을 포함한 상기 반도체 기판 상부에 완충용 라이너를 형성하는 단계;
    상기 완충용 라이너 중에서 상기 주변영역에 형성되어 있는 트렌치의 바닥쪽에 형성된 부분을 제거하는 단계;
    상기 다수의 트렌치 내부가 충분히 매립되도록 절연막을 형성하는 단계; 및
    상기 절연막을 평탄화하여 상기 셀영역에 형성되는 소자들 사이를 분리하는 제1소자분리막과 상기 주변영역에 형성되는 소자들 사이를 분리하는 제2소자분리막을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  9. 셀영역과 주변영역이 정의된 반도체 기판의 각 소자 분리 예정 영역을 소정 깊이만큼 식각하여 다수의 트렌치를 형성하는 단계;
    상기 다수의 트렌치 각각의 내측 표면에 측벽산화막을 형성하는 단계;
    상기 측벽산화막을 포함한 상기 반도체 기판 상부에 완충용 라이너를 형성하는 단계;
    상기 완충용 라이너 중에서 상기 주변영역에 형성되어 있는 트렌치의 측벽쪽에 형성된 부분을 제거하는 단계;
    상기 다수의 트렌치 내부가 충분히 매립되도록 절연막을 형성하는 단계; 및
    상기 절연막을 평탄화하여 상기 셀영역에 형성되는 소자들 사이를 분리하는 제1소자분리막과 상기 주변영역에 형성되는 소자들 사이를 분리하는 제2소자분리막을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  10. 제8항에 있어서,
    상기 완충용 라이너는 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제8항에 있어서,
    상기 완충용 라이너를 부분적으로 제거하는 단계는,
    CF4 또는 NF3의 가스를 이용한 건식식각법 또는 인산(H3PO4) 용액을 이용한 습식식각법을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제8항 또는 제9항에 있어서,
    상기 완충용 라이너를 제거하는 단계는,
    CF4 또는 NF3의 가스를 이용한 건식식각법을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제8항에 있어서,
    상기 주변영역에 형성되는 트렌치는 NMOS 트랜지스터들을 분리하는 제1트렌치와 PMOS 트랜지스터들을 분리하는 제2트렌치이고, 상기 완충용 라이너가 제거되는 트렌치는 상기 제1트렌치 또는 상기 제2트렌치 중에서 선택된 어느 하나의 트렌치인 것을 특징으로 하는 반도체 소자의 제조 방법.
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