KR20020045655A - 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법 - Google Patents
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Abstract
본 발명은 인접하는 P-FET 사이에 누설 전류가 발생되는 것을 최소화할 수 있는 STI 구조를 갖는 반도체 디바이스 및 그 제조방법을 개시한다. 개시된 본 발명은, 메모리 소자들이 형성되어질 셀 영역과 P-FET 및 그 밖의 회로 소자들이 형성되어질 코어 영역 및 주변 영역으로 분리시키면서, 각 영역에 형성될 소자들 사이 또한 분리시키는 다수의 트렌치들이 구비된 반도체 기판, 상기 다수의 트렌치의 내측 표면에 형성되는 제 1 측벽 산화막, 상기 다수의 트렌치 중 코어 영역 및 주변 영역에 형성된 트렌치의 제 1 측벽 산화막 표면에 형성된 제 2 측벽 산화막, 상기 다수의 트렌치 중 셀 영역에 형성되는 트렌치의 제 1 측벽 산화막 및 코어 영역 및 주변 영역에 형성되는 트렌치의 제 2 측벽 산화막 표면에 형성되는 제 1 완충용 라이너, 상기 셀 영역에 형성된 트렌치의 제 1 완충용 라이너 표면에 형성되는 제 2 완충용 라이너, 및 상기 다수의 트렌치 내부에 매립된 각각 절연물을 포함한다.
Description
본 발명은 얕은 트렌치 아이솔레이션(shallow trench isolation: 이하, STI라 칭함) 구조를 갖는 반도체 디바이스 및 그 제조방법에 관한 것으로, 보다 구체적으로는 인접하는 피채널 전계 효과 트랜지스터(P-channel field effect transistor, 이하, P-FET) 사이의 누설 전류를 줄일 수 있는 STI 구조를 갖는 반도체 디바이스 및 그 제조방법에 관한 것이다.
반도체 기술의 진보와 더불어 더 나아가서는 반도체 소자의 고속화, 고집적화가 진행되고 있다. 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 치수도 고정밀화가 요구되고 있다. 이는 반도체 소자에 있어서, 넓은 영역을 차지하는 소자 분리 영역에도 적용된다.
종래의 반도체 장치의 소자 분리막으로는 로코스(LOCOS) 산화막이 대부분 이용되었다. 그러나, 로코스 방식의 소자 분리막은 그 가장자리 부분에 새부리 형상의 버즈빅이 발생하여, 액티브 영역의 면적을 감소시키면서 누설 전류를 발생시키는 단점을 갖는다.
현재에는 좁은 폭을 가지면서, 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조가 제안되었으며, 이러한 STI 구조를 갖는 반도체 디바이스에 대하여 도 1을 참조하여 설명하기로 한다.
도 1을 참조하여 살펴보면, 반도체 기판(10)의 상부에 소자 분리 영역을 노출시키기 위한 차단 패턴(도시되지 않음)을 형성한다. 이때, 반도체 기판(10)은 셀 영역(cell area), 코어 영역(core area) 및 주변 영역(peripheral area)으로 구분되어질 것이며, 차단 패턴은 산화막과 실리콘 질화막의 적층막이 이용될 수 있다. 차단 패턴을 마스크로 이용하여, 노출된 반도체 기판(10)을 정하여진 깊이로 식각한다. 이에따라, 반도체 기판(10)내에 트렌치(t1,t2)가 형성된다. 여기서, 예를들어, t1은 셀 영역에 형성되는 트렌치이고, t2는 코어 영역 및 주변 영역에서 P-FET 영역을 한정하기 위한 트렌치이다. 여기서, 트렌치(t1,t2)를 형성하기 위한 식각 공정은 예를들어, 플라즈마 가스를 이용한 건식 식각 방식이 이용된다.
이때, 트렌치(t1,t2)를 형성하기 위한 건식 식각 공정에 의하여, 트렌치(t1,t2) 내측 표면에 실리콘 격자 결함(defect) 및 데미지(damage)가 발생될 수 있다. 종래에는 이러한 실리콘 격자 결함 및 데미지를 감소시키기 위하여, 트렌치(t1,t2) 내측 표면을 열산화하여, 측벽 산화막(12)을 형성하고 있다. 또한, 이러한 측벽 산화막(12)의 형성으로, 트렌치(t1,t2) 모서리 부분에 발생되는 첨점이 제거된다.
그후, 측벽 산화막(12) 표면에 실리콘 질화막 라이너(liner:14)를 형성한다. 이때, 실리콘 질화막 라이너(14)는 알려진 바와 같이, 실리콘으로 된 반도체기판(10)과 이후 트렌치(t1,t2)내에 매립되어질 실리콘 산화막간의 열팽창 계수 차이로 인한 스트레스 발생을 방지하는 역할을 한다.
트렌치(t1,t2)가 충분히 매립되어질 수 있도록, 반도체 기판(10) 결과물 상부에 절연물 예를들어, 고밀도 플라즈마(high density plasma:HDP) 절연막을 증착한다. 이어서, HDP 절연막과 차단 패턴을 반도체 기판(10)의 표면이 노출되도록 화학적 기계적 연마(chemical mechanical polishing:이하 CMP)하여, 트렌치(t1,t2)내에 HDP 절연막을 매립시킨다. 이에따라, STI막(16)이 완성된다.
그러나, 종래의 STI 구조를 갖는 반도체 디바이스는 다음과 같은 문제점을 갖는다.
도 2a 및 도 2b를 참조하여, 일반적으로 고집적 반도체 모스 트랜지스터의 핫 캐리어(hot carrier)들은 높은 에너지를 지니고 있으므로, 박막의 게이트 산화막(22)으로 튀어오르거나, 측벽 산화막(12)을 관통하여 STI막(16)에 침투하기 쉽다. 여기서, STI막(16)에 침투되는 핫 캐리어들은 대부분 음전하(negative charge) 즉, 전자(30)로서, STI막(16)내의 실리콘 질화막 라이너(14) 및 실리콘 질화막 라이너(14)와 측벽 산화막(12)의 계면에 쉽게 트랩된다. 이때, 측벽 산화막(12)의 두께가 상술한 바와 같이 매우 박막이므로 전자(30)들은 매우 조밀하게 트랩된다. 이와같이 STI막(16)의 가장자리에 전자들(30)이 밀집되면, 모스 트랜지스터들이 형성되는 반도체 기판(10)의 양전하(positive charge) 즉, 홀(hole:32)들이 STI막(16)의 외주에 유기된다. 이때, 전자들(30)이 실리콘 질화막 라이너(14) 및 실리콘 질화막 라이너(14)와 측벽 산화막(12)의 계면에 매우 조밀하게 트랩되어 있으므로,반도체 기판(10)내의 홀(32)들도 이와 대응하도록 매우 조밀하게 모이게 된다.
여기서, N-FET(N-channel field effect transistor)은, 도 2a에 도시된 바와 같이 주 캐리어(majority carrier)가 전자(30)이므로, 비록, STI막(16)의 외주에 홀(32)들이 밀집되어 있더라도, 전자들(30)이 주 캐리어로 작용하는 n형 접합 영역(26a,26b) 사이에 패스가 형성되지 않는다.
하지만, P-FET은 공지된 바와 같이, 주 캐리어가 홀(32)이므로, 도 2b에 도시된 바와 같이, STI막(16)의 외주에 밀집,배열된 홀들(32)이 STI막(16)을 사이에 두고 분리된 p형 접합 영역(28a,28b)간을 연결시키는 전류 패스(I)로 작용한다. 이로 인하여, STI막(16)에 의하여 소자 분리되었어도, 인접하는 P-FET 사이에는 진행성 스탠바이 커런트와 같은 누설 전류가 발생되어, P-FET 특성이 열화된다. 여기서, 미설명 도면 부호 24는 모스펫(MOSFET)의 게이트 전극을 나타낸다.
더욱이, STI막(16)과 액티브 영역의 계면(이하, 경계면이라 칭함)에 위치되는 P-FET의 경우는 박막의 측벽 산화막(12)을 사이에 두고 P-FET의 채널 영역(도시되지 않음)과 전자들이 트랩된 실리콘 질화막 라이너(14)가 대치된다. 그러므로, 실리콘 질화막 라이너(14)에 트랩된 전자에 의하여, 경계면에 위치하는 P-FET의 채널 영역에 쉽게 홀이 유기되고, P-FET의 턴온(turn-on)시에 유기된 홀들이 턴온시에(turn-off)시켰을때, 쉽게 제거되지 않고 잔류하게 된다. 이로 인하여, 경계면에 형성되는 P-FET의 채널 길이가 점진적으로 감소되어, 문턱 전압 및 항복 전압이 저하된다. 따라서, P-FET의 특성이 변화된다.
따라서, 본 발명의 목적은, STI막 주변 반도체 소자의 누설 전류를 최소화할 수 있는 STI 구조를 갖는 반도체 디바이스를 제공하는 것이다.
본 발명의 다른 목적은, 상기한 STI 구조를 갖는 반도체 디바이스의 제조방법을 제공하는 것이다.
도 1은 종래의 STI 구조를 갖는 반도체 디바이스를 설명하기 위한 단면도이다.
도 2a는 종래의 STI 구조에 의하여 분리된 N-FET를 나타낸 단면도이다.
도 2b는 종래의 STI 구조에 의하여 분리된 P-FET를 나타낸 단면도이다.
도 3a 내지 도 3e는 본 발명의 실시예 1에 따른 STI 구조를 갖는 반도체 디바이스의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 4a는 본 실시예에 따른 STI 구조에 의하여 분리된 P-FET의 일부분을 나타낸 단면도이다.
도 4b는 본 실시예에 따른 STI 구조에 의하여 분리된 N-FET의 일부분을 나타낸 단면도이다.
도 5는 본 발명의 실시예 2를 설명하기 위한 STI 구조를 갖는 반도체 디바이스의 단면도이다.
도 6은 본 발명의 실시예 3을 설명하기 위한 STI 구조를 갖는 반도체 디바이스의 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
106a,106b- 트렌치 108 - 제 1 측벽 산화막
110 - 제 1 완충용 라이너 114 - 제 2 측벽 산화막
116 - 제 2 완충용 라이너 120a,120b - STI막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일견지의 일실시예에 따른 STI 구조를 갖는 반도체 디바이스는, 메모리 소자들이 형성되어질 셀 영역과 P-FET 및 그 밖의 회로 소자들이 형성되어질 코어 영역 및 주변 영역으로 분리시키면서, 각 영역에 형성될 소자들 사이 또한 분리시키는 다수의 트렌치들이 구비된 반도체 기판을 포함한다. 다수의 트렌치의 내측 표면에 제 1 측벽 산화막이 형성되고, 다수의 트렌치 중 코어 영역 및 주변 영역에 형성된 트렌치의 제 1 측벽 산화막 표면에 제 2 측벽 산화막이 형성된다. 다수의 트렌치 중 셀 영역에 형성되는 트렌치의 제 1 측벽 산화막 및 코어 영역 및 주변 영역에 형성되는 트렌치의 제 2 측벽 산화막 표면 각각에 제 1 완충용 라이너가 형성되고, 셀 영역에 형성된 트렌치의 제 1 완충용 라이너 표면에 제 2 완충용 라이너가 형성된다. 다수의 트렌치 내부에 매립된 각각 절연물을 포함한다.
또한, 본 발명의 다른 실시예에 따른 STI 구조를 갖는 반도체 디바이스는, 메모리 소자들이 형성되어질 셀 영역과 P-FET 및 그 밖의 회로 소자들이 형성되어질 코어 영역과 주변 영역으로 분리시키면서, 각 영역에 형성될 소자들 사이 또한 분리시키는 다수의 트렌치들이 구비된 반도체 기판을 포함한다. 다수의 트렌치의내측 표면에 제 1 측벽 산화막이 형성되고, 다수의 트렌치 중에서, 코어 영역 및 주변 영역 중 P-FET들 사이를 분리하는 트렌치의 제 1 측벽 산화막 표면에 제 2 측벽 산화막이 형성된다. 셀 영역의 상기 메모리 소자들 간 및 코어 영역과 주변 영역 중 상기 그 밖의 회로 소자 간을 분리하는 트렌치의 제 1 측벽 산화막 및 코어 영역 및 주변 영역 중 P-FET들 사이를 분리하는 트렌치의 제 2 측벽 산화막 표면에 각각에 제 1 완충용 라이너가 형성된다. 다수의 트렌치 중 셀 영역의 트렌치 및 코어 영역 및 주변 영역의 트렌치들 중 그 밖의 회로 소자들간을 분리하는 트렌치의 제 1 완충용 라이너 표면에 제 2 완충용 라이너가 형성되고, 다수의 트렌치 내부에 각각 절연물이 매립된다.
여기서, 제 1 측벽 산화막은 약 20 내지 50Å두께 정도, 제 2 측벽 산화막은 약 50 내지 100Å 두께를 갖는 것이 바람직하며, 제 1 완충용 라이너 및 제 2 완충용 라이너는 각각 약 50 내지 100Å 두께를 갖는 것이 바람직하다. 제 1 및 제 2 완충용 라이너는 실리콘 질화막 또는 실리콘 질산화막일 수 있고, 절연물은 HDP 절연막일 수 있다.
또한, 본 발명의 다른 견지에 따른 STI 구조를 갖는 반도체 디바이스의 제조방법은 다음과 같은 구성을 갖는다.
먼저, 메모리 소자들이 형성될 셀 영역 및 P-FET 및 그 밖의 회로 소자들이 형성되어질 코어 영역과 주변 영역으로 한정되어질 반도체 기판이 준비된다. 이 반도체 기판의 셀 영역, 코어 영역 및 주변 영역을 한정하면서, 각 영역에 소자들간을 분리시키기 위한 예정 영역이 노출되도록 차단 패턴을 형성한다음, 차단 패턴을마스크로 이용하여, 노출된 반도체 기판의 소자 분리 예정 영역을 소정 깊이만큼 식각하여, 다수의 트렌치를 형성한다. 그후, 다수의 트렌치 각각의 내측 표면에 제 1 측벽 산화막을 형성하고, 다수의 제 1 측벽 산화막 표면을 포함하는 반도체 기판 결과물 상부에 제 1 완충용 라이너를 형성한다. 이어서, 다수의 트렌치 중 P-FET 사이를 분리하는 트렌치를 포함하는 선택 영역에 형성된 제 1 완충용 라이너를 제거하여, 제 1 측벽 산화막을 노출시킨다. 그 다음, 노출된 제 1 측벽 산화막 표면에 선택적으로 제 2 측벽 산화막을 형성하고, 제 1 완충용 라이너 상부 및 제 2 측벽 산화막 상부에 제 2 완충용 라이너를 형성한다. 그리고나서, 다수의 트렌치 내부가 충분히 매립되도록 절연물을 증착한다음, 절연물, 완충용 라이너들 및 차단 패턴을 화학적 기계적 연마하여, STI막을 형성한다.
여기서, 상기 제 1 측벽 산화막 및 제 2 측벽 산화막은 열산화 공정으로 형성한다. 제 1 및 제 2 완충용 라이너는 실리콘 질화막 또는 실리콘 질산화막으로 형성한다. 또한, 선택 영역의 제 1 완충용 라이너를 제거하는 단계시, 제 1 완충용 라이너는 등방성 식각 방식으로 제거한다.
아울러, 선택 영역은 코어 영역 및 주변 영역 중 P-FET들 사이를 한정하는 트렌치를 포함하는 영역이거나, 코어 영역 및 주변 영역을 포함하는 영역일 수 있다.
여기서, 차단 패턴을 형성하는 단계는, 상기 반도체 기판 상부에 패드 산화막을 형성하는 단계와, 상기 패드 산화막 상부에 실리콘 질화막을 형성하는 단계, 및 상기 실리콘 질화막 및 패드 산화막을 소정 부분 패터닝하는 단계를 포함할 수있다. 이때, 실리콘 질화막을 형성하는 단계와, 상기 예정 영역이 노출되도록 패터닝하는 단계 사이에, 상기 실리콘 질화막 상부에 반사 방지막을 형성하는 단계를 더 포함하고, 예정 영역을 노출시키기 위한 패터닝 단계에서, 상기 반사 방지막도 상기 예정 영역이 노출되도록 패터닝할 수 있다.
본 발명에 의하면, 코어 영역 및 주변 영역 중 특히 P-FET 사이를 분리시키는 STI막은 상대적으로 두꺼운 측벽 산화막을 갖도록 형성되고, 셀 영역에 형성되는 STI막은 상대적으로 두꺼운 완충용 라이너를 갖도록 형성된다.
코어 영역 및 주변 영역 중 특히 P-FET 사이를 분리시키는 STI막의 측벽 산화막이 상대적으로 두껍게 형성됨에 따라, 완충용 라이너 및 완충용 라이너와 측벽 산화막 계면에 트랩되는 전자들이 넓게 분포되고, 외주면에는 전자들로부터 유기된 홀들 또한 넓게 분포되어, 전류 패스가 형성되지 않는다. 이에따라, 인접하는 P-FET 사이에 누설 전류가 발생되지 않는다.
아울러, 셀 영역에 형성되는 STI막의 완충용 라이너가 상대적으로 두껍게 형성됨에 따라, 셀 영역에 발생되는 디펙트들이 STI막 내부로 침입하는 것이 후막의 완충용 라이너에 의하여 차단된다. 이에따라, 절연 특성이 우수한 STI막을 제공할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
여기서, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
(실시예 1)
첨부된 도면 도 3a 내지 도 3e는 본 발명의 실시예 1에 따른 STI 구조를 갖는 반도체 디바이스의 제조방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 3a를 참조하여, 반도체 기판(100) 상부에 패드 산화막(102)과 실리콘 질화막(104)을 순차적으로 적층한다. 여기서, 반도체 기판(100)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 소자가 형성될 셀 영역 및 P-FET가 요구되는 코어 영역 및 주변 영역으로 구분될 것이다. 아울러, 도면에서 A1은 셀 영역을 나타내고, A2는 코어 영역 또는 주변 영역을 나타낸다. 또한, 패드 산화막(102)은 약 70 내지 160Å 두께로 형성되고, 실리콘 질화막(104)은 약 1300 내지 1600Å 두께로 형성된다. 그 다음, 반도체 기판(100)의 소자 분리 예정 영역이 노출되도록, 실리콘 질화막(104) 및 패드 산화막(102)을 공지의 포토리소그라피 공정을 이용하여 식각하여, 차단 패턴을 형성한다. 여기서, "소자 분리 예정 영역"은 셀 영역, 코어 영역 및 주변 영역을 한정하면서, 각 영역의 소자간을 분리하기 위한 영역을 나타낸다. 그후, 차단 패턴을 마스크로 하여, 반도체 기판(100)을 약 0.1 내지 1.5㎛의 깊이로 식각하여, 제 1 및 제 2 트렌치(106a,106b)를 형성한다. 이때, 제 1 및 제 2 트렌치(106a,106b)는 STI를 형성하기 위한 얕은(shallow) 트렌치이다. 여기서, 제 1 트렌치(106a)는 셀 영역(A1)에서 소자간을 분리시키기 위한 트렌치이고, 제 2 트렌치(106b)는 코어 또는 주변 영역(A2)에서 소자간을 분리시키기 위한 트렌치이다. 아울러, 제 1 트렌치(106a)는 소자들이 밀집된 셀 영역(A1)에 형성되므로, 코어 또는 주변 영역(A2)에 형성되는 제 2 트렌치(106b)보다 그 폭이 좁다. 이때, 제 1 및 제 2 트렌치(106a,106b)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용될 수 있으며, 이러한 건식 식각 공정으로, 트렌치들(106a,106b) 표면에 실리콘 격자 결함 및 데미지와 같은 누설 전류원이 발생될 수 있다. 아울러, 트렌치들(106a,106b)의 모서리 부분에는 첨점이 존재할 수 있다.
그 다음, 도 3b에 도시된 것과 같이, 제 1 및 제 2 트렌치(106a,106b) 내부에 발생된 격자 결함 및 데미지를 치유하면서 첨점 부위를 제거할 수 있도록, 제 1 및 제 2 트렌치(106a,106b)의 내측 표면을 열산화하여, 트렌치(106a,106b) 내부에 제 1 측벽 산화막(108)을 형성한다. 여기서, 제 1 측벽 산화막(108)은 20 내지 240Å 두께, 더욱 바람직하게는 반도체 디바이스의 고집적도를 감안하여 20 내지 50Å의 두께로 형성된다. 그후, 제 1 측벽 산화막(108)이 형성된 반도체 기판(100) 결과물 상부에 제 1 완충용 라이너(110)를 형성한다. 여기서, 제 1 완충용 라이너(110)는 실리콘으로 된 반도체 기판(100)과 이후 트렌치들(106a,106b) 내부에 매립되어질 산화막 사이에 열팽창 계수 차이로 인하여 발생되는 스트레스를 완충시키는 역할을 하며, 액티브 영역에 발생되는 디펙트들이 트렌치(106a,106b) 내부로 확산되는 것을 차단하는 역할을 한다. 이러한 제 1 완충용 라이너(110)로는 실리콘 질화막 또는 실리콘 질산화막이 이용될 수 있으며, 예를들어, 50 내지 100Å의 두께로 형성된다.
도 3c를 참조하여, 공지의 포토리소그라피 공정에 의하여, 셀 영역(A1)을 덮도록 포토레지스트 패턴(112)을 형성한다. 이에따라, 코어 영역 및 주변 영역(A2)이 노출된다. 그후, 노출된 코어 영역 및 주변 영역(A2)의 제 1 완충용 라이너(110)를 제거하여, 코어 영역 및 주변 영역(A2)의 제 1 측벽 산화막(108)을 오픈시킨다. 이때, 제 1 완충용 라이너(110)는 등방성으로 식각될수 있도록 예를들어, 인산 용액에 의하여 습식 식각한다. 아울러, 제 1 완충용 라이너(110)은 등방성 건식 식각 방식으로도 식각될 수 있다.
그후, 도 3d에 도시된 바와 같이, 포토레지스트 패턴(112)을 공지의 방식으로 제거한다. 그 다음, 반도체 기판(100)의 결과물을 열산화하여, 코어 및 주변 영역(A2)의 제 1 측벽 산화막(108) 상부에 제 2 측벽 산화막(114)을 형성한다. 이때, 반도체 기판(100)의 전면을 열산화하였더라도, 셀 영역(A1)은 실리콘 질화막 또는 실리콘 질산화막으로 된 제 1 완충용 라이너(110)가 덮혀있으므로, 제 1 완충용 라이너(110) 표면에 산화막이 성장되지 않고, 노출된 제 1 측벽 산화막(108) 상부에만 성장된다. 여기서, 제 2 측벽 산화막(114)은 예를들어, 50 내지 150Å 두께로 형성된다. 그후, 반도체 기판(100) 결과물 상부에 제 2 완충용 라이너(116)를 형성한다. 여기서, 제 2 완충용 라이너(116)는 약 50 내지 150Å 두께로 형성된다. 이에따라, 셀 영역(A1)에서 측벽 산화막(108)은 단일층으로 형성되어 약 20 내지 50Å의 두께를 갖고, 완충용 라이너(110,116)는 두층으로 형성되어, 약 100 내지 200Å의 두께를 갖는다. 한편, 코어 및 주변 영역(A2)에서 측벽 산화막(108,114)은 두층으로 형성되어 약 70 내지 200Å의 두께를 갖고, 완충용 라이너(116)는 단일층으로 형성되어, 약 50 내지 100Å의 두께를 갖는다. 즉, 셀 영역(A1)은 완충용 라이너가 다른 영역에 비하여 상대적으로 두꺼운 두께로 형성되고, 코어 및 주변 영역(A2)은 측벽 산화막이 셀 영역에 비하여 상대적으로 두꺼운 두께로 형성된다.
그후, 도 3e를 참조하여, 제 1 및 제 2 트렌치(106a,106b)가 충분히 매립되도록, 반도체 기판(100) 상부에 절연막을 약 5000 내지 7000Å 두께로 형성한다. 이때, 절연막으로는 층간 매립 특성이 우수한 HDP 절연막 또는 TEOS막이 이용될 수 있다. 그후, 절연막, 제 1 및 제 2 완충용 라이너(110,116), 실리콘 질화막(104) 및 패드 산화막(102)을 반도체 기판(100) 표면이 노출될 때까지 CMP한다. 이에따라, 제 1 및 제 2 트렌치(106a,106b)내에 절연막이 매립되어, 제 1 및 제 2 STI막(120a, 120b)이 완성된다. 여기서, CMP 공정으로 인하여 제 1 및 제 2 STI막(120a,120b) 표면에 리세스(recess)가 발생되는 것을 방지하기 위하여, CMP 공정전, 약 900℃ 이상의 온도에서 고온 열처리를 실시할수 있다. 그러면, 이러한 고온 열처리 공정에 의하여 절연막 막질이 더욱 치밀(dense)해지므로, CMP 공정시 쉽게 유실되지 않는다.
이와같이, 본 실시예에 따르면, 코어 및 주변 영역(A2)에 형성되는 제 2 STI막의 측벽 산화막이 셀 영역의 측벽 산화막보다 상대적으로 두껍게 형성된다. 이에따라, 도 4a에 도시된 바와 같이, 라이너(116) 및 라이너(116)와 측벽 산화막(108,114)의 계면에 포획되는 전자(200)들이 랜덤(random)하게 포획되고, 전자들에 의하여 유기되는 홀(202)들도 STI막(102b) 주변에 랜덤하게 배열된다. 이와같이, 홀(202)들이 랜덤하게 배열됨에 따라, 연속적으로 전류 패스가 형성되지 않아, 인접하는 P-FET의 접합 영역 사이에 누설 전류가 발생되지 않는다.
또한, 본 실시예에 의하면 셀 영역(A1)에 형성되는 제 1 STI막(102a)의 완충용 라이너를 상대적으로 두껍게 형성한다. 이에따라, 도 4b에 도시된 바와 같이, 두꺼운 완충용 라이너(110,116)에 의하여, N-FET 영역에 발생된 디펙트들이 STI막(120a) 내부로 침입됨이 방지된다. 이때, P-FET 영역에서도 공정중에 디펙트가 발생될 수도 있다. 그러나, P-FET가 형성되는 영역은 소자들이 드물게 배치되는 코어 영역 및 주변 영역에 형성되므로, P-FET 영역에 디펙트가 발생되더라도, 그 디펙트가 STI막(120b) 내부로 전달되지 않는다.
(실시예 2)
도 5는 본 발명의 실시예 2를 설명하기 위한 STI 구조를 갖는 반도체 디바이스의 단면도이다.
본 실시예는 STI막의 제조방법은 상술한 실시예 1과 동일할 수 있으며, STI막의 위치만이 상이하다.
즉, 본 실시예에서, 측벽 산화막이 상대적으로 두껍게 형성된 제 2 STI막(120b)은 코어 영역 및 주변 영역 중에서도 특히 P-FET 사이를 분리하기 위한영역에만 형성된다. 아울러, 완충용 라이너가 상대적으로 두껍게 형성된 제 1 STI막(120a)은 셀 영역 뿐만 아니라, 코어 영역 및 주변 영역에서 P-FET 외의 그 밖의 회로 소자들을 분리하기 위한 영역에 형성된다.
이때, 제조방법은 상술한 실시예 1과 대부분 동일할 수 있다. 단, 완충용 라이너를 제거하기 위한 포토레지스트 패턴 형성시, 포토레지스트 패턴을 P-FET 사이를 한정하는 트렌치만이 노출되도록 형성한다. 그 이외의 공정은 실시예 1과 동일하다. 여기서, 미설명 부호 A3은 셀 영역과 코어 및 주변 영역에서 P-FET를 제외한 그 밖의 소자가 형성되는 영역을 나타내고, A4는 P-FET 사이를 한정하는 영역을 나타낸다.
본 실시예와 같이 형성하여도 상술한 실시예 1과 동일한 효과를 거둘 수 있다.
(실시예 3)
도 6은 본 발명의 제 3 실시예를 설명하기 위한 STI 구조를 갖는 반도체 디바이스의 단면도이다.
여기서, 본 실시예는 트렌치를 형성한 이후 공정은 상술한 실시예 1과 동일하며, 트렌치 형성 이전 공정만이 상이하다. 아울러, 본 실시예는 실시예 1과 동일한 부분에 대하여는 동일한 부호를 부여하도록 한다.
도 6을 참조하여, 반도체 기판(100) 상부에 패드 산화막(102)과 실리콘 질화막(104)을 순차적으로 적층한다. 그후, 실리콘 질화막(104) 상부에, 후속의 포토리소그라피 공정시, 실리콘 질화막(104)의 반사를 방지하기 위한 반사 방지막(250)을증착한다. 이때, 반사 방지막(250)으로는 실리콘 질산화막(SiON)막이 이용될 수 있다. 또한, 반사 방지막(250)은 600 내지 700Å 두께로 형성될 수 있다.
그 다음, 반도체 기판(100)의 소자 분리 예정 영역이 노출되도록, 반사 방지막(250), 실리콘 질화막(104) 및 패드 산화막(102)을 공지의 포토리소그라피 공정을 이용하여 식각한다. 그후, 실리콘 질화막(104)을 마스크로 하여, 반도체 기판(100)을 약 0.1 내지 1.5㎛의 깊이로 식각하여, 제 1 및 제 2 트렌치(106a,106b)를 형성한다. 여기서, 제 1 트렌치(106a)는 셀 영역(A1) 또는 셀 영역과, 코어 및 주변 영역 중 P-FET 사이를 분할하는 영역을 제외한 영역(A3)에 형성된다. 또한, 제 2 트렌치(106b)는 코어 및 주변 영역(A2) 또는 코어 및 주변 영역 중 P-FET 사이를 분리하는 영역(A4)에 형성된다.
이와같이, 트렌치를 한정하기 위한 패턴을 형성할때, 실리콘 질화막(104) 상부에 반사 방지막(250)을 형성함에 따라, 포토리소그라피 공정시 노칭(notching) 현상이 방지된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 코어 영역 및 주변 영역 또는 코어 영역 및 주변 영역 중 특히 P-FET 사이를 분리시키는 STI막은 상대적으로 두꺼운 측벽 산화막을 갖도록 형성되고, 셀 영역에 형성되는 STI막은 상대적으로 두꺼운 완충용 라이너를 갖도록 형성된다.
코어 영역 및 주변 영역 중 특히 P-FET 사이를 분리시키는 STI막의 측벽 산화막이 상대적으로 두껍게 형성됨에 따라, 완충용 라이너 및 완충용 라이너와 측벽산화막 계면에 트랩되는 전자들이 넓게 분포되고, 외주면에는 전자들로부터 유기된 홀들 또한 넓게 분포되어, 전류 패스가 형성되지 않는다. 이에따라, 인접하는 P-FET 사이의 누설 전류 패스가 발생되지 않는다. 또한, 경계면에 위치하는 P-FET의 문턱 전압 및 항복 전압 특성이 저하되지 않는다.
아울러, 셀 영역에 형성되는 STI막의 완충용 라이너가 상대적으로 두껍게 형성됨에 따라, 셀 영역에 발생되는 디펙트들이 STI막 내부로 침입하는 것이 후막의 완충용 라이너에 의하여 차단된다. 이에따라, 절연 특성이 우수한 STI막을 제공할 수 있다.
기타 본 발명의 요지를 벗어나지 않는 범위에서 다양하게 변경, 실시할 수 있다.
Claims (18)
- 메모리 소자들이 형성되어질 셀 영역과 P-FET 및 그 밖의 회로 소자들이 형성되어질 코어 영역 및 주변 영역으로 분리시키면서, 각 영역에 형성될 소자들 사이 또한 분리시키는 다수의 트렌치들이 구비된 반도체 기판;상기 다수의 트렌치의 내측 표면에 형성되는 제 1 측벽 산화막;상기 다수의 트렌치 중 코어 영역 및 주변 영역에 형성된 트렌치의 제 1 측벽 산화막 표면에 형성된 제 2 측벽 산화막;상기 다수의 트렌치 중 셀 영역에 형성되는 트렌치의 제 1 측벽 산화막 및 코어 영역 및 주변 영역에 형성되는 트렌치의 제 2 측벽 산화막 표면에 형성되는제 1 완충용 라이너;상기 셀 영역에 형성된 트렌치의 제 1 완충용 라이너 표면에 형성되는 제 2 완충용 라이너; 및상기 다수의 트렌치 내부에 매립된 각각 절연물을 포함하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 1 항에 있어서, 제 1 측벽 산화막은 약 20 내지 50Å두께를 갖는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 2 항에 있어서, 상기 제 2 측벽 산화막은 약 50 내지 100Å 두께를 갖는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 1 항에 있어서, 상기 제 1 및 제 2 완충용 라이너는 실리콘 질화막 또는 실리콘 질산화막인 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 1 항에 있어서, 상기 절연물은 HDP 절연막 또는 TEOS막인 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 메모리 소자들이 형성되어질 셀 영역과 P-FET 및 그 밖의 회로 소자들이 형성되어질 코어 영역과 주변 영역으로 분리시키면서, 각 영역에 형성될 소자들 사이또한 분리시키는 다수의 트렌치들이 구비된 반도체 기판;상기 다수의 트렌치의 내측 표면에 형성되는 제 1 측벽 산화막;상기 다수의 트렌치 중에서, 코어 영역 및 주변 영역 중 P-FET들 사이를 분리하는 트렌치의 제 1 측벽 산화막 표면에 형성된 제 2 측벽 산화막;상기 셀 영역의 상기 메모리 소자들 간 및 코어 영역과 주변 영역 중 상기 그 밖의 회로 소자 간을 분리하는 트렌치의 제 1 측벽 산화막 및 코어 영역 및 주변 영역 중 P-FET들 사이를 분리하는 트렌치의 제 2 측벽 산화막 표면에 각각 형성되는 제 1 완충용 라이너;상기 다수의 트렌치 중 셀 영역의 트렌치 및 코어 영역 및 주변 영역의 트렌치들 중 그 밖의 회로 소자들간을 분리하는 트렌치의 제 1 완충용 라이너 표면에 형성되는 제 2 완충용 라이너; 및상기 다수의 트렌치 내부에 각각 매립된 절연물을 포함하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 6 항에 있어서, 제 1 측벽 산화막은 약 20 내지 50Å두께를 갖는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 7 항에 있어서, 상기 제 2 측벽 산화막은 약 50 내지 100Å 두께를 갖는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 6 항에 있어서, 상기 제 1 및 제 2 완충용 라이너는 실리콘 질화막 또는 실리콘 질산화막인 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 6 항에 있어서, 상기 절연물은 HDP 절연막 또는 TEOS막인 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 메모리 소자들이 형성될 셀 영역 및 P-FET 및 그 밖의 회로 소자들이 형성되어질 코어 영역과 주변 영역으로 한정되어질 반도체 기판을 제공하는 단계;상기 반도체 기판의 셀 영역, 코어 영역 및 주변 영역을 한정하면서, 각 영역에 소자들간을 분리시키기 위한 예정 영역이 노출되도록 차단 패턴을 반도체 기판 상부에 형성하는 단계;상기 차단 패턴을 마스크로 이용하여, 노출된 반도체 기판의 소자 분리 예정 영역을 소정 깊이만큼 식각하여, 다수의 트렌치를 형성하는 단계;상기 다수의 트렌치 각각의 내측 표면에 제 1 측벽 산화막을 형성하는 단계;상기 다수의 제 1 측벽 산화막 표면을 포함하는 반도체 기판 결과물 상부에 제 1 완충용 라이너를 형성하는 단계;상기 다수의 트렌치 중 P-FET 사이를 분리하는 트렌치를 포함하는 선택 영역에 형성된 제 1 완충용 라이너를 제거하여, 제 1 측벽 산화막을 노출시키는 단계;상기 노출된 제 1 측벽 산화막 표면에 선택적으로 제 2 측벽 산화막을 형성하는 단계;상기 제 1 완충용 라이너 상부 및 제 2 측벽 산화막 상부에 제 2 완충용 라이너를 형성하는 단계;상기 다수의 트렌치 내부가 충분히 매립되도록 절연물을 증착하는 단계; 및상기 절연물, 완충용 라이너들 및 차단 패턴을 화학적 기계적 연마하여, STI막을 형성하는 단계를 포함하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 11 항에 있어서, 상기 제 1 측벽 산화막 및 제 2 측벽 산화막은 열산화 방식으로 형성하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 11 항에 있어서, 상기 제 1 및 제 2 완충용 라이너는 실리콘 질화막 또는 실리콘 질산화막으로 형성하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 13 항에 있어서, 상기 선택 영역의 제 1 완충용 라이너는 등방성 식각 방식으로 제거하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 11 항에 있어서, 상기 선택 영역은 코어 영역 및 주변 영역 중 P-FET들사이를 한정하는 트렌치를 포함하는 영역인 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 11 항에 있어서, 상기 선택 영역은 코어 영역 및 주변 영역을 포함하는 영역인 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 11 항에 있어서, 상기 차단 패턴을 형성하는 단계는,상기 반도체 기판 상부에 패드 산화막을 형성하는 단계;상기 패드 산화막 상부에 실리콘 질화막을 형성하는 단계; 및상기 실리콘 질화막 및 패드 산화막을 상기 예정 영역이 노출되도록 패터닝하는 단계를 포함하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 17 항에 있어서, 상기 실리콘 질화막을 형성하는 단계와, 상기 예정 영역이 노출되도록 패터닝하는 단계 사이에, 상기 실리콘 질화막 상부에 반사 방지막을 형성하는 단계를 더 포함하고, 상기 예정 영역을 노출시키기 위한 패터닝 단계에서, 상기 반사 방지막도 상기 예정 영역이 노출되도록 패터닝하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
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