KR100346842B1 - 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법 - Google Patents
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Abstract
본 발명은 P-FET의 누설 전류를 감소시키면서, 디램 소자의 특성을 향상시킬 수 있는 STI 구조를 갖는 반도체 디바이스 및 그 제조방법을 개시한다. 개시된 본 발명은, 제 1 트렌치가 형성된 제 1 영역과 제 2 트렌치가 형성된 제 2 영역이 한정된 반도체 기판, 상기 제 1 트렌치의 내측 표면에 형성된 제 1 측벽 산화막, 상기 제 2 트렌치의 내측 표면에 형성되며, 제 1 측벽 산화막 보다 더 얇은 두께를 갖는 제 2 측벽 산화막, 상기 제 1 및 제 2 측벽 산화막의 표면에 각각 형성되는 스트레스 완충용 라이너, 및 상기 제 1 및 제 2 트렌치의 내부에 매립되는 절연물을 포함하며, 제 1 영역은 P-FET 사이를 분리하는 영역이고, 상기 제 2 영역은 N-FET 사이, N-FET과 P-FET 사이, N-FET과 그 밖의 회로 소자들, P-FET과 그밖의 회로 소자들 및 그 밖의 회로 소자들 사이를 분리하는 영역이다.
Description
본 발명은 소자 분리막을 갖는 반도체 디바이스 및 그 제조방법에 관한 것으로, 보다 구체적으로는 얕은 트렌치 아이솔레이션(shallow trench isolation) 구조를 갖는 반도체 디바이스 및 그 제조방법에 관한 것이다.
반도체 기술의 진보와 더불어 더 나아가서는 반도체 소자의 고속화, 고집적화가 진행되고 있다. 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 치수도 고정밀화가 요구되고 있다. 이는 반도체 소자에 있어서, 넓은 영역을 차지하는 소자 분리 영역에도 적용된다.
종래의 반도체 디바이스의 소자 분리막으로는 로코스(LOCOS) 산화막이 대부분 이용되었다. 그러나, 로코스 방식의 소자 분리막은 그 가장자리 부분에 새부리 형상의 버즈빅이 발생하여, 액티브 영역의 면적을 감소시키면서 누설 전류를 발생시키는 단점을 갖는다.
현재에는 좁은 폭을 가지며, 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 소자 분리막이 널리 채용되고 있다.
도 1은 종래의 STI막을 갖는 반도체 디바이스의 제조방법을 설명하기 위한 단면도이다.
도 1을 참조하여 살펴보면, 반도체 기판(10)의 상부에 소자 분리 영역을 노출시키기 위한 차단 패턴(도시되지 않음)을 형성한다. 이때, 반도체 기판(10)은 셀 영역(cell area), 코어 영역(core area) 및 주변 영역(peripheral area)으로 구분되어질 것이며, 차단 패턴은 산화막과 실리콘 질화막의 적층막이 이용될 수 있다. 차단 패턴을 마스크로 이용하여, 노출된 반도체 기판(10)을 정하여진 깊이로 식각한다. 이에따라, 반도체 기판(10)내에 트렌치(t1,t2)가 형성된다. 여기서, t1은 셀 영역에 형성되는 트렌치이고, t2는 코어 영역 및 주변 영역에 형성되는 트렌치이다. 여기서, 트렌치(t1,t2)를 형성하기 위한 식각 공정은 예를들어, 플라즈마 가스를 이용한 건식 식각 방식으로 진행된다.
이때, 트렌치(t1,t2)를 형성하기 위한 건식 식각 공정에 의하여, 트렌치(t1,t2) 내측 표면에 실리콘 격자 결함(defect) 및 데미지(damage)가 발생될 수 있다. 종래에는 이러한 실리콘 격자 결함 및 데미지를 감소시키기 위하여, 트렌치(t1,t2) 내측 표면을 열산화하여, 측벽 산화막(12)을 형성하고 있다. 이때, 측벽 산화막(12) 50 내지 100Å이하의 박막으로 형성된다. 또한, 측벽 산화막(12)의 형성으로, 트렌치(t1,t2) 모서리 부분에 발생되는 첨점이 제거된다.
그후, 측벽 산화막(12) 표면에 실리콘 질화막 라이너(liner:14)를 형성한다. 이때, 실리콘 질화막 라이너(14)는 알려진 바와 같이, 실리콘으로 된 반도체 기판(10)과 이후 트렌치(t1,t2)내에 매립되어질 실리콘 산화막간의 열팽창 계수 차이로 인한 스트레스 발생을 방지하는 역할을 한다.
트렌치(t1,t2)가 충분히 매립되어질 수 있도록, 반도체 기판(10) 결과물 상부에 절연물 예를들어, 고밀도 플라즈마 산화막(high density plasma:16)을 증착한다. 이어서, 고밀도 플라즈마 산화막(16)과 차단 패턴을 반도체 기판(10)의 표면이 노출되도록 화학적 기계적 연마(chemical mechanical polishing:이하 CMP)하여, 트렌치(t1,t2)내에 고밀도 플라즈마 산화막을 매립시킨다. 이에따라, STI막(16)이 완성된다.
그러나, 측벽 산화막(12)을 박막으로 균일하게 형성함으로 인하여, 다음과 같은 문제점이 발생된다.
일반적으로, 도 2a 및 도 2b를 참조하여, 고집적 반도체 모스 트랜지스터의 핫 캐리어(hot carrier)들은 높은 에너지를 지니고 있으므로, 박막의 게이트 산화막(22)으로 튀어오르거나, 측벽 산화막(12)을 관통하여 STI막(16)에 침투하기 쉽다. 여기서, STI막(16)에 침투되는 핫 캐리어들은 대부분 음전하(negative charge) 즉, 전자(100)로서, STI막(16)내의 실리콘 질화막 라이너(14) 및 실리콘 질화막 라이너(14)와 측벽 산화막(12)의 계면에 쉽게 트랩된다. 이때, 측벽 산화막(12)의 두께가 상술한 바와 같이 매우 박막이므로 전자(100)들은 매우 조밀하게 트랩된다. 이와같이 STI막(16)의 가장자리에 전자들(100)이 밀집되면, 모스 트랜지스터들이 형성되는 반도체 기판(10)의 양전하(positive charge) 즉, 홀(hole:102)들이 STI막(16)의 외주에 유기된다. 이때, 전자들(100)이 실리콘 질화막 라이너(14) 및 실리콘 질화막 라이너(14)와 측벽 산화막(12)의 계면에 매우 조밀하게 트랩되어 있으므로, 반도체 기판(10)내의 홀(102)들도 이와 대응하도록 매우 조밀하게 모이게 된다.
여기서, N-FET(N-channel field effect transistor)은, 도 2a에 도시된 바와 같이 주 캐리어(majority carrier)가 전자(100)이므로, 비록, STI막(16)의 외주에 홀(102)들이 밀집되어 있더라도, 전자들(100)이 주 캐리어로 작용하는 n형 접합 영역(26a,26b) 사이에 패스가 형성되지 않는다.
하지만, P-FET(P-channel field effect transistor)은 공지된 바와 같이, 주 캐리어가 홀(102)이므로, 도 2b에 도시된 바와 같이, STI막(16)의 외주에 밀집,배열된 홀들(102)이 STI막(16)을 사이에 두고 분리된 p형 접합 영역(28a,28b)간을 연결시키는 전류 패스(I)로 작용한다. 이로 인하여, STI막(16)에 의하여 소자 분리되었어도, 인접하는 P-FET 사이에는 진행성 스탠바이 커런트와 같은 누설 전류가 발생되어, P-FET 특성이 열화된다. 여기서, 미설명 도면 부호 24는 모스펫(MOSFET)의 게이트 전극을 나타낸다.
더욱이, STI막(16)과 액티브 영역의 계면(이하, 경계면이라 칭함)에 위치되는 P-FET의 경우는 박막의 측벽 산화막(12)을 사이에 두고 P-FET의 채널 영역(도시되지 않음)과 전자들이 트랩된 실리콘 질화막 라이너(14)가 대치된다. 그러므로, 실리콘 질화막 라이너(14)에 트랩된 전자에 의하여, 경계면에 위치하는 P-FET의 채널 영역에 쉽게 홀이 유기되고, P-FET의 턴온(turn-on)시에 유기된 홀들이 턴온시에(turn-off)시켰을때, 쉽게 제거되지 않고 잔류하게 된다. 이로 인하여, 경계면에 형성되는 P-FET의 채널 길이가 점진적으로 감소되어, 문턱 전압이 변화된다. 따라서, P-FET의 특성이 변화된다.
상기와 같은 P-FET에서 발생되는 문제점을 해결하기 위하여, 측벽 산화막(12)의 두께를 전체적으로 증가시키는 기술이 제안되었다.
그러나, 측벽 산화막(12)의 두께가 전체적으로 증대되면, 측벽 산화막(12)을 통하여 옥시던트(oxidant)들이 쉽게 침입하기가 용이해진다. 이와같이, 옥시던트들의 침입으로 인하여, 스토리지 캐패시터와 연결되는 셀 영역의 N-FET의 스트레스가 증가된다. 이로 인하여, 스토리지 캐패시터의 데이타 리텐션 타임(data retention time) 즉, 리프레쉬 타임(refresh time)이 급격히 감소되어, 디램 소자의 특성이 열화된다.
즉, STI의 측벽 산화막(12)을 P-FET에 진행성 스탠바이 커런트가 발생되지 않을 정도의 두께로 전 영역에 걸쳐 동일하게 형성하면, P-FET의 진행성 스탠바이 커런트는 감소되지만, 셀 영역의 스토리지 캐패시터의 데이타 리텐션 타임이 감소된다. 반면, STI의 측벽 산화막(12)의 두께를 적정한 디램의 데이타 리텐션 타임을 확보할 수 있을 정도의 두께로 전 영역에 걸쳐 동일하게 형성하면, 디램의 데이타 리텐션 타임은 확보할 수 있으나, P-FET에는 심각한 진행성 스탠바이 커런트가 발생되고, P-FET의 특성을 확보하기 어렵다.
이로 인하여, 각 영역의 측벽 산화막을 균일한 두께로 형성하게 되면, 셀 영역의 N-FET 및 코어 영역과 주변 영역의 P-FET이 동시에 우수한 특성을 갖기 어렵다.
따라서, 본 발명의 목적은 P-FET의 진행성 스탠바이 커런트를 감소시키면서, P-FET의 특성을 확보함과 더불어 디램 소자의 특성을 향상시킬 수 있는 STI 구조를 갖는 반도체 디바이스를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 STI 구조를 갖는 반도체 디바이스의 제조방법을 제공하는 것이다.
도 1은 종래의 STI 구조를 갖는 반도체 디바이스를 설명하기 위한 단면도이다.
도 2a는 종래의 STI 구조에 의하여 분리된 N-FET를 나타낸 단면도이다.
도 2b는 종래의 STI 구조에 의하여 분리된 P-실시예를 나타낸 단면도이다.
도 3a 내지 도 3e는 본 발명의 실시예 1에 따른 STI 구조를 갖는 반도체 디바이스의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 4는 P-FET 한정용 트렌치내의 측벽 산화막의 두께에 따른 스탠바이 커런트를 나타낸 그래프이다.
도 5a 및 도 5b는 본 발명의 실시예 2를 설명하기 위한 각 공정별 단면도이다.
도 6a 내지 도 6c는 본 발명의 실시예 3을 설명하기 위한 각 공정별 단면도이다.
도 7은 본 발명의 실시예 4를 설명하기 위한 STI 구조를 갖는 반도체 디바이스의 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
20 - 반도체 기판 22 - 차단 패턴
24 - 열산화막 26 - 포토레지스트 패턴
28,40 - 제 1 측벽 산화막 30,42 - 제 2 측벽 산화막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일견지의 일 실시예에 따른 STI 구조를 갖는 반도체 디바이스는, 제 1 트렌치가 형성된 제 1 영역과 제 2 트렌치가 형성된 제 2 영역이 한정된 반도체 기판, 제 1 트렌치의 내측 표면에 형성된 제 1 측벽 산화막, 상기 제 2 트렌치의 내측 표면에 형성되며, 제 1 측벽 산화막보다 더 얇은 두께를 갖는 제 2 측벽 산화막, 제 1 및 제 2 측벽 산화막의 표면에 각각 형성되는 스트레스 완충용 라이너, 및 제 1 및 제 2 트렌치의 내부에 매립되는 절연물을 포함하는 것을 특징으로 한다.
여기서, 제 1 영역은 P-FET 사이를 분리하는 영역이고, 제 2 영역은 N-FET 사이, N-FET과 P-FET 사이, N-FET과 그 밖의 회로 소자들, P-FET과 그 밖의 회로 소자들 및 그 밖의 회로 소자들 사이를 분리하는 영역이다.
또한, 본 발명의 다른 실시예에 따른 STI 구조를 갖는 반도체 디바이스는, P-FET 및 그 밖의 회로 소자가 형성되어질 코어 영역과 주변 영역 및 메모리 소자들이 형성되어질 셀 영역으로 구분되어지며, 코어 영역, 주변 영역 및 셀 영역에 형성되어질 소자들을 분리하기 위한 제 1 및 제 2 트렌치들이 형성된 반도체 기판,제 1 트렌치의 내측 표면에 형성된 제 1 측벽 산화막, 제 2 트렌치의 내측 표면에 형성되며, 제 1 측벽 산화막보다 더 얇은 두께를 갖는 제 2 측벽 산화막, 제 1 및 제 2 측벽 산화막의 표면에 각각 형성되는 스트레스 완충용 라이너, 및 제 1 및 제 2 트렌치의 내부에 매립되는 절연물을 포함하는 것을 특징으로 한다.
여기서, 제 1 트렌치는 상기 코어 영역 및 상기 주변 영역에 형성되고, 제 2 트렌치는 상기 셀 영역에 형성될 수 있다. 또한, 제 1 트렌치는 상기 코어 영역 및 상기 주변 영역 중 P-FET 사이를 분리하기 위한 영역에 형성되고, 제 2 트렌치는 상기 셀 영역 및 상기 코어 및 주변 영역 중 N-FET 사이, N-FET과 P-FET 사이, N-FET과 그 밖의 회로 소자들, P-FET과 그 밖의 회로 소자들 및 그 밖의 회로 소자들 사이를 분리하는 영역에 형성된다. 여기서, 제 1 측벽 산화막은 P-FET에 진행성 스탠바이 커런트의 발생을 저지할 수 있을 만큼의 두께를 갖고, 제 2 측벽 산화막은 정하여진 메모리 소자의 데이타 리텐션 타임이 감소되지 않을 정도의 두께를 갖는다.
또한, 본 발명의 다른 견지의 일실시예에 따른 STI 구조를 갖는 반도체 디바이스의 제조방법은 다음과 같다.
먼저, 반도체 기판상의 선택된 영역에 제 1 트렌치 및 제 2 트렌치를 형성한다. 그후, 제 1 트렌치의 내측 표면에 제 1 측벽 산화막을 형성하고, 제 2 트렌치 내측 표면에 제 2 측벽 산화막을 형성한다. 다음, 제 1 및 제 2 측벽 산화막 표면에 스트레스 완충용 라이너를 형성한 후, 제 1 및 제 2 트렌치에 절연물을 매립한다. 이때, 제 1 및 제 2 측벽 산화막을 형성하는 단계에서, 상기 제 2 측벽 산화막은 제 1 측벽 산화막보다 얇게 형성하는 것이 바람직하다.
여기서, 제 1 트렌치는 P-FET을 분리하기 위한 트렌치이고, 제 2 트렌치는 N-FET 사이, N-FET과 P-FET 사이, N-FET과 그 밖의 회로 소자들, P-FET과 그밖의 회로 소자들 및 그 밖의 회로 소자들 사이를 분리하기 위한 트렌치이다.
또한, 본 발명의 다른 실시예에 따른 STI 구조를 갖는 반도체 디바이스의 제조방법은 다음과 같다.
먼저, P-FET 및 그 밖의 회로 소자가 형성되어질 코어 영역과 주변 영역 및 메모리 소자가 형성될 셀 영역으로 한정되는 반도체 기판 상부의 소자 분리 예정 영역에 제 1 및 제 2 트렌치를 형성한다. 이어서, 제 1 및 제 2 트렌치 내측 표면에 산화막을 형성한다음, 상기 제 2 트렌치 내부의 산화막을 제거한다. 그후, 제 1 트렌치의 산화막 및 상기 제 2 트렌치의 내측 표면을 산화하여, 제 1 및 제 2 트렌치 내측 표면에 제 1 및 제 2 측벽 산화막을 형성한다. 그 다음, 제 1 및 제 2 측벽 산화막 표면에 스트레스 완충용 라이너를 형성한 후, 제 1 및 제 2 트렌치 내부에 절연물을 매립한다. 이때, 제 1 측벽 산화막은 상기 제 2 측벽 산화막 보다 상대적으로 두꺼운 두께를 갖는다.
또한, 본 발명의 또 다른 실시예에 따른 STI 구조를 갖는 반도체 디바이스의 제조방법은 다음과 같다.
먼저, P-FET 및 그 밖의 회로 소자가 형성되어질 코어 영역과 주변 영역 및 메모리 소자가 형성될 셀 영역으로 한정되는 반도체 기판의 소자 분리 예정 영역에 제 1 및 제 2 트렌치를 형성한다. 이어서, 제 1 및 제 2 트렌치 내측 표면에 제 1측벽 산화막을 소정 두께로 형성한다음, 제 2 트렌치 내부의 제 1 측벽 산화막을 소정 두께만큼 식각하여, 제 2 측벽 산화막을 형성한다. 그후, 제 1 및 제 2 측벽 산화막 표면에 스트레스 완충용 라이너를 형성한 후, 제 1 및 제 2 트렌치 내부에 절연물을 매립하는 단계를 포함하는 것을 특징으로 한다.
여기서, 제 1 트렌치는 상기 코어 및 주변 영역에 형성하고, 상기 제 2 트렌치는 상기 셀 영역에 형성한다.
또는, 상기 제 1 트렌치는 상기 코어 및 주변 영역 중 P-FET 사이를 분리하는 영역에 형성하고, 상기 제 2 트렌치는 셀 영역과, 코어 및 주변 영역 중 N-FET 사이, N-FET과 P-FET 사이, N-FET과 그 밖의 회로 소자들, P-FET과 그밖의 회로 소자들 및 그 밖의 회로 소자들 사이를 분리하는 영역에 형성할 수 있다.
여기서, 제 1 트렌치의 제 1 측벽 산화막은 P-FET에 진행성 스탠바이 커런트의 발생을 저지할 수 있을 정도의 두께를 갖도록 형성하고, 제 2 측벽 산화막은 메모리 소자의 정하여진 데이타 리텐션 타임이 감소되지 않을 정도의 두께를 갖도록 형성하는 것이 바람직하다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
여기서, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
(실시예 1)
첨부한 도면 도 3a 내지 도 3e는 본 발명의 실시예 1에 따른 STI 구조를 갖는 반도체 디바이스의 제조방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 3a를 참조하여, 반도체 기판(20) 상부에 소자 분리 예정 영역이 노출되도록 차단 패턴(22)을 형성한다. 이때, 반도체 기판(20)은 소정의 불순물을 포함한 기판으로, 메모리 소자가 형성될 셀 영역 및 P-FET이 요구되는 코어 영역 및 주변 영역으로 구분될 것이다. 아울러, 본 도면에서는 셀 영역(A1) 및 코어 영역 또는 주변 영역(A2)이 도시되어 있다. 차단 패턴(22)은 실리콘 물질과 식각 선택비가 우수하면서, 산화를 억제시키는 물질이 사용될 수 있으며, 예를들어, 실리콘 산화막과 실리콘 질화막의 적층막이 이용될 수 있다.
그후, 차단 패턴(22)을 마스크로 이용하여, 반도체 기판(20)을 소정 깊이만큼 건식 식각한다. 이에따라, 반도체 기판(20)내에 제 1 및 제 2 트렌치(T1,T2)가 형성된다. 여기서, 트렌치(T1,T2)는 STI를 형성하기 위한 얕은(shallow) 트렌치이다. 또한, 제 1 트렌치(T1)는 코어 및 주변 영역(A2)에 형성되는 트렌치이고, 제 2 트렌치(T2)는 셀 영역(A1)에 형성되는 트렌치이다. 아울러, 제 2 트렌치(T2)는 소자들이 밀집된 셀 영역(A1)에 형성되므로, 코어 또는 주변 영역(A2)에 형성되는 제 1 트렌치(T2)보다 그 폭이 좁다. 이때, 트렌치(T1,T2)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용될 수 있으며, 이러한 건식 식각 공정으로, 트렌치(T1,T2) 표면에 실리콘 격자 결함 및 데미지가 발생될 수 있다. 아울러, 트렌치(T1,T2)의 모서리 부분에는 첨점이 존재할 수 있다.
그 다음, 도 3b에 도시된 것과 같이, 트렌치(T1,T2) 내부에 발생된 격자 결함 및 데미지를 치유하면서 트렌치(T1,T2)의 첨점 부위를 제거할 수 있도록, 트렌치(T1,T2) 내측 표면을 열산화하여, 트렌치(T1,T2) 내부에 열산화막(24)을 형성한다. 여기서, "트렌치(T1,T2)의 내측 표면"이라 함은 트렌치(T1,T2)의 내측벽 및 바닥면을 포함하는 것이다.
도 3c를 참조하여, 셀 영역(A1)의 제 2 트렌치(T2) 부분이 노출되도록 공지의 포토리소그라피(photolithography) 공정으로 포토레지스트 패턴(26)을 형성한다. 이때, 포토레지스트 패턴(26)은 P-FET이 요구되는 코어 영역 및 주변 영역(A2)을 모두 차폐하도록 형성된다. 그후, 노출된 셀 영역(A1)의 열산화막(24)을 등방성 식각 방식으로 제거한다. 이때, 열산화막(24)의 등방성 식각은 습식 또는 건식 식각 방법으로 제거될 수 있다. 이에따라, 셀 영역(A1)의 트렌치(T2) 내부가 노출된다. 이러한 등방성 식각 방법으로, 트렌치(T2) 양측 상단에 위치하는 차단 패턴(22)의 실리콘 산화막이 유실될 수 있다. 이에따라, 트렌치(T2) 상단 모서리 부분이 완만해진다.
도 3d를 참조하여, 포토레지스트 패턴(26:도 3c 참조)을 예를들어 플라즈마에슁(plasma ashing)등의 방식으로 제거한다. 이어서, 반도체 기판 결과물을 열산화한다. 그러면, 제 1 트렌치(T1) 내부에는 제 1 트렌치(T1)에 잔류하는 열산화막(24)이 재차 산화되어, 열산화막(24)보다 큰 두께를 갖는 제 1 측벽 산화막(28)이 형성된다. 한편, 제 2 트렌치(T2)에는 노출된 베어(bare) 실리콘이 열산화되므로, 제 1 측벽 산화막(28)보다는 얇은 두께의 제 2 측벽 산화막(30)이 형성된다. 이때, 제 1 측벽 산화막(28)은 제 2 측벽 산화막(30)의 두께와 열산화막(24)의 두께를 합산한 두께를 갖는다. 바람직하게는, 제 1 측벽 산화막(28)은 이후 형성될 스트레스 완충용 라이너에 트랩된 전하들이 반도체 기판(20)내로의 침입하는 것을 방지할 수 있을 정도의 두께, 예를들어, 약 100 내지 300Å 정도로 형성된다. 또한, 제 2 측벽 산화막(30)은 디램 소자의 데이타 리텐션 타임이 감소되지 않을 만큼의 두께, 예를들어, 20 내지 100Å의 두께로 형성된다. 이에따라, 코어 영역 및 주변 영역(A2)에 형성되는 제 1 트렌치(T1)내의 측벽 산화막(28)과 셀 영역(A1)에 형성되는 제 2 트렌치(T2)내의 측벽 산화막(30)은 각각 서로 다른 두께를 갖는다.
그후, 도 3e를 참조하여, 차단 패턴(22) 표면 및 트렌치(T1,T2)내부의 제 1 및 제 2 측벽 산화막(28,30) 표면에 스트레스 완충용 라이너(32)를 형성한다. 이때, 스트레스 완충용 라이너(30)는 공지된 바와 같이, 후속의 열 공정 진행시 실리콘으로 된 반도체 기판(20)과 트렌치(T1,T2) 내부에 매립될 실리콘 산화막간의 열팽창 계수의 차이로 인한 스트레스를 완충시키기 위하여 개재된다. 이러한 스트레스 완충용 라이너(32)는 제 1 및 제 2 측벽 산화막(28,30)에 비하여 박막으로 형성됨이 바람직하고, 예를들어, 실리콘 질화막(SixNy) 또는 실리콘 질산화막(SiON)이 이용될 수 있다. 그 다음, 층간 매립 특성이 우수한 트렌치 매립용 절연막 예를들어, 고밀도 플라즈마 산화막을 트렌치(T1,T2)가 충분히 매립될 수 있도록 증착한다. 이어서, 반도체 기판(20) 표면이 노출될 때까지 트렌치 매립용 절연막, 스트레스 완충용 라이너(32) 및 차단 패턴(22)을 CMP한다. 이에따라, 제 1 및 제 2 트렌치(T1,T2)내에 절연막이 매립되어, STI막(34)이 완성된다.
도 4는 코어 영역 또는 주변 영역 특히 P-FET를 한정하는 트렌치 내에 형성된 측벽 산화막의 두께에 따른 스탠바이 커런트를 나타낸 그래프로서, 측벽 산화막(SW ox)의 두께를 30Å, 50Å, 80Å 및 110Å로 각각 변화시키면서 스탠바이 커런트를 측정한 결과 그래프이다. 여기서, ◆,◇는 측벽 산화막이 30Å일때 스탠바이 커런트를 나타내고, △,▲는 측벽 산화막이 50Å일때 스탠바이 커런트를 나타낸다. 또한, □,■는 측벽 산화막이 80Å일때 스탠바이 커런트를 나타내며, ○,●는 측벽 산화막이 110Å일때의 스탠 바이 커런트를 나타낸다. 아울러, 오픈(open)된 도형들은 P-FET을 구동시킨후 1시간 이내에 측정된 스탠바이 커런트를 나타내고, 마킹(marking)된 도형들은 P-FET를 구동시킨후, 48 시간 경과후 측정된 스탠바이 커런트를 나타낸다. 또한, 그래프의 x축은 측벽 산화막의 두께를 나타내고, y축은 진행성 스탠바이 커런트를 나타낸다.
본 도면에 의하면, P-FET을 구동시킨 직후에는 비록 측벽 산화막의 두께를 박막으로 형성하여도, 거의 스탠바이 커런트가 발생되지 않는다. 하지만, 약 48 시간 경과후, 스탠바이 커런트가 발생되며, 이러한 스탠바이 커런트의 양은 측벽 산화막의 두께와 반비례한다. 즉, P-FET을 한정하는 트렌치(T1)의 측벽 산화막(40)의 두께를 상대적으로 증대시킬수록, 스탠바이 커런트의 양이 현격히 감소됨을 알 수 있다. 이에따라, 본 실시예에서와 같이, P-FET이 요구되는 코어 영역 및 주변 영역의 트렌치내에 상대적으로 두꺼운 두께를 갖는 측벽 산화막을 형성하므로써, 스탠바이 커런트를 감소시킬 수 있다.
본 실시예에 따르면, 한번의 마스크 사용으로 셀 영역 트렌치의 측벽 산화막과, 코어 영역 및 주변 영역 트렌치의 측벽 산화막의 두께를 각기 다르게 형성할 수 있다. 이에따라, 디램 소자의 데이타 리텐션 타임을 확보할 수 있으며, 진행성 스탠바이 커런트 발생의 위험을 줄일 수 있다.
(실시예 2)
도 5a 및 도 5b는 본 발명의 실시예 2를 설명하기 위한 각 공정별 단면도이다. 본 실시예는 트렌치(T1,T2)를 형성한후, 열산화막(24)을 형성하는 공정까지는 상술한 실시예 1과 동일하므로, 그 이후의 부분에 대하여만 기술하도록 한다. 아울러, 본 실시예는 상술한 실시예 1과 동일한 부분에 대하여는 동일한 부호를 부여하도록 한다.
먼저, 도 5a를 참조하여, 포토레지스트 패턴(26)을 셀 영역(A1)이 노출되도록 포토리소그라피 공정에 의하여 형성한다. 그후, 노출된 셀 영역(A1)의 열산화막(24)을 등방성 식각 방식으로 식각한다. 이때, 열산화막(24)은 제 2 트렌치(T2)내에 소정 두께만큼 잔류하도록 식각된다. 열산화막(24)을 잔류시키는 것은실리콘으로 된 반도체 기판(20)이 소수성을 띠므로, 등방성 식각에 의하여 쉽게 데미지를 입을 수 있으므로, 이를 방지하기 위함이다. 여기서, 미설명 부호 24a는 소정 두께만큼 식각 처리된 열산화막이다.
그후, 도 5b에 도시된 바와 같이, 포토레지스트 패턴(26:도 5a 참조)을 공지의 방법으로 제거한다음, 제 1 트렌치(T1) 및 제 2 트렌치(T2)내의 열산화막(24,24a)을 재차 산화하여, 제 1 및 제 2 측벽 산화막(28,30)을 형성한다. 여기서, 제 2 트렌치(T2)내의 열산화막(24a)은 제 1 트렌치(T1)내의 열산화막(24a)보다 그 두께가 얇으므로, 제 2 측벽 산화막(30)이 제 1 측벽 산화막(28)보다 얇게 형성된다.
그후 도면에는 도시되지 않았지만, 스트레스 완충용 라이너를 형성하는 공정 및 절연물을 매립하는 공정은 상술한 실시예 1과 동일하다.
본 실시예에 의하면, 열산화막을 일부 남기도록 식각하여, 반도체 기판에 추가적으로 발생되는 데미지를 감소시킬 수 있다.
(실시예 3)
도 6a 내지 도 6c는 본 발명의 실시예 3을 설명하기 위한 각 공정별 단면도이다. 본 실시예는 트렌치(T1,T2)를 형성하는 공정까지는 상술한 실시예 1과 동일하므로, 그 이후의 부분에 대하여만 기술하도록 한다. 아울러, 본 실시예는 상술한 실시예 1과 동일한 부분에 대하여는 동일한 부호를 부여하도록 한다.
도 6a를 참조하여, 트렌치(T1,T2) 내측 표면을 열산화하여, 제 1 측벽 산화막(40)을 형성한다. 이때, 제 1 측벽 산화막(40)의 두께는 코어 영역 및 주변영역(A2)의 P-FET에 스탠바이 커런트가 방지될 수 있을 정도, 즉, 후속 공정으로 형성될 스트레스 완충용 라이너에 트랩된 전하들이 기판 내부로 침입하는 것을 방지할 수 있을 정도의 두께, 예를들어, 100 내지 300Å 두께로 형성된다.
그 다음, 도 6b에 도시된 바와 같이, 코어 영역 및 주변 영역(A2)을 차폐하도록 공지의 포토리소그라피 공정에 의하여 포토레지스트 패턴(26)을 형성한다. 그후, 포토레지스트 패턴(26)에 의하여 노출된 셀 영역(A1)의 트렌치(T2)내의 제 1 측벽 산화막(40)을 소정 두께만큼 식각하여, 제 2 측벽 산화막(42)이 형성된다. 이때, 제 2 측벽 산화막(42)은 디램 소자의 리텐션 타임이 감소되지 않을 정도의 두께, 예를들어, 20 내지 100Å 두께가 잔류하도록 식각된다. 이에따라, 코어 영역 및 주변 영역(A2)의 트렌치(T1) 내부에는 상대적으로 두꺼운 제 1 측벽 산화막(40)이 형성되고, 셀 영역(A1)의 트렌치(T2) 내부에는 상대적으로 얇은 제 2 측벽 산화막(42)이 형성된다.
다음으로, 도 6c를 참조하여, 포토레지스트 패턴(26)을 공지의 방식으로 제거한다. 그후, 제 1 및 제 2 측벽 산화막(40,42) 표면에 스트레스 완충용 라이너를 형성하는 공정, 트렌치(T1,T2) 내에 절연막을 매립하는 공정은 상술한 실시예 1과 동일하다.
본 실시예와 같이 전체적으로 측벽 산화막을 두껍게 형성하고, 셀 영역의 측벽 산화막을 일부 제거하여, 영역별로 두께가 상이한 측벽 산화막을 형성할 수 있다.
(실시예 4)
도 7은 본 발명의 실시예 4를 설명하기 위한 STI 구조를 갖는 반도체 디바이스의 단면도이다.
본 실시예는 STI 구조를 갖는 반도체 디바이스의 제조방법은 상술한 실시예 1 내지 실시예 3 중 어느 하나의 실시예와 동일할 수 있으며, STI막의 위치만이 상이하다.
즉, 상술한 실시예 1 내지 실시예 3에서, 상대적으로 두꺼운 두께를 갖는 제 1 측벽 산화막(28,40)은 P-FET이 요구되는 코어 영역 및 주변 영역의 트렌치(T1)에 형성되고, 상대적으로 얇은 두께를 갖는 제 2 측벽 산화막(30,42)은 셀 영역의 트렌치(T2)에 형성되었다.
하지만, 본 실시예에서 상대적으로 두꺼운 두께를 갖는 제 1 측벽 산화막(28 또는 40)은 코어 영역 및 주변 영역 중 P-FET 사이를 한정하기 위한 트렌치(T3)내에 형성된다. 또한, 상대적으로 얇은 두께를 갖는 제 2 측벽 산화막(30 또는 42)은 셀 영역의 트렌치(T2) 뿐만 아니라, 코어 영역 및 주변 영역의 트렌치(T1) 중 P-FET 사이를 한정하는 트렌치를 제외한 그 밖의 회로 소자를 한정하는 트렌치(T4)에 각각 형성된다. 즉, 본 실시예에서 제 2 측벽 산화막(30 또는 42)이 형성되는 트렌치는 N-FET 사이, N-FET과 P-FET 사이, N-FET과 그 밖의 회로 소자들, P-FET과 그밖의 회로 소자들 및 그 밖의 회로 소자들 사이에 위치할 수 있다.
이때, 제조방법은 상술한 제 1 내지 제 3 실시예 중 어느 하나와 동일할 수 있으며, 각 실시예에서 포토레지스트 패턴 형성시, 셀 영역을 노출시킴과 동시에 코어 영역 및 주변 영역의 트렌치(T1) 중 P-FET를 한정하는 트렌치(T3)를 제외한그 밖의 트렌치(T4) 부분을 추가로 더 노출시킨 후 공정을 진행하면 된다. 여기서, 미설명 부호 NA는 셀 영역과 P-FET를 한정하는 트렌치를 제외한 영역을 나타내고, PA는 P-FET를 한정하는 트렌치가 형성되는 영역을 나타낸다.
본 실시예와 같이 형성하여도 상술한 실시예들과 동일한 효과를 거둘 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 셀 영역내의 소자들을 분리하는 트렌치내에는 디램 소자의 리텐션 타임이 감소하지 않도록 상대적으로 얇은 두께의 측벽 산화막을 형성하고, P-FET를 한정하는 트렌치내에는 진행성 스탠바이 커런트가 발생되지 않도록 상대적으로 두꺼운 두께를 갖는 측벽 산화막을 형성한다. 이에따라, 디램 소자의 특성을 개선할 수 있고, P-FET 영역에 누설 전류가 감소된다.
기타 본 발명의 요지를 벗어나지 않는 범위에서 다양하게 변경, 실시할 수 있다.
Claims (47)
- 제 1 트렌치가 형성된 제 1 영역과 제 2 트렌치가 형성된 제 2 영역이 한정된 반도체 기판;상기 제 1 트렌치의 내측 표면에 형성된 제 1 측벽 산화막;상기 제 2 트렌치의 내측 표면에 형성되며, 제 1 측벽 산화막보다 더 얇은두께를 갖는 제 2 측벽 산화막;상기 제 1 및 제 2 측벽 산화막의 표면에 각각 형성되는 스트레스 완충용 라이너; 및상기 제 1 및 제 2 트렌치의 내부에 매립되는 절연물을 포함하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 1 항에 있어서, 상기 제 1 영역은 P-FET 사이를 분리하는 영역이고, 상기 제 2 영역은 N-FET 사이, N-FET과 P-FET 사이, N-FET과 그 밖의 회로 소자들, P-FET과 그밖의 회로 소자들 및 그 밖의 회로 소자들 사이를 분리하는 영역인 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 2 항에 있어서, 상기 제 1 측벽 산화막은 P-FET의 진행성 스탠바이 커런트의 발생을 저지할 수 있을 만큼의 두께를 갖는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 3 항에 있어서, 상기 제 1 측벽 산화막은 100 내지 300Å인 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 2 항 또는 제 3 항에 있어서, 상기 제 2 측벽 산화막은 정하여진 메모리 소자의 데이타 리텐션 타임이 감소되지 않을 정도의 두께를 갖는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 5 항에 있어서, 상기 제 2 측벽 산화막은 20 내지 100Å인 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 1 항에 있어서, 상기 스트레스 완충용 라이너는 실리콘 질화막 또는 실리콘 질산화막인 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 1 항에 있어서, 상기 절연물은 고밀도 플라즈마 절연막인 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- P-FET 및 그 밖의 회로 소자가 형성되어질 코어 영역과 주변 영역 및 메모리 소자들이 형성되어질 셀 영역으로 구분되어지며, 코어 영역, 주변 영역 및 셀 영역에 형성되어질 소자들을 분리하기 위한 제 1 및 제 2 트렌치들이 형성된 반도체 기판;상기 제 1 트렌치의 내측 표면에 형성된 제 1 측벽 산화막;상기 제 2 트렌치의 내측 표면에 형성되며, 제 1 측벽 산화막보다 더 얇은 두께를 갖는 제 2 측벽 산화막;상기 제 1 및 제 2 측벽 산화막의 표면에 각각 형성되는 스트레스 완충용 라이너; 및상기 제 1 및 제 2 트렌치의 내부에 매립되는 절연물을 포함하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 9 항에 있어서, 상기 제 1 트렌치는 상기 코어 영역 및 상기 주변 영역에 형성되고, 상기 제 2 트렌치는 상기 셀 영역에 형성되는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 10 항에 있어서, 상기 제 1 측벽 산화막은 P-FET에 진행성 스탠바이 커런트의 발생을 저지할 수 있을 만큼의 두께를 갖는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 11 항에 있어서, 상기 제 1 측벽 산화막은 100 내지 300Å인 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 10 항 또는 제 11 항에 있어서, 상기 제 2 측벽 산화막은 정하여진 메모리 소자의 데이타 리텐션 타임이 감소되지 않을 정도의 두께를 갖는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 13 항에 있어서, 상기 제 2 측벽 산화막은 20 내지 100Å인 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 9 항에 있어서, 상기 제 1 트렌치는 상기 코어 영역 및 상기 주변 영역 중 P-FET 사이를 분리하기 위한 영역에 형성되고, 상기 제 2 트렌치는 상기 셀 영역 및 상기 코어 및 주변 영역 중 N-FET 사이, N-FET과 P-FET 사이, N-FET과 그 밖의 회로 소자들, P-FET과 그밖의 회로 소자들 및 그 밖의 회로 소자들 사이를 분리하는 영역에 형성되는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 15 항에 있어서, 상기 제 1 측벽 산화막은 P-FET에 진행성 스탠바이 커런트의 발생을 저지할 수 있을 만큼의 두께를 갖는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 16 항에 있어서, 상기 제 1 측벽 산화막은 100 내지 300Å인 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 15 항 또는 제 16 항에 있어서, 상기 제 2 측벽 산화막은 정하여진 메모리 소자의 데이타 리텐션 타임이 감소되지 않을 정도의 두께를 갖는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 18 항에 있어서, 상기 제 2 측벽 산화막은 20 내지 100Å인 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 9 항에 있어서, 상기 스트레스 완충용 라이너는 실리콘 질화막 또는 실리콘 질산화막인 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 제 9 항에 있어서, 상기 절연물은 고밀도 플라즈마 절연막인 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스.
- 반도체 기판의 선택된 영역에 제 1 트렌치 및 제 2 트렌치를 형성하는 단계;상기 제 1 트렌치의 내측 표면에 제 1 측벽 산화막을 형성하고, 제 2 트렌치 내측 표면에 제 2 측벽 산화막을 형성하는 단계;상기 제 1 및 제 2 측벽 산화막 표면에 스트레스 완충용 라이너를 형성하는 단계; 및상기 제 1 및 제 2 트렌치에 절연물을 매립하는 단계를 포함하며,상기 제 1 및 제 2 측벽 산화막을 형성하는 단계에서, 상기 제 2 측벽 산화막은 제 1 측벽 산화막 보다 얇게 형성하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 22 항에 있어서, 상기 제 1 트렌치는 P-FET을 분리하기 위한 트렌치이고, 제 2 트렌치는 N-FET 사이, N-FET과 P-FET 사이, N-FET과 그 밖의 회로 소자들, P-FET과 그밖의 회로 소자들 및 그 밖의 회로 소자들 사이를 분리하기 위한 트렌치인것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 23 항에 있어서, 상기 제 1 및 제 2 측벽 산화막을 형성하는 단계는,상기 제 1 및 제 2 트렌치의 내측 표면에 산화막을 형성하는 단계;상기 제 2 트렌치의 산화막을 선택적으로 제거하는 단계;상기 제 1 트렌치의 산화막 및 제 2 트렌치의 내측 표면을 산화하여, 제 1 및 제 2 측벽 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 24 항에 있어서, 상기 제 2 트렌치의 산화막을 제거하는 단계에서, 상기 산화막은 제 2 트렌치의 내측 표면에 선택된 두께만큼 잔류하도록 식각하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 24 항 또는 제 25 항에 있어서, 상기 제 2 트렌치의 산화막을 제거하는 단계에서, 상기 산화막은 등방성 식각 방식으로 제거하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 23 항에 있어서, 상기 제 1 및 제 2 측벽 산화막을 형성하는 단계는,상기 제 1 및 제 2 트렌치 내벽에 제 1 측벽 산화막을 선택된 두께로 형성하는 단계;상기 제 2 트렌치 내벽의 제 1 측벽 산화막을 소정 두께만큼 식각하여, 제 2 측벽 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 24 항 또는 제 27 항에 있어서, 상기 제 1 및 제 2 측벽 산화막을 형성하는 단계에서, 제 1 측벽 산화막은 P-FET의 진행성 스탠바이 커런트의 발생을 저지할 수 있을 정도의 두께로 형성하고, 제 2 측벽 산화막은 메모리 소자의 정하여진 데이타 리텐션 타임이 변화되지 않을 정도의 두께로 형성하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- P-FET 및 그 밖의 회로 소자가 형성되어질 코어 영역과 주변 영역 및 메모리 소자가 형성될 셀 영역으로 한정되는 반도체 기판을 제공하는 단계;상기 반도체 기판의 코어 영역, 주변 영역 및 셀 영역의 소자 분리 예정 영역에 제 1 및 제 2 트렌치를 형성하는 단계;상기 제 1 및 제 2 트렌치 내측 표면에 산화막을 형성하는 단계;상기 제 2 트렌치 내부의 산화막을 제거하는 단계;상기 제 1 트렌치의 산화막 및 상기 제 2 트렌치의 내측 표면을 산화하여, 제 1 및 제 2 트렌치 내측 표면에 제 1 및 제 2 측벽 산화막을 형성하는 단계;상기 제 1 및 제 2 측벽 산화막 표면에 스트레스 완충용 라이너를 형성하는 단계;상기 제 1 및 제 2 트렌치 내부에 절연물을 매립하는 단계를 포함하며,상기 제 1 측벽 산화막은 상기 제 2 측벽 산화막 보다 상대적으로 두꺼운 두께를 갖는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 29 항에 있어서, 상기 산화막을 형성하는 단계는, 상기 제 1 및 제 2 트렌치의 내측 표면을 열산화하여 형성하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 30 항에 있어서, 상기 제 2 트렌치의 산화막을 제거하는 단계는,상기 제 2 트렌치 영역이 노출되도록 반도체 기판 상부에 포토레지스트 패턴을 형성하는 단계;상기 노출된 제 2 트렌치의 산화막을 등방성으로 식각하는 단계; 및상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 31 항에 있어서, 상기 노출된 제 2 트렌치 내부의 산화막을 등방성으로 식각하는 단계에서, 상기 산화막을 트렌치 내부에 소정 두께만큼 잔류하도록 식각하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 31 항에 있어서, 상기 제 1 트렌치는 상기 코어 및 주변 영역에 형성하고, 상기 제 2 트렌치는 상기 셀 영역에 형성하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 31 항에 있어서, 상기 제 1 트렌치는 상기 코어 및 주변 영역 중 P-FET 사이를 분리하는 영역에 형성하고, 상기 제 2 트렌치는 셀 영역과, 코어 및 주변 영역중 N-FET 사이, N-FET과 P-FET 사이, N-FET과 그 밖의 회로 소자들, P-FET과 그밖의 회로 소자들 및 그 밖의 회로 소자들 사이를 분리하는 영역에 형성하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 33 항 또는 제 34 항에 있어서, 상기 제 1 트렌치의 제 1 측벽 산화막은 P-FET에 진행성 스탠바이 커런트의 발생을 저지할 수 있을 정도의 두께를 갖도록 형성하고, 제 2 측벽 산화막은 메모리 소자의 정하여진 데이타 리텐션 타임이 감소되지 않을 정도의 두께를 갖도록 형성하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 29 항에 있어서, 상기 스트레스 완충용 라이너는 실리콘 질화막 또는 실리콘 질산화막으로 형성하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 29 항에 있어서, 상기 트렌치 내부에 절연물을 매립하는 단계는,상기 트렌치가 충분히 매립될 수 있도록 절연물을 형성하는 단계; 및상기 절연물을 반도체 기판 표면이 노출되도록 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 37 항에 있어서, 상기 절연물은 고밀도 플라즈마 산화막인 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- P-FET 및 그 밖의 회로 소자가 형성되어질 코어 영역과 주변 영역 및 메모리 소자가 형성될 셀 영역으로 한정되는 반도체 기판을 제공하는 단계;상기 반도체 기판의 코어 영역, 주변 영역 및 셀 영역의 소자 분리 예정 영역에 제 1 및 제 2 트렌치를 형성하는 단계;상기 제 1 및 제 2 트렌치 내측 표면에 제 1 측벽 산화막을 소정 두께로 형성하는 단계;상기 제 2 트렌치 내부의 제 1 측벽 산화막을 소정 두께만큼 식각하여, 제 2 측벽 산화막을 형성하는 단계;상기 제 1 및 제 2 측벽 산화막 표면에 스트레스 완충용 라이너를 형성하는 단계;상기 제 1 및 제 2 트렌치 내부에 절연물을 매립하는 단계를 포함하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 39 항에 있어서, 상기 제 1 측벽 산화막을 형성하는 단계는, 트렌치 내측 표면을 열산화하여 형성하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 40 항에 있어서, 상기 제 2 트렌치의 제 1 측벽 산화막을 소정 두께만큼 식각하는 단계는,상기 제 2 트렌치가 노출되도록 반도체 기판 상부에 포토레지스트 패턴을 형성하는 단계;상기 노출된 제 2 트렌치의 제 1 측벽 산화막을 소정 두께 만큼 식각하는 단계; 및상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 41 항에 있어서, 상기 제 1 트렌치는 상기 코어 및 주변 영역에 형성하고, 상기 제 2 트렌치는 상기 셀 영역에 형성하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 41 항에 있어서, 상기 제 1 트렌치는 상기 코어 및 주변 영역 중 P-FET 사이를 분리하는 영역에 형성하고, 상기 제 2 트렌치는 셀 영역과, 코어 및 주변 영역 중 N-FET 사이, N-FET과 P-FET 사이, N-FET과 그 밖의 회로 소자들, P-FET과그밖의 회로 소자들 및 그 밖의 회로 소자들 사이를 분리하는 영역에 형성하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 42 항 또는 제 43 항에 있어서, 상기 제 1 트렌치의 제 1 측벽 산화막은 P-FET에 진행성 스탠바이 커런트의 발생을 저지할 수 있을 정도의 두께를 갖도록 형성하고, 제 2 측벽 산화막은 메모리 소자의 정하여진 데이타 리텐션 타임이 감소되지 않을 정도의 두께를 갖도록 형성하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 39 항에 있어서, 상기 스트레스 완충용 라이너는 실리콘 질화막 또는 실리콘 질산화막으로 형성하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 39 항에 있어서, 상기 트렌치 내부에 절연물을 매립하는 단계는,상기 트렌치가 충분히 매립될 수 있도록 절연물을 형성하는 단계; 및상기 절연물을 반도체 기판 표면이 노출되도록 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
- 제 46 항에 있어서, 상기 절연물은 고밀도 플라즈마 산화막인 것을 특징으로 하는 STI 구조를 갖는 반도체 디바이스의 제조방법.
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