JP2002222855A - 浅いトレンチ分離構造を有する半導体デバイス及びその製造方法 - Google Patents
浅いトレンチ分離構造を有する半導体デバイス及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
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- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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Abstract
(57)【要約】
【課題】 Ｐ-ＦＥＴの漏れ電流を減らしながら、ＤＲ
ＡＭ素子の特性を向上させることのできるＳＴＩ構造を
有する半導体デバイス及びその製造方法を提供する。 【解決手段】 第１トレンチが形成された第１領域及び
第２トレンチが形成された第２領域が限定された半導体
基板と、第１トレンチの内側表面に形成された第１側壁
酸化膜と、第２トレンチの内側表面に形成され、第１側
壁酸化膜よりも薄い第２側壁酸化膜と、第１及び第２側
壁酸化膜の表面に各々形成されるストレス緩衝用ライナ
ー、及び第１及び第２トレンチの内部に埋め込まれる絶
縁物を含み、第１領域はＰ-ＦＥＴの間を分離する領域
であり、第２領域はＮ-ＦＥＴの間、Ｎ-ＦＥＴとＰ-Ｆ
ＥＴとの間、Ｎ-ＦＥＴとその他の回路素子との間、Ｐ-
ＦＥＴとその他の回路素子との間、及びその他の回路素
子の間を分離する領域である。
ＡＭ素子の特性を向上させることのできるＳＴＩ構造を
有する半導体デバイス及びその製造方法を提供する。 【解決手段】 第１トレンチが形成された第１領域及び
第２トレンチが形成された第２領域が限定された半導体
基板と、第１トレンチの内側表面に形成された第１側壁
酸化膜と、第２トレンチの内側表面に形成され、第１側
壁酸化膜よりも薄い第２側壁酸化膜と、第１及び第２側
壁酸化膜の表面に各々形成されるストレス緩衝用ライナ
ー、及び第１及び第２トレンチの内部に埋め込まれる絶
縁物を含み、第１領域はＰ-ＦＥＴの間を分離する領域
であり、第２領域はＮ-ＦＥＴの間、Ｎ-ＦＥＴとＰ-Ｆ
ＥＴとの間、Ｎ-ＦＥＴとその他の回路素子との間、Ｐ-
ＦＥＴとその他の回路素子との間、及びその他の回路素
子の間を分離する領域である。
Description
【０００１】
【発明の属する技術分野】本発明は素子分離膜を有する
半導体デバイス及びその製造方法に係り、より具体的に
は、浅いトレンチ分離（ＳＴＩ；Shallow Trench Isola
tion）構造を有する半導体デバイス及びその製造方法に
関する。
半導体デバイス及びその製造方法に係り、より具体的に
は、浅いトレンチ分離（ＳＴＩ；Shallow Trench Isola
tion）構造を有する半導体デバイス及びその製造方法に
関する。
【０００２】
【従来の技術】半導体技術の進歩、さらには、半導体素
子の高速化、高集積化が進展しつつある。これにより、
パターンに対する微細化の必要性が次第に高まりつつあ
り、パターンの寸法面でも高精度化が要求されている。
これは、半導体素子において、広い領域を占める素子分
離領域にも適用される。
子の高速化、高集積化が進展しつつある。これにより、
パターンに対する微細化の必要性が次第に高まりつつあ
り、パターンの寸法面でも高精度化が要求されている。
これは、半導体素子において、広い領域を占める素子分
離領域にも適用される。
【０００３】従来の半導体デバイスの素子分離膜として
は、ＬＯＣＯＳ酸化膜がほとんど用いられていた。しか
し、ＬＯＣＯＳ方式の素子分離膜は、その縁部に嘴状の
バーズビーク現象が生じ、アクティブ領域の面積を縮め
るほか、漏れ電流を生じるという短所があった。
は、ＬＯＣＯＳ酸化膜がほとんど用いられていた。しか
し、ＬＯＣＯＳ方式の素子分離膜は、その縁部に嘴状の
バーズビーク現象が生じ、アクティブ領域の面積を縮め
るほか、漏れ電流を生じるという短所があった。
【０００４】現在では、狭い幅を有すると共に、優れた
素子分離特性を有するＳＴＩ素子分離膜が広く採用され
ている。
素子分離特性を有するＳＴＩ素子分離膜が広く採用され
ている。
【０００５】図１を参照すれば、半導体基板１０の上部
に素子分離領域を露出させるための遮断パターン（図示
せず）を形成する。この時、半導体基板１０はセル領
域、コア領域及び周辺領域に区分される。また、遮断パ
ターンとしては、酸化膜及びシリコン窒化膜の積層膜が
用いられる。遮断パターンをマスクとして露出された半
導体基板１０を定まった深さにエッチングする。これに
より、半導体基板１０内にトレンチｔ１、ｔ２が形成さ
れる。ここで、ｔ１はセル領域に形成されるトレンチで
あり、ｔ２はコア領域及び周辺領域に形成されるトレン
チである。また、トレンチｔ１、ｔ２を形成するための
エッチング工程は、例えば、プラズマガスを用いたドラ
イエッチング方式により行われる。
に素子分離領域を露出させるための遮断パターン（図示
せず）を形成する。この時、半導体基板１０はセル領
域、コア領域及び周辺領域に区分される。また、遮断パ
ターンとしては、酸化膜及びシリコン窒化膜の積層膜が
用いられる。遮断パターンをマスクとして露出された半
導体基板１０を定まった深さにエッチングする。これに
より、半導体基板１０内にトレンチｔ１、ｔ２が形成さ
れる。ここで、ｔ１はセル領域に形成されるトレンチで
あり、ｔ２はコア領域及び周辺領域に形成されるトレン
チである。また、トレンチｔ１、ｔ２を形成するための
エッチング工程は、例えば、プラズマガスを用いたドラ
イエッチング方式により行われる。
【０００６】この時、トレンチｔ１、ｔ２を形成するた
めのドライエッチング工程中に、トレンチｔ１、ｔ２の
内側表面にシリコン格子欠陥及びダメージが生じる場合
がある。従来には、このようなシリコン格子欠陥及びダ
メージを減らすために、トレンチｔ１、ｔ２の内側表面
を熱酸化して側壁酸化膜１２を形成していた。この時、
側壁酸化膜１２は５０〜１００Å以下の薄膜に形成され
る。また、側壁酸化膜１２の形成により、トレンチｔ
１、ｔ２の角部に生じる尖点が除去される。
めのドライエッチング工程中に、トレンチｔ１、ｔ２の
内側表面にシリコン格子欠陥及びダメージが生じる場合
がある。従来には、このようなシリコン格子欠陥及びダ
メージを減らすために、トレンチｔ１、ｔ２の内側表面
を熱酸化して側壁酸化膜１２を形成していた。この時、
側壁酸化膜１２は５０〜１００Å以下の薄膜に形成され
る。また、側壁酸化膜１２の形成により、トレンチｔ
１、ｔ２の角部に生じる尖点が除去される。
【０００７】その後、側壁酸化膜１２の表面にシリコン
窒化膜ライナー１４を形成する。この時、シリコン窒化
膜ライナー１４は、知られたように、シリコンよりなる
半導体基板１０と以降にトレンチｔ１、ｔ２内に埋め込
まれるシリコン酸化膜との間の熱膨張係数の違いによる
ストレスの発生を防止する役割をする。
窒化膜ライナー１４を形成する。この時、シリコン窒化
膜ライナー１４は、知られたように、シリコンよりなる
半導体基板１０と以降にトレンチｔ１、ｔ２内に埋め込
まれるシリコン酸化膜との間の熱膨張係数の違いによる
ストレスの発生を防止する役割をする。
【０００８】トレンチｔ１、ｔ２が十分に埋め込まれる
ように、半導体基板１０の結果物の上部に絶縁物、例え
ば、高密度プラズマ(High DensiTy Plasma、以下、ＨＤ
Ｐ）酸化膜を蒸着する。次に、ＨＤＰ酸化膜及び遮断パ
ターンを半導体基板１０の表面が露出されるように化学
的機械的研磨(Chemical Mechanical Polishing、以下、
ＣＭＰ）して、トレンチｔ１、ｔ２内にＨＤＰ酸化膜を
埋め込む。これにより、ＳＴＩ膜１６が完成される。
ように、半導体基板１０の結果物の上部に絶縁物、例え
ば、高密度プラズマ(High DensiTy Plasma、以下、ＨＤ
Ｐ）酸化膜を蒸着する。次に、ＨＤＰ酸化膜及び遮断パ
ターンを半導体基板１０の表面が露出されるように化学
的機械的研磨(Chemical Mechanical Polishing、以下、
ＣＭＰ）して、トレンチｔ１、ｔ２内にＨＤＰ酸化膜を
埋め込む。これにより、ＳＴＩ膜１６が完成される。
【０００９】しかし、側壁酸化膜１２を薄膜に均一に形
成することにより、次のような問題が生じる。
成することにより、次のような問題が生じる。
【００１０】図２Ａ及び図２Ｂを参照すれば、一般に、
高集積半導体モストランジスタのホットキャリアは高い
エネルギーを有しているため、薄膜のゲート酸化膜２２
にはね上がったり、あるいは側壁酸化膜１２を貫通して
ＳＴＩ膜１６に浸透し易い。ここで、ＳＴＩ膜１６に浸
透されるホットキャリアはほとんど負電荷、すなわち、
電子１００であって、ＳＴＩ膜１６内のシリコン窒化膜
ライナー１４及びシリコン窒化膜ライナー１４と側壁酸
化膜１２との界面にトラップされ易い。この時、側壁酸
化膜１２の厚さが、前述のように極めて薄膜であるた
め、電子１００は極めて密にトラップされる。このよう
に、ＳＴＩ膜１６の縁部に電子１００が密集すれば、Ｍ
ＯＳトランジスターが形成される半導体基板１０の正電
荷、すなわち、ホール１０２がＳＴＩ膜１６の外周に誘
起される。この時、電子１００がシリコン窒化膜ライナ
ー１４及びシリコン窒化膜ライナー１４と側壁酸化膜１
２との界面に極めて密にトラップされているため、半導
体基板１０内のホール１０２も同様に極めて密に集ま
る。
高集積半導体モストランジスタのホットキャリアは高い
エネルギーを有しているため、薄膜のゲート酸化膜２２
にはね上がったり、あるいは側壁酸化膜１２を貫通して
ＳＴＩ膜１６に浸透し易い。ここで、ＳＴＩ膜１６に浸
透されるホットキャリアはほとんど負電荷、すなわち、
電子１００であって、ＳＴＩ膜１６内のシリコン窒化膜
ライナー１４及びシリコン窒化膜ライナー１４と側壁酸
化膜１２との界面にトラップされ易い。この時、側壁酸
化膜１２の厚さが、前述のように極めて薄膜であるた
め、電子１００は極めて密にトラップされる。このよう
に、ＳＴＩ膜１６の縁部に電子１００が密集すれば、Ｍ
ＯＳトランジスターが形成される半導体基板１０の正電
荷、すなわち、ホール１０２がＳＴＩ膜１６の外周に誘
起される。この時、電子１００がシリコン窒化膜ライナ
ー１４及びシリコン窒化膜ライナー１４と側壁酸化膜１
２との界面に極めて密にトラップされているため、半導
体基板１０内のホール１０２も同様に極めて密に集ま
る。
【００１１】ここで、Ｎ−チャネル電界効果トランジス
タ（N-channel field effect Transistor、以下、Ｎ-Ｆ
ＥＴ）は、図２Ａに示されたように、主キャリアが電子
１００であるため、たとえ、ＳＴＩ膜１６の外周にホー
ル１０２が密集されていても、電子１００が主キャリア
として作用するＮ型接合領域２６ａ、２６ｂの間にパス
が形成されない。
タ（N-channel field effect Transistor、以下、Ｎ-Ｆ
ＥＴ）は、図２Ａに示されたように、主キャリアが電子
１００であるため、たとえ、ＳＴＩ膜１６の外周にホー
ル１０２が密集されていても、電子１００が主キャリア
として作用するＮ型接合領域２６ａ、２６ｂの間にパス
が形成されない。
【００１２】しかし、Ｐ−チャネル電界効果トランジス
タ(P-channel field effect Transistor、以下、Ｐ-Ｆ
ＥＴ）は、公知のように、主キャリアがホール１０２で
あるため、図２Ｂに示されたように、ＳＴＩ膜１６の外
周に密に配列されたホール１０２がＳＴＩ膜１６を挟ん
で分離されたＰ型接合領域２８ａ、２８ｂの間を接続さ
せる電流パスＩとして作用する。これにより、ＳＴＩ膜
１６により素子分離されたとしても、隣接するＰ-ＦＥ
Ｔの間には進行性スタンバイ電流などの漏れ電流が生じ
てしまい、Ｐ-ＦＥＴ特性が劣化する。ここで、符号２
４はＭＯＳＦＥＴのゲート電極である。
タ(P-channel field effect Transistor、以下、Ｐ-Ｆ
ＥＴ）は、公知のように、主キャリアがホール１０２で
あるため、図２Ｂに示されたように、ＳＴＩ膜１６の外
周に密に配列されたホール１０２がＳＴＩ膜１６を挟ん
で分離されたＰ型接合領域２８ａ、２８ｂの間を接続さ
せる電流パスＩとして作用する。これにより、ＳＴＩ膜
１６により素子分離されたとしても、隣接するＰ-ＦＥ
Ｔの間には進行性スタンバイ電流などの漏れ電流が生じ
てしまい、Ｐ-ＦＥＴ特性が劣化する。ここで、符号２
４はＭＯＳＦＥＴのゲート電極である。
【００１３】さらに、ＳＴＩ膜１６とアクティブ領域と
の界面（以下、境界面）に位置するＰ-ＦＥＴの場合に
は、薄膜の側壁酸化膜１２を挟んでＰ-ＦＥＴのチャネ
ル領域（図示せず）及び電子がトラップされたシリコン
窒化膜ライナー１４が対峙する。したがって、シリコン
窒化膜ライナー１４にトラップされた電子により、境界
面に位置するＰ-ＦＥＴのチャネル領域にホールが誘起
され易く、Ｐ-ＦＥＴのターンオン時に誘起されたホー
ルがターンオン時に容易に除去されず、残留してしま
う。これにより、境界面に形成されるＰ-ＦＥＴのチャ
ネル長が次第に短くなり、しきい電圧が変わる。このた
め、Ｐ-ＦＥＴの素子特性が変わる。
の界面（以下、境界面）に位置するＰ-ＦＥＴの場合に
は、薄膜の側壁酸化膜１２を挟んでＰ-ＦＥＴのチャネ
ル領域（図示せず）及び電子がトラップされたシリコン
窒化膜ライナー１４が対峙する。したがって、シリコン
窒化膜ライナー１４にトラップされた電子により、境界
面に位置するＰ-ＦＥＴのチャネル領域にホールが誘起
され易く、Ｐ-ＦＥＴのターンオン時に誘起されたホー
ルがターンオン時に容易に除去されず、残留してしま
う。これにより、境界面に形成されるＰ-ＦＥＴのチャ
ネル長が次第に短くなり、しきい電圧が変わる。このた
め、Ｐ-ＦＥＴの素子特性が変わる。
【００１４】前記のように、Ｐ-ＦＥＴでの問題点を解
決するために、側壁酸化膜１２を全体的に厚くする技術
が提案されている。
決するために、側壁酸化膜１２を全体的に厚くする技術
が提案されている。
【００１５】しかしながら、側壁酸化膜１２が全体的に
厚くなれば、側壁酸化膜１２を通じてオキシダントが浸
透され易い。このように、オキシダントの浸透により、
ストレッジキャパシタと接続されるセル領域のＮ-ＦＥ
Ｔのストレスが増える。これにより、ストレッジキャパ
シタのデータリテンションタイム、すなわち、リフレッ
シュタイムが格段に短縮され、その結果、ＤＲＡＭ素子
の特性が劣化する。
厚くなれば、側壁酸化膜１２を通じてオキシダントが浸
透され易い。このように、オキシダントの浸透により、
ストレッジキャパシタと接続されるセル領域のＮ-ＦＥ
Ｔのストレスが増える。これにより、ストレッジキャパ
シタのデータリテンションタイム、すなわち、リフレッ
シュタイムが格段に短縮され、その結果、ＤＲＡＭ素子
の特性が劣化する。
【００１６】すなわち、ＳＴＩの側壁酸化膜１２を、Ｐ
-ＦＥＴに進行性スタンバイ電流が生じない程度の厚さ
に全領域に亘って同一に形成すれば、Ｐ-ＦＥＴの進行
性スタンバイ電流は減り、セル領域のストレッジキャパ
シタのデータリテンションタイムが短縮される。これに
対し、ＳＴＩの側壁酸化膜１２を、適宜なＤＲＡＭのデ
ータリテンションタイムが確保できる程度の厚さに全領
域に亘って同一に形成すれば、ＤＲＡＭのデータリテン
ションタイムは確保できるが、Ｐ-ＦＥＴには深刻な進
行性スタンバイ電流が生じ、その結果、Ｐ-ＦＥＴの素
子特性が確保し難い。
-ＦＥＴに進行性スタンバイ電流が生じない程度の厚さ
に全領域に亘って同一に形成すれば、Ｐ-ＦＥＴの進行
性スタンバイ電流は減り、セル領域のストレッジキャパ
シタのデータリテンションタイムが短縮される。これに
対し、ＳＴＩの側壁酸化膜１２を、適宜なＤＲＡＭのデ
ータリテンションタイムが確保できる程度の厚さに全領
域に亘って同一に形成すれば、ＤＲＡＭのデータリテン
ションタイムは確保できるが、Ｐ-ＦＥＴには深刻な進
行性スタンバイ電流が生じ、その結果、Ｐ-ＦＥＴの素
子特性が確保し難い。
【００１７】これにより、各領域の側壁酸化膜を均一に
形成すれば、セル領域のＮ-ＦＥＴ及びコア領域と周辺
領域のＰ-ＦＥＴが同時に優れた特性を有し難い。
形成すれば、セル領域のＮ-ＦＥＴ及びコア領域と周辺
領域のＰ-ＦＥＴが同時に優れた特性を有し難い。
【００１８】
【発明が解決しようとする課題】そこで、本発明の目的
は、Ｐ-ＦＥＴの進行性スタンバイ電流を減らしなが
ら、Ｐ-ＦＥＴの素子特性を確保すると共に、ＤＲＡＭ
などのメモリ素子の特性を向上させることのできる、Ｓ
ＴＩ構造を有する半導体デバイスを提供することであ
る。
は、Ｐ-ＦＥＴの進行性スタンバイ電流を減らしなが
ら、Ｐ-ＦＥＴの素子特性を確保すると共に、ＤＲＡＭ
などのメモリ素子の特性を向上させることのできる、Ｓ
ＴＩ構造を有する半導体デバイスを提供することであ
る。
【００１９】また、本発明の他の目的は、前記ＳＴＩ構
造を有する半導体デバイスの製造方法を提供することで
ある。
造を有する半導体デバイスの製造方法を提供することで
ある。
【００２０】
【課題を解決するための手段】前記目的を達成するため
に、本発明の一観点の一実施形態によるＳＴＩ構造を有
する半導体デバイスは、第１トレンチが形成された第１
領域及び第２トレンチが形成された第２領域が限定され
た半導体基板と、前記第１トレンチの内側表面に形成さ
れた第１側壁酸化膜と、前記第２トレンチの内側表面に
形成され、第１側壁酸化膜よりも薄い第２側壁酸化膜
と、前記第１及び第２側壁酸化膜の表面に各々形成され
るストレス緩衝用ライナーと、前記第１及び第２トレン
チの内部に埋め込まれる絶縁物とを含むことを特徴とす
る。
に、本発明の一観点の一実施形態によるＳＴＩ構造を有
する半導体デバイスは、第１トレンチが形成された第１
領域及び第２トレンチが形成された第２領域が限定され
た半導体基板と、前記第１トレンチの内側表面に形成さ
れた第１側壁酸化膜と、前記第２トレンチの内側表面に
形成され、第１側壁酸化膜よりも薄い第２側壁酸化膜
と、前記第１及び第２側壁酸化膜の表面に各々形成され
るストレス緩衝用ライナーと、前記第１及び第２トレン
チの内部に埋め込まれる絶縁物とを含むことを特徴とす
る。
【００２１】また、本発明の他の実施形態によるＳＴＩ
構造を有する半導体デバイスは、Ｐ-ＦＥＴ及びその他
の回路素子が形成されるコア領域と周辺領域及びメモリ
素子が形成されるセル領域に区分され、コア領域、周辺
領域及びセル領域に形成される素子を分離するための第
１及び第２トレンチが形成された半導体基板と、前記第
１トレンチの内側表面に形成された第１側壁酸化膜と、
前記第２トレンチの内側表面に形成され、第１側壁酸化
膜よりも薄い第２側壁酸化膜と、前記第１及び第２側壁
酸化膜の表面に各々形成されるストレス緩衝用ライナー
と、前記第１及び第２トレンチの内部に埋め込まれる絶
縁物とを含むことを特徴とする。
構造を有する半導体デバイスは、Ｐ-ＦＥＴ及びその他
の回路素子が形成されるコア領域と周辺領域及びメモリ
素子が形成されるセル領域に区分され、コア領域、周辺
領域及びセル領域に形成される素子を分離するための第
１及び第２トレンチが形成された半導体基板と、前記第
１トレンチの内側表面に形成された第１側壁酸化膜と、
前記第２トレンチの内側表面に形成され、第１側壁酸化
膜よりも薄い第２側壁酸化膜と、前記第１及び第２側壁
酸化膜の表面に各々形成されるストレス緩衝用ライナー
と、前記第１及び第２トレンチの内部に埋め込まれる絶
縁物とを含むことを特徴とする。
【００２２】ここで、前記第１トレンチは前記コア領域
及び前記周辺領域に形成され、前記第２トレンチは前記
セル領域に形成される。また、第１トレンチは前記コア
領域及び前記周辺領域のうちＰ-ＦＥＴの間を分離する
ための領域に形成され、前記第２トレンチは前記セル領
域と前記コア及び周辺領域のうちＮ-ＦＥＴの間、Ｎ-Ｆ
ＥＴとＰ-ＦＥＴとの間、Ｎ-ＦＥＴとその他の回路素子
との間、Ｐ-ＦＥＴとその他の回路素子との間、及びそ
の他の回路素子の間を分離する領域に形成される。ここ
で、前記第１側壁酸化膜は、Ｐ-ＦＥＴに進行性スタン
バイ電流の発生を阻止できる程度の厚さを有し、前記第
２側壁酸化膜は、定まったメモリ素子のデータリテンシ
ョンタイムが短縮されない程度の厚さを有する。
及び前記周辺領域に形成され、前記第２トレンチは前記
セル領域に形成される。また、第１トレンチは前記コア
領域及び前記周辺領域のうちＰ-ＦＥＴの間を分離する
ための領域に形成され、前記第２トレンチは前記セル領
域と前記コア及び周辺領域のうちＮ-ＦＥＴの間、Ｎ-Ｆ
ＥＴとＰ-ＦＥＴとの間、Ｎ-ＦＥＴとその他の回路素子
との間、Ｐ-ＦＥＴとその他の回路素子との間、及びそ
の他の回路素子の間を分離する領域に形成される。ここ
で、前記第１側壁酸化膜は、Ｐ-ＦＥＴに進行性スタン
バイ電流の発生を阻止できる程度の厚さを有し、前記第
２側壁酸化膜は、定まったメモリ素子のデータリテンシ
ョンタイムが短縮されない程度の厚さを有する。
【００２３】また、本発明の他の観点の一実施形態によ
るＳＴＩ構造を有する半導体デバイスの製造方法は、下
記の通りである。まず、半導体基板の選択された領域に
第１トレンチ及び第２トレンチを形成する。次に、前記
第１トレンチの内側表面に第１側壁酸化膜を形成し、第
２トレンチの内側表面に第２側壁酸化膜を形成する。次
に、前記第１及び第２トレンチに絶縁物を埋め込む。こ
の時、第１及び第２側壁酸化膜を形成する段階で、前記
第１側壁酸化膜は、第１側壁酸化膜よりも薄く形成す
る。
るＳＴＩ構造を有する半導体デバイスの製造方法は、下
記の通りである。まず、半導体基板の選択された領域に
第１トレンチ及び第２トレンチを形成する。次に、前記
第１トレンチの内側表面に第１側壁酸化膜を形成し、第
２トレンチの内側表面に第２側壁酸化膜を形成する。次
に、前記第１及び第２トレンチに絶縁物を埋め込む。こ
の時、第１及び第２側壁酸化膜を形成する段階で、前記
第１側壁酸化膜は、第１側壁酸化膜よりも薄く形成す
る。
【００２４】また、本発明の他の実施形態によるＳＴＩ
構造を有する半導体デバイスの製造方法は、下記の通り
である。
構造を有する半導体デバイスの製造方法は、下記の通り
である。
【００２５】まず、Ｐ-ＦＥＴ及びその他の回路素子が
形成されるコア領域と周辺領域及びメモリ素子が形成さ
れるセル領域に限定される半導体基板を提供する。次
に、前記第１及び第２トレンチの内側表面に初期酸化膜
を形成した後、前記第２トレンチの内部の初期酸化膜を
除去する。次に、第１トレンチの初期酸化膜及び前記第
２トレンチの内側表面を酸化して、第１及び第２トレン
チの内側表面に第１及び第２側壁酸化膜を形成する。次
に、第１及び第２側壁酸化膜の内部に絶縁物を埋め込
む。この時、第１側壁酸化膜は、前記第２側壁酸化膜よ
りも相対的に厚く形成される。
形成されるコア領域と周辺領域及びメモリ素子が形成さ
れるセル領域に限定される半導体基板を提供する。次
に、前記第１及び第２トレンチの内側表面に初期酸化膜
を形成した後、前記第２トレンチの内部の初期酸化膜を
除去する。次に、第１トレンチの初期酸化膜及び前記第
２トレンチの内側表面を酸化して、第１及び第２トレン
チの内側表面に第１及び第２側壁酸化膜を形成する。次
に、第１及び第２側壁酸化膜の内部に絶縁物を埋め込
む。この時、第１側壁酸化膜は、前記第２側壁酸化膜よ
りも相対的に厚く形成される。
【００２６】また、本発明の他の実施形態によるＳＴＩ
構造を有する半導体デバイスの製造方法は、下記の通り
である。
構造を有する半導体デバイスの製造方法は、下記の通り
である。
【００２７】まず、Ｐ-ＦＥＴ及びその他の回路素子が
形成されるコア領域と周辺領域及びメモリ素子が形成さ
れるセル領域に限定される半導体基板の素子分離予定領
域に第１及び第２トレンチを形成する。次に、前記第１
及び第２トレンチの内側表面に第１側壁酸化膜を所定厚
さに形成した後、第２トレンチの内部の第１側壁酸化膜
を所定厚さだけエッチングして、第２側壁酸化膜を形成
する。次に、第１及び第２トレンチの内部に絶縁物を埋
め込む。
形成されるコア領域と周辺領域及びメモリ素子が形成さ
れるセル領域に限定される半導体基板の素子分離予定領
域に第１及び第２トレンチを形成する。次に、前記第１
及び第２トレンチの内側表面に第１側壁酸化膜を所定厚
さに形成した後、第２トレンチの内部の第１側壁酸化膜
を所定厚さだけエッチングして、第２側壁酸化膜を形成
する。次に、第１及び第２トレンチの内部に絶縁物を埋
め込む。
【００２８】ここで、前記第１トレンチは前記コア及び
周辺領域に形成し、前記第２トレンチは前記セル領域に
形成する。あるいは、前記第１トレンチは前記コア及び
周辺領域のうちＰ-ＦＥＴの間を分離する領域に形成
し、前記第２トレンチはセル領域と、コア及び周辺領域
のうちＮ-ＦＥＴの間、Ｎ-ＦＥＴとＰ-ＦＥＴとの間、
Ｎ-ＦＥＴとその他の回路素子との間、Ｐ-ＦＥＴとその
他の回路素子との間、及びその他の回路素子の間を分離
する領域に形成する。
周辺領域に形成し、前記第２トレンチは前記セル領域に
形成する。あるいは、前記第１トレンチは前記コア及び
周辺領域のうちＰ-ＦＥＴの間を分離する領域に形成
し、前記第２トレンチはセル領域と、コア及び周辺領域
のうちＮ-ＦＥＴの間、Ｎ-ＦＥＴとＰ-ＦＥＴとの間、
Ｎ-ＦＥＴとその他の回路素子との間、Ｐ-ＦＥＴとその
他の回路素子との間、及びその他の回路素子の間を分離
する領域に形成する。
【００２９】ここで、第１トレンチの第１側壁酸化膜は
Ｐ-ＦＥＴに進行性スタンバイ電流の発生を阻止できる
程度の厚さに形成し、第２側壁酸化膜はメモリ素子の定
まったデータリテンションタイムが短縮されない程度の
厚さに形成する。
Ｐ-ＦＥＴに進行性スタンバイ電流の発生を阻止できる
程度の厚さに形成し、第２側壁酸化膜はメモリ素子の定
まったデータリテンションタイムが短縮されない程度の
厚さに形成する。
【００３０】
【発明の実施の形態】以下、添付した図面に基づき、本
発明の望ましい実施形態について詳細に説明する。
発明の望ましい実施形態について詳細に説明する。
【００３１】ここで、本発明の実施形態を各種に変形で
き、本発明の範囲が後述する実施形態に限定されること
はない。本発明の実施形態はこの分野における通常の知
識を有した者に本発明をより完全に説明するために提供
されるものである。したがって、図中の要素の形状等は
より明確な説明のために誇張されており、図中、同一の
要素には同一の符号を使用した。また、ある層が他の層
または半導体基板の“上”にあると記載されている場
合、ある層は前記他の層または半導体基板に直接的に接
触して存在することもできれば、それらの間に第３の層
が挟まれることもできる。
き、本発明の範囲が後述する実施形態に限定されること
はない。本発明の実施形態はこの分野における通常の知
識を有した者に本発明をより完全に説明するために提供
されるものである。したがって、図中の要素の形状等は
より明確な説明のために誇張されており、図中、同一の
要素には同一の符号を使用した。また、ある層が他の層
または半導体基板の“上”にあると記載されている場
合、ある層は前記他の層または半導体基板に直接的に接
触して存在することもできれば、それらの間に第３の層
が挟まれることもできる。
【００３２】第１実施形態 まず、図３Ａを参照すれば、半導体基板２０の上部に素
子分離領域が露出されるように遮断パターン２２を形成
する。この時、半導体基板２０は所定の不純物を含む基
板であって、メモリ素子が形成されるセル領域とＰ-Ｆ
ＥＴが要求されるコア領域及び周辺領域に区分される。
また、図中には、セル領域Ａ１及びコア領域または周辺
領域Ａ２が示されている。遮断パターン２２はシリコン
物質とのエッチング選択比に優れていると共に、酸化を
抑える物質が用いられ、例えば、シリコン酸化膜及びシ
リコン窒化膜の積層膜が用いられる。
子分離領域が露出されるように遮断パターン２２を形成
する。この時、半導体基板２０は所定の不純物を含む基
板であって、メモリ素子が形成されるセル領域とＰ-Ｆ
ＥＴが要求されるコア領域及び周辺領域に区分される。
また、図中には、セル領域Ａ１及びコア領域または周辺
領域Ａ２が示されている。遮断パターン２２はシリコン
物質とのエッチング選択比に優れていると共に、酸化を
抑える物質が用いられ、例えば、シリコン酸化膜及びシ
リコン窒化膜の積層膜が用いられる。
【００３３】その後、遮断パターン２２をマスクとして
半導体基板２０を所定深さだけドライエッチングする。
これにより、半導体基板２０内に第１及び第２トレンチ
Ｔ１、Ｔ２が形成される。ここで、トレンチＴ１、Ｔ２
はＳＴＩを形成するための浅いトレンチである。また、
第１トレンチＴ１はコア及び周辺領域Ａ２に形成される
トレンチであり、第２トレンチＴ２はセル領域Ａ１に形
成されるトレンチである。さらに、第２トレンチＴ２は
素子が密集されたセル領域Ａ１に形成されるため、コア
または周辺領域Ａ２に形成される第１トレンチＴ２より
もその幅が狭い。この時、トレンチＴ１、Ｔ２を形成す
るためのエッチング工程としては、プラズマを用いたド
ライエッチング工程が用いられ、これにより、トレンチ
Ｔ１、Ｔ２の表面にシリコン格子欠陥及びダメージが生
じうる。合わせて、トレンチＴ１、Ｔ２の角部には尖点
が存在する場合がある。
半導体基板２０を所定深さだけドライエッチングする。
これにより、半導体基板２０内に第１及び第２トレンチ
Ｔ１、Ｔ２が形成される。ここで、トレンチＴ１、Ｔ２
はＳＴＩを形成するための浅いトレンチである。また、
第１トレンチＴ１はコア及び周辺領域Ａ２に形成される
トレンチであり、第２トレンチＴ２はセル領域Ａ１に形
成されるトレンチである。さらに、第２トレンチＴ２は
素子が密集されたセル領域Ａ１に形成されるため、コア
または周辺領域Ａ２に形成される第１トレンチＴ２より
もその幅が狭い。この時、トレンチＴ１、Ｔ２を形成す
るためのエッチング工程としては、プラズマを用いたド
ライエッチング工程が用いられ、これにより、トレンチ
Ｔ１、Ｔ２の表面にシリコン格子欠陥及びダメージが生
じうる。合わせて、トレンチＴ１、Ｔ２の角部には尖点
が存在する場合がある。
【００３４】次に、図３Ｂに示されたように、トレンチ
Ｔ１、Ｔ２の内側表面を熱酸化して、トレンチＴ１、Ｔ
２の内部に熱酸化膜２４を形成する。熱酸化工程により
トレンチＴ１、Ｔ２の内部に生じた格子欠陥及びダメー
ジが治され、トレンチＴ１、Ｔ２の尖点が除去される。
ここで、“トレンチＴ１、Ｔ２の内側表面”は、トレン
チＴ１、Ｔ２の内側壁及び底面を含む。
Ｔ１、Ｔ２の内側表面を熱酸化して、トレンチＴ１、Ｔ
２の内部に熱酸化膜２４を形成する。熱酸化工程により
トレンチＴ１、Ｔ２の内部に生じた格子欠陥及びダメー
ジが治され、トレンチＴ１、Ｔ２の尖点が除去される。
ここで、“トレンチＴ１、Ｔ２の内側表面”は、トレン
チＴ１、Ｔ２の内側壁及び底面を含む。
【００３５】図３Ｃを参照すれば、セル領域Ａ１の第２
トレンチＴ２部分が露出されるように、公知のフォトリ
ソグラフィ工程によりフォトレジストパターン２６を形
成する。この時、フォトレジストパターン２６はＰ-Ｆ
ＥＴが要求されるコア領域及び周辺領域Ａ２をいずれも
遮へいするように形成される。次に、露出されたセル領
域Ａ１の熱酸化膜２４を等方性エッチング方式により除
去する。この時、熱酸化膜２４の等方性エッチングは、
ウェットまたはドライエッチングである。これにより、
セル領域Ａ１のトレンチＴ２の内部が露出される。この
ような等方性エッチング方法により、トレンチＴ２の両
側上端に位置する遮断パターン２２のシリコン酸化膜が
なくなりうる。これにより、トレンチＴ２の上端角部が
よりなだらかになる。
トレンチＴ２部分が露出されるように、公知のフォトリ
ソグラフィ工程によりフォトレジストパターン２６を形
成する。この時、フォトレジストパターン２６はＰ-Ｆ
ＥＴが要求されるコア領域及び周辺領域Ａ２をいずれも
遮へいするように形成される。次に、露出されたセル領
域Ａ１の熱酸化膜２４を等方性エッチング方式により除
去する。この時、熱酸化膜２４の等方性エッチングは、
ウェットまたはドライエッチングである。これにより、
セル領域Ａ１のトレンチＴ２の内部が露出される。この
ような等方性エッチング方法により、トレンチＴ２の両
側上端に位置する遮断パターン２２のシリコン酸化膜が
なくなりうる。これにより、トレンチＴ２の上端角部が
よりなだらかになる。
【００３６】図３Ｄを参照すれば、フォトレジストパタ
ーン２６（図３Ｃを参照）を、例えば、プラズマアッシ
ング等の方式により除去する。次に、半導体基板の結果
物を熱酸化する。これにより、第１トレンチＴ１の内部
には第１トレンチＴ１に残留する熱酸化膜２４が再酸化
され、その結果、熱酸化膜２４よりも厚い第１側壁酸化
膜２８が形成される。
ーン２６（図３Ｃを参照）を、例えば、プラズマアッシ
ング等の方式により除去する。次に、半導体基板の結果
物を熱酸化する。これにより、第１トレンチＴ１の内部
には第１トレンチＴ１に残留する熱酸化膜２４が再酸化
され、その結果、熱酸化膜２４よりも厚い第１側壁酸化
膜２８が形成される。
【００３７】第２トレンチＴ２には露出されたベアシリ
コンが熱酸化されるため、第１側壁酸化膜２８よりは薄
い第２側壁酸化膜３０が形成される。この時、第１側壁
酸化膜２８は、第２側壁酸化膜３０の厚さ及び熱酸化膜
２４の厚さを合計した厚さを有する。望ましくは、第１
側壁酸化膜２８は、以降に形成されるストレス緩衝用ラ
イナーにトラップされた電荷が半導体基板２０内に浸透
することを防止できる程度の厚さ、例えば、約１００〜
３００Å程度に形成される。また、第２側壁酸化膜３０
はＤＲＡＭ素子のデータリテンションタイムが短縮され
ない程度の厚さ、例えば、２０〜１００Åの厚さに形成
される。これにより、コア領域及び周辺領域Ａ２に形成
される第１トレンチＴ１内の側壁酸化膜２８とセル領域
Ａ１に形成される第２トレンチＴ２内の側壁酸化膜３０
とは相異なる厚さを有する。
コンが熱酸化されるため、第１側壁酸化膜２８よりは薄
い第２側壁酸化膜３０が形成される。この時、第１側壁
酸化膜２８は、第２側壁酸化膜３０の厚さ及び熱酸化膜
２４の厚さを合計した厚さを有する。望ましくは、第１
側壁酸化膜２８は、以降に形成されるストレス緩衝用ラ
イナーにトラップされた電荷が半導体基板２０内に浸透
することを防止できる程度の厚さ、例えば、約１００〜
３００Å程度に形成される。また、第２側壁酸化膜３０
はＤＲＡＭ素子のデータリテンションタイムが短縮され
ない程度の厚さ、例えば、２０〜１００Åの厚さに形成
される。これにより、コア領域及び周辺領域Ａ２に形成
される第１トレンチＴ１内の側壁酸化膜２８とセル領域
Ａ１に形成される第２トレンチＴ２内の側壁酸化膜３０
とは相異なる厚さを有する。
【００３８】次に、図３Ｅを参照すれば、遮断パターン
（図示せず）の表面及びトレンチＴ１、Ｔ２の内部の第
１及び第２側壁酸化膜２８、３０の表面にストレス緩衝
用ライナー３２を形成する。この時、ストレス緩衝用ラ
イナー３０は、公知のように、後続する熱工程に際し、
シリコンよりなる半導体基板２０とトレンチＴ１、Ｔ２
の内部に埋め込まれるシリコン酸化膜との間の熱膨張係
数の違いによるストレスを緩衝させるために挟まれる。
このストレス緩衝用ライナー３２は、望ましくは、第１
及び第２側壁酸化膜２８、３０よりも薄く形成され、例
えば、シリコン窒化膜ＳｉxＮyまたはシリコン窒酸化膜
ＳｉＯＮが用いられる。次に、層間埋込み特性に優れた
トレンチ埋込み用絶縁膜、例えば、高密度プラズマ酸化
膜をトレンチＴ１、Ｔ２が十分に埋め込まれるように蒸
着する。次に、半導体基板２０の表面が露出されるまで
トレンチ埋込み用絶縁膜、ストレス緩衝用ライナー３２
及び遮断パターン２２をＣＭＰする。これにより、第１
及び第２トレンチＴ１、Ｔ２内に絶縁膜が埋め込まれて
ＳＴＩ膜３４が完成される。
（図示せず）の表面及びトレンチＴ１、Ｔ２の内部の第
１及び第２側壁酸化膜２８、３０の表面にストレス緩衝
用ライナー３２を形成する。この時、ストレス緩衝用ラ
イナー３０は、公知のように、後続する熱工程に際し、
シリコンよりなる半導体基板２０とトレンチＴ１、Ｔ２
の内部に埋め込まれるシリコン酸化膜との間の熱膨張係
数の違いによるストレスを緩衝させるために挟まれる。
このストレス緩衝用ライナー３２は、望ましくは、第１
及び第２側壁酸化膜２８、３０よりも薄く形成され、例
えば、シリコン窒化膜ＳｉxＮyまたはシリコン窒酸化膜
ＳｉＯＮが用いられる。次に、層間埋込み特性に優れた
トレンチ埋込み用絶縁膜、例えば、高密度プラズマ酸化
膜をトレンチＴ１、Ｔ２が十分に埋め込まれるように蒸
着する。次に、半導体基板２０の表面が露出されるまで
トレンチ埋込み用絶縁膜、ストレス緩衝用ライナー３２
及び遮断パターン２２をＣＭＰする。これにより、第１
及び第２トレンチＴ１、Ｔ２内に絶縁膜が埋め込まれて
ＳＴＩ膜３４が完成される。
【００３９】図４は、コア領域または周辺領域、特にＰ
-ＦＥＴを限定するトレンチ内に形成された側壁酸化膜
の厚さによるスタンバイ電流を示したものであって、側
壁酸化膜ＳＷoxの厚さを３０Å、５０Å、８０Å及び１
１０Åに各々変えつつスタンバイ電流を測定した結果を
示したグラフである。ここで、◆、◇は側壁酸化膜が３
０Åである時のスタンバイ電流を表わし、△、▲は側壁
酸化膜が５０Åである時のスタンバイ電流を表わす。ま
た、□、■は側壁酸化膜が８０Åである時のスタンバイ
電流を表わし、○、●は側壁酸化膜が１１０Åである時
のスタンバイ電流を表わす。合わせて、オープンされた
図形はＰ-ＦＥＴを駆動させた後１時間内に測定された
スタンバイ電流を表わし、マーキングされた図形はＰ-
ＦＥＴを駆動させた後、４８時間が経った後に測定され
たスタンバイ電流を表わす。また、グラフのｘ軸は側壁
酸化膜の厚さを表わし、ｙ軸は進行性スタンバイ電流を
表わす。
-ＦＥＴを限定するトレンチ内に形成された側壁酸化膜
の厚さによるスタンバイ電流を示したものであって、側
壁酸化膜ＳＷoxの厚さを３０Å、５０Å、８０Å及び１
１０Åに各々変えつつスタンバイ電流を測定した結果を
示したグラフである。ここで、◆、◇は側壁酸化膜が３
０Åである時のスタンバイ電流を表わし、△、▲は側壁
酸化膜が５０Åである時のスタンバイ電流を表わす。ま
た、□、■は側壁酸化膜が８０Åである時のスタンバイ
電流を表わし、○、●は側壁酸化膜が１１０Åである時
のスタンバイ電流を表わす。合わせて、オープンされた
図形はＰ-ＦＥＴを駆動させた後１時間内に測定された
スタンバイ電流を表わし、マーキングされた図形はＰ-
ＦＥＴを駆動させた後、４８時間が経った後に測定され
たスタンバイ電流を表わす。また、グラフのｘ軸は側壁
酸化膜の厚さを表わし、ｙ軸は進行性スタンバイ電流を
表わす。
【００４０】この図面によれば、Ｐ-ＦＥＴを駆動させ
た直後には、たとえ、側壁酸化膜の厚さを薄く形成して
も、スタンバイ電流がほとんど生じない。しかし、約４
８時間が経った後、スタンバイ電流が生じ、このスタン
バイ電流の量は側壁酸化膜の厚さと反比例する。すなわ
ち、Ｐ-ＦＥＴを限定するトレンチＴ１の側壁酸化膜４
０を相対的に厚くするほど、スタンバイ電流の量が著し
く減るということが分かる。これにより、この実施形態
のように、Ｐ-ＦＥＴが要求されるコア領域及び周辺領
域のトレンチ内に厚目の側壁酸化膜を形成することによ
り、スタンバイ電流を低減することができる。
た直後には、たとえ、側壁酸化膜の厚さを薄く形成して
も、スタンバイ電流がほとんど生じない。しかし、約４
８時間が経った後、スタンバイ電流が生じ、このスタン
バイ電流の量は側壁酸化膜の厚さと反比例する。すなわ
ち、Ｐ-ＦＥＴを限定するトレンチＴ１の側壁酸化膜４
０を相対的に厚くするほど、スタンバイ電流の量が著し
く減るということが分かる。これにより、この実施形態
のように、Ｐ-ＦＥＴが要求されるコア領域及び周辺領
域のトレンチ内に厚目の側壁酸化膜を形成することによ
り、スタンバイ電流を低減することができる。
【００４１】この実施形態によれば、一回のマスク使用
によりセル領域トレンチの側壁酸化膜の厚さとコア領域
及び周辺領域トレンチの側壁酸化膜の厚さとを別々に形
成できる。これにより、ＤＲＡＭ素子のデータリテンシ
ョンタイムを確保でき、その結果、進行性スタンバイ電
流の発生可能性を減らしうる。
によりセル領域トレンチの側壁酸化膜の厚さとコア領域
及び周辺領域トレンチの側壁酸化膜の厚さとを別々に形
成できる。これにより、ＤＲＡＭ素子のデータリテンシ
ョンタイムを確保でき、その結果、進行性スタンバイ電
流の発生可能性を減らしうる。
【００４２】第２実施形態 この実施形態は、トレンチＴ１、Ｔ２の形成工程から熱
酸化膜２４の形成工程までは前述した第１実施形態と同
様なため、それ以降の部分についてのみ述べる。
酸化膜２４の形成工程までは前述した第１実施形態と同
様なため、それ以降の部分についてのみ述べる。
【００４３】まず、図５Ａを参照すれば、フォトレジス
トパターン２６をセル領域Ａ１が露出されるようにフォ
トリソグラフィ工程により形成する。次に、露出された
セル領域Ａ１の熱酸化膜２４を等方性エッチング方式に
よりエッチングする。この時、熱酸化膜２４は、第２ト
レンチＴ２内に所定厚さだけ残留するようにエッチング
される。熱酸化膜２４を残留させる理由は、シリコンよ
りなる半導体基板２０が疏水性であるため等方性エッチ
ング中にダメージを与えやすく、したがって、これを防
止するためである。ここで、触れていない符号２４ａは
所定厚さだけエッチング処理された熱酸化膜である。
トパターン２６をセル領域Ａ１が露出されるようにフォ
トリソグラフィ工程により形成する。次に、露出された
セル領域Ａ１の熱酸化膜２４を等方性エッチング方式に
よりエッチングする。この時、熱酸化膜２４は、第２ト
レンチＴ２内に所定厚さだけ残留するようにエッチング
される。熱酸化膜２４を残留させる理由は、シリコンよ
りなる半導体基板２０が疏水性であるため等方性エッチ
ング中にダメージを与えやすく、したがって、これを防
止するためである。ここで、触れていない符号２４ａは
所定厚さだけエッチング処理された熱酸化膜である。
【００４４】次に、図５Ｂに示されたように、フォトレ
ジストパターン２６（図５Ａを参照）を公知の方法によ
り除去する。次に、第１トレンチＴ１及び第２トレンチ
Ｔ２内の熱酸化膜２４、２４ａを再度酸化して、第１及
び第２側壁酸化膜２８、３０を形成する。ここで、第２
トレンチＴ２内の熱酸化膜２４ａは第１トレンチＴ１内
の熱酸化膜２４ａよりも薄いため、第２側壁酸化膜３０
が第１側壁酸化膜２８よりも薄く形成される。
ジストパターン２６（図５Ａを参照）を公知の方法によ
り除去する。次に、第１トレンチＴ１及び第２トレンチ
Ｔ２内の熱酸化膜２４、２４ａを再度酸化して、第１及
び第２側壁酸化膜２８、３０を形成する。ここで、第２
トレンチＴ２内の熱酸化膜２４ａは第１トレンチＴ１内
の熱酸化膜２４ａよりも薄いため、第２側壁酸化膜３０
が第１側壁酸化膜２８よりも薄く形成される。
【００４５】次に、図示してはいないが、ストレス緩衝
用ライナーを形成する工程及び絶縁物を埋め込む工程は
前述した第１実施形態と同一である。本実施形態によれ
ば、熱酸化膜を一部残すようにエッチングして、半導体
基板に追加的に生じるダメージを低減できる。
用ライナーを形成する工程及び絶縁物を埋め込む工程は
前述した第１実施形態と同一である。本実施形態によれ
ば、熱酸化膜を一部残すようにエッチングして、半導体
基板に追加的に生じるダメージを低減できる。
【００４６】第３実施形態 本実施形態は、トレンチＴ１、Ｔ２を形成する工程まで
は前述した第１実施形態と同一なため、その以降の部分
についてのみ述べる。
は前述した第１実施形態と同一なため、その以降の部分
についてのみ述べる。
【００４７】図６Ａを参照すれば、トレンチＴ１、Ｔ２
の内側表面を熱酸化して、第１側壁酸化膜４０を形成す
る。この時、第１側壁酸化膜４０は、コア領域及び周辺
領域Ａ２のＰ-ＦＥＴにスタンバイ電流が防止できる程
度、すなわち、後続工程により形成されるストレス緩衝
用ライナーにトラップされた電荷が基板の内部に浸透す
ることを防止できる程度の厚さ、例えば、１００〜３０
０Åの厚さに形成される。
の内側表面を熱酸化して、第１側壁酸化膜４０を形成す
る。この時、第１側壁酸化膜４０は、コア領域及び周辺
領域Ａ２のＰ-ＦＥＴにスタンバイ電流が防止できる程
度、すなわち、後続工程により形成されるストレス緩衝
用ライナーにトラップされた電荷が基板の内部に浸透す
ることを防止できる程度の厚さ、例えば、１００〜３０
０Åの厚さに形成される。
【００４８】次に、図６Ｂに示されたように、コア領域
及び周辺領域Ａ２を遮へいするように公知のフォトリソ
グラフィ工程によりフォトレジストパターン２６を形成
する。次に、フォトレジストパターン２６により露出さ
れたセル領域Ａ１のトレンチＴ２内の第１側壁酸化膜４
０を所定厚さだけエッチングして、第２側壁酸化膜４２
を形成する。この時、第２側壁酸化膜４２は、ＤＲＡＭ
素子のリテンションタイムが短縮されない程度の厚さ、
例えば、２０〜１００Åの厚さが残留するようにエッチ
ングされる。これにより、コア領域及び周辺領域Ａ２の
トレンチＴ１の内部には厚目の第１側壁酸化膜４０が形
成され、セル領域A１のトレンチＴ２の内部には薄目の
第２側壁酸化膜４２が形成される。
及び周辺領域Ａ２を遮へいするように公知のフォトリソ
グラフィ工程によりフォトレジストパターン２６を形成
する。次に、フォトレジストパターン２６により露出さ
れたセル領域Ａ１のトレンチＴ２内の第１側壁酸化膜４
０を所定厚さだけエッチングして、第２側壁酸化膜４２
を形成する。この時、第２側壁酸化膜４２は、ＤＲＡＭ
素子のリテンションタイムが短縮されない程度の厚さ、
例えば、２０〜１００Åの厚さが残留するようにエッチ
ングされる。これにより、コア領域及び周辺領域Ａ２の
トレンチＴ１の内部には厚目の第１側壁酸化膜４０が形
成され、セル領域A１のトレンチＴ２の内部には薄目の
第２側壁酸化膜４２が形成される。
【００４９】次に、図６Ｃを参照すれば、フォトレジス
トパターン２６を公知の方式により除去する。次に、第
１及び第２側壁酸化膜４０、４２の表面にストレス緩衝
用ライナーを形成する工程、トレンチＴ１、Ｔ２内に絶
縁膜を埋め込む工程は前述した第１実施形態と同一であ
る。
トパターン２６を公知の方式により除去する。次に、第
１及び第２側壁酸化膜４０、４２の表面にストレス緩衝
用ライナーを形成する工程、トレンチＴ１、Ｔ２内に絶
縁膜を埋め込む工程は前述した第１実施形態と同一であ
る。
【００５０】本実施形態のように、全体的に側壁酸化膜
を厚く形成し、セル領域の側壁酸化膜の一部を除去し
て、領域別に厚さが相異なる側壁酸化膜を形成できる。
を厚く形成し、セル領域の側壁酸化膜の一部を除去し
て、領域別に厚さが相異なる側壁酸化膜を形成できる。
【００５１】第４実施形態 本実施形態によるＳＴＩ構造を有する半導体デバイスの
製造方法は、前述した第１実施形態ないし第３実施形態
のうちいずれか一つの実施形態と同一であり、ＳＴＩ膜
の位置だけが異なる。
製造方法は、前述した第１実施形態ないし第３実施形態
のうちいずれか一つの実施形態と同一であり、ＳＴＩ膜
の位置だけが異なる。
【００５２】すなわち、前述した第１実施形態ないし第
３実施形態において、厚目の第１側壁酸化膜２８、４０
はＰ-ＦＥＴが要求されるコア領域及び周辺領域のトレ
ンチＴ１に形成され、薄目の第２側壁酸化膜３０、４２
はセル領域のトレンチＴ２に形成されていた。
３実施形態において、厚目の第１側壁酸化膜２８、４０
はＰ-ＦＥＴが要求されるコア領域及び周辺領域のトレ
ンチＴ１に形成され、薄目の第２側壁酸化膜３０、４２
はセル領域のトレンチＴ２に形成されていた。
【００５３】しかし、本実施形態では、厚目の第１側壁
酸化膜２８または４０はコア領域及び周辺領域のうちＰ
-ＦＥＴの間を限定するためのトレンチＴ３内に形成さ
れる。また、薄目の第２側壁酸化膜３０または４２はセ
ル領域のトレンチＴ２だけではなく、コア領域及び周辺
領域のトレンチＴ１のうちＰ-ＦＥＴの間を限定するト
レンチを除いたその他の回路素子を限定するトレンチＴ
４に各々形成される。すなわち、本実施形態において、
第２側壁酸化膜３０または４２が形成されるトレンチは
Ｎ-ＦＥＴの間、Ｎ-ＦＥＴとＰ-ＦＥＴとの間、Ｎ-ＦＥ
Ｔとその他の回路素子との間、Ｐ-ＦＥＴとその他の回
路素子との間、及びその他の回路素子の間に位置でき
る。
酸化膜２８または４０はコア領域及び周辺領域のうちＰ
-ＦＥＴの間を限定するためのトレンチＴ３内に形成さ
れる。また、薄目の第２側壁酸化膜３０または４２はセ
ル領域のトレンチＴ２だけではなく、コア領域及び周辺
領域のトレンチＴ１のうちＰ-ＦＥＴの間を限定するト
レンチを除いたその他の回路素子を限定するトレンチＴ
４に各々形成される。すなわち、本実施形態において、
第２側壁酸化膜３０または４２が形成されるトレンチは
Ｎ-ＦＥＴの間、Ｎ-ＦＥＴとＰ-ＦＥＴとの間、Ｎ-ＦＥ
Ｔとその他の回路素子との間、Ｐ-ＦＥＴとその他の回
路素子との間、及びその他の回路素子の間に位置でき
る。
【００５４】この時、製造方法は前述した第１〜第３実
施形態のうちいずれか一つと同一であり、各実施形態に
おいてフォトレジストパターンを形成する時、セル領域
を露出させると同時に、コア領域及び周辺領域のトレン
チＴ１のうちＰ-ＦＥＴを限定するトレンチＴ３を除い
たその他のトレンチＴ４部分をさらに露出させた後に工
程を行えばよい。ここで、触れていない符号ＮＡはセル
領域及びＰ-ＦＥＴを限定するトレンチを除いた領域を
表わし、ＰＡはＰ-ＦＥＴを限定するトレンチが形成さ
れる領域を表わす。
施形態のうちいずれか一つと同一であり、各実施形態に
おいてフォトレジストパターンを形成する時、セル領域
を露出させると同時に、コア領域及び周辺領域のトレン
チＴ１のうちＰ-ＦＥＴを限定するトレンチＴ３を除い
たその他のトレンチＴ４部分をさらに露出させた後に工
程を行えばよい。ここで、触れていない符号ＮＡはセル
領域及びＰ-ＦＥＴを限定するトレンチを除いた領域を
表わし、ＰＡはＰ-ＦＥＴを限定するトレンチが形成さ
れる領域を表わす。
【００５５】
【発明の効果】以上述べたように、本発明によれば、セ
ル領域内の素子を分離するトレンチ内にはＤＲＡＭ素子
のリテンションタイムが短縮されないように薄目の側壁
酸化膜を形成し、Ｐ-ＦＥＴを限定するトレンチ内には
進行性スタンバイ電流が生じないように厚目の側壁酸化
膜を形成する。これにより、ＤＲＡＭ素子の特性を改善
でき、その結果、Ｐ-ＦＥＴ領域に漏れ電流が減る。
ル領域内の素子を分離するトレンチ内にはＤＲＡＭ素子
のリテンションタイムが短縮されないように薄目の側壁
酸化膜を形成し、Ｐ-ＦＥＴを限定するトレンチ内には
進行性スタンバイ電流が生じないように厚目の側壁酸化
膜を形成する。これにより、ＤＲＡＭ素子の特性を改善
でき、その結果、Ｐ-ＦＥＴ領域に漏れ電流が減る。
【００５６】さらに、本発明の要旨を逸脱しない範囲で
あれば、各種の実施形態が可能である。
あれば、各種の実施形態が可能である。
【図１】 従来のＳＴＩ構造を有する半導体デバイスを
説明するための断面図である。
説明するための断面図である。
【図２Ａ】 従来のＳＴＩ構造により分離されたＮ-Ｆ
ＥＴを示した断面図である。
ＥＴを示した断面図である。
【図２Ｂ】 従来のＳＴＩ構造により分離されたＰ-Ｆ
ＥＴを示した断面図である。
ＥＴを示した断面図である。
【図３Ａ】 本発明の第１実施形態によるＳＴＩ構造を
有する半導体デバイスの製造方法を説明するための各工
程別断面図である。
有する半導体デバイスの製造方法を説明するための各工
程別断面図である。
【図３Ｂ】 本発明の第１実施形態によるＳＴＩ構造を
有する半導体デバイスの製造方法を説明するための各工
程別断面図である。
有する半導体デバイスの製造方法を説明するための各工
程別断面図である。
【図３Ｃ】 本発明の第１実施形態によるＳＴＩ構造を
有する半導体デバイスの製造方法を説明するための各工
程別断面図である。
有する半導体デバイスの製造方法を説明するための各工
程別断面図である。
【図３Ｄ】 本発明の第１実施形態によるＳＴＩ構造を
有する半導体デバイスの製造方法を説明するための各工
程別断面図である。
有する半導体デバイスの製造方法を説明するための各工
程別断面図である。
【図３Ｅ】 本発明の第１実施形態によるＳＴＩ構造を
有する半導体デバイスの製造方法を説明するための各工
程別断面図である。
有する半導体デバイスの製造方法を説明するための各工
程別断面図である。
【図４】 Ｐ-ＦＥＴ限定用トレンチ内の側壁酸化膜の
厚さによるスタンバイ電流を示したグラフである。
厚さによるスタンバイ電流を示したグラフである。
【図５Ａ】 本発明の第２実施形態を説明するための各
工程別断面図である。
工程別断面図である。
【図５Ｂ】 本発明の第２実施形態を説明するための各
工程別断面図である。
工程別断面図である。
【図６Ａ】 本発明の第３実施形態を説明するための各
工程別断面図である。
工程別断面図である。
【図６Ｂ】 本発明の第３実施形態を説明するための各
工程別断面図である。
工程別断面図である。
【図６Ｃ】 本発明の第３実施形態を説明するための各
工程別断面図である。
工程別断面図である。
【図７】 本発明の第４実施形態を説明するためのＳＴ
Ｉ構造を有する半導体デバイスの断面図である。
Ｉ構造を有する半導体デバイスの断面図である。
Claims (36)
- 【請求項１】 第１トレンチが形成された第１領域及び
第２トレンチが形成された第２領域が限定された半導体
基板と、 前記第１トレンチの内側表面に形成された第１側壁酸化
膜と、 前記第２トレンチの内側表面に形成され、第１側壁酸化
膜よりも薄い第２側壁酸化膜と、 前記第１及び第２側壁酸化膜の表面に各々形成されるス
トレス緩衝用ライナーと、 前記第１及び第２トレンチの内部に埋め込まれる絶縁物
とを含むことを特徴とするＳＴＩ構造を有する半導体デ
バイス。 - 【請求項２】 前記第１領域はＰ-ＦＥＴの間を分離す
る領域であり、前記第２領域はＮ-ＦＥＴの間、Ｎ-ＦＥ
ＴとＰ-ＦＥＴとの間、Ｎ-ＦＥＴとその他の回路素子と
の間、Ｐ-ＦＥＴとその他の回路素子との間、及びその
他の回路素子の間を分離する領域であることを特徴とす
る請求項１に記載のＳＴＩ構造を有する半導体デバイ
ス。 - 【請求項３】 前記第１側壁酸化膜は、１００〜３００
Åの厚さを有することを特徴とする請求項２に記載のＳ
ＴＩ構造を有する半導体デバイス。 - 【請求項４】 前記第２側壁酸化膜は、２０〜１００Å
の厚さを有することを特徴とする請求項２に記載のＳＴ
Ｉ構造を有する半導体デバイス。 - 【請求項５】 Ｐ-ＦＥＴ及びその他の回路素子が形成
されるコア領域と周辺領域及びメモリ素子が形成される
セル領域に区分され、コア領域、周辺領域及びセル領域
に形成される素子を分離するための第１及び第２トレン
チが形成された半導体基板と、 前記第１トレンチの内側表面に形成された第１側壁酸化
膜と、 前記第２トレンチの内側表面に形成され、第１側壁酸化
膜よりも薄い第２側壁酸化膜と、 前記第１及び第２側壁酸化膜の表面に各々形成されるス
トレス緩衝用ライナーと、 前記第１及び第２トレンチの内部に埋め込まれる絶縁物
とを含むことを特徴とするＳＴＩ構造を有する半導体デ
バイス。 - 【請求項６】 前記第１トレンチは前記コア領域及び前
記周辺領域に形成され、前記第２トレンチは前記セル領
域に形成されることを特徴とする請求項５に記載のＳＴ
Ｉ構造を有する半導体デバイス。 - 【請求項７】 前記第１側壁酸化膜は、１００〜３００
Åの厚さを有することを特徴とする請求項６に記載のＳ
ＴＩ構造を有する半導体デバイス。 - 【請求項８】 前記第２側壁酸化膜は、２０〜１００Å
の厚さを有することを特徴とする請求項６に記載のＳＴ
Ｉ構造を有する半導体デバイス。 - 【請求項９】 前記第１トレンチは前記コア領域及び前
記周辺領域のうちＰ-ＦＥＴの間を分離するための領域
に形成され、前記第２トレンチは前記セル領域と前記コ
ア及び周辺領域のうちＮ-ＦＥＴの間、Ｎ-ＦＥＴとＰ-
ＦＥＴとの間、Ｎ-ＦＥＴとその他の回路素子との間、
Ｐ-ＦＥＴとその他の回路素子との間、及びその他の回
路素子の間を分離する領域に形成されることを特徴とす
る請求項５に記載のＳＴＩ構造を有する半導体デバイ
ス。 - 【請求項１０】 前記第１側壁酸化膜は、１００〜３０
０Åの厚さを有することを特徴とする請求項９に記載の
ＳＴＩ構造を有する半導体デバイス。 - 【請求項１１】 前記第２側壁酸化膜は、２０〜１００
Åの厚さを有することを特徴とする請求項１０に記載の
ＳＴＩ構造を有する半導体デバイス。 - 【請求項１２】 前記絶縁物は、高密度プラズマ絶縁膜
であることを特徴とする請求項５に記載のＳＴＩ構造を
有する半導体デバイス。 - 【請求項１３】 第１トレンチが形成された第１領域及
び第２トレンチが形成された第２領域を有する半導体基
板と、 第１トレンチの内側表面に形成される第１側壁酸化膜
と、 第２トレンチの内側表面に形成され、前記第１側壁酸化
膜よりも薄い第２側壁酸化膜と、 前記第１及び第２トレンチを埋め込む絶縁膜とを含むこ
とを特徴とするＳＴＩ構造を有する半導体デバイス。 - 【請求項１４】 前記第１領域はＰ-ＦＥＴの間を含
み、前記第２領域はＮ-ＦＥＴの間、Ｎ-ＦＥＴとＰ-Ｆ
ＥＴとの間、Ｎ-ＦＥＴとその他の回路素子との間、Ｐ-
ＦＥＴとその他の回路素子との間、及びその他の回路素
子の間の領域を含むことを特徴とする請求項１３に記載
のＳＴＩ構造を有する半導体デバイス。 - 【請求項１５】 半導体基板の選択された領域に第１ト
レンチ及び第２トレンチを形成する段階と、 前記第１トレンチの内側表面に第１側壁酸化膜を形成
し、第２トレンチの内側表面に第１側壁酸化膜よりも薄
く第２側壁酸化膜を形成する段階と、 前記第１及び第２側壁酸化膜の表面にストレス緩衝用ラ
イナーを形成する段階と、 前記第１及び第２トレンチに絶縁物を埋め込む段階とを
含むことを特徴とするＳＴＩ構造を有する半導体デバイ
スの製造方法。 - 【請求項１６】 前記第１トレンチはＰ-ＦＥＴの間を
分離するためのトレンチであり、第２トレンチはＮ-Ｆ
ＥＴの間、Ｎ-ＦＥＴとＰ-ＦＥＴとの間、Ｎ-ＦＥＴと
その他の回路素子との間、Ｐ-ＦＥＴとその他の回路素
子との間、及びその他の回路素子の間を分離するための
トレンチであることを特徴とする請求項１５に記載のＳ
ＴＩ構造を有する半導体デバイスの製造方法。 - 【請求項１７】 前記第１及び第２側壁酸化膜を形成す
る段階は、 前記第１及び第２トレンチの内側表面に初期酸化膜を形
成する段階と、 前記第２トレンチの初期酸化膜を選択的に除去する段階
と、 前記第１トレンチの初期酸化膜及び第２トレンチの内側
表面を酸化して、第１及び第２側壁酸化膜を形成する段
階とを含むことを特徴とする請求項１５に記載のＳＴＩ
構造を有する半導体デバイスの製造方法。 - 【請求項１８】 前記第２トレンチの初期酸化膜は、等
方性エッチング方式により除去することを特徴とする請
求項１７に記載のＳＴＩ構造を有する半導体デバイスの
製造方法。 - 【請求項１９】 前記第２トレンチの初期酸化膜を除去
する段階で、前記初期酸化膜は、第２トレンチの内側表
面に選択された厚さだけ残留するようにエッチングする
ことを特徴とする請求項１７に記載のＳＴＩ構造を有す
る半導体デバイスの製造方法。 - 【請求項２０】 前記第２トレンチの初期酸化膜は、等
方性エッチング方式により除去することを特徴とする請
求項１９に記載のＳＴＩ構造を有する半導体デバイスの
製造方法。 - 【請求項２１】 前記第１及び第２側壁酸化膜を形成す
る段階は、 前記第１及び第２トレンチの内壁に第１側壁酸化膜を選
択された厚さに形成する段階と、 前記第２トレンチの内壁の第１側壁酸化膜を所定厚さだ
けエッチングして第２側壁酸化膜を形成する段階とを含
むことを特徴とする請求項１５に記載のＳＴＩ構造を有
する半導体デバイスの製造方法。 - 【請求項２２】 Ｐ-ＦＥＴ及びその他の回路素子が形
成されるコア領域と周辺領域及びメモリ素子が形成され
るセル領域に限定される半導体基板を提供する段階と、 前記半導体基板のコア領域、周辺領域及びセル領域の素
子分離領域に第１及び第２トレンチを形成する段階と、 前記第１及び第２トレンチの内側表面に初期酸化膜を形
成する段階と、 前記第２トレンチの内部の初期酸化膜を除去する段階
と、 前記第１トレンチの初期酸化膜及び前記第２トレンチの
内側表面を酸化して、第１及び第２トレンチの内側表面
に第１側壁酸化膜及び前記第１側壁酸化膜よりも薄い第
２側壁酸化膜を形成する段階と、 前記第１及び第２側壁酸化膜の表面にストレス緩衝用ラ
イナーを形成する段階と、 前記第１及び第２トレンチの内部に絶縁物を埋め込む段
階とを含むことを特徴とするＳＴＩ構造を有する半導体
デバイスの製造方法。 - 【請求項２３】 前記初期酸化膜を形成する段階は、前
記第１及び第２トレンチの内側表面を熱酸化して形成す
ることを特徴とする請求項２２に記載のＳＴＩ構造を有
する半導体デバイスの製造方法。 - 【請求項２４】 前記第２トレンチの初期酸化膜を除去
する段階は、 前記第２トレンチ領域が露出されるように半導体基板の
上部にフォトレジストパターンを形成する段階と、 前記露出された第２トレンチの初期酸化膜を等方性エッ
チングする段階と、 前記フォトレジストパターンを除去する段階とを含むこ
とを特徴とする請求項２３に記載のＳＴＩ構造を有する
半導体デバイスの製造方法。 - 【請求項２５】 前記露出された第２トレンチの内部の
初期酸化膜を等方性エッチングする段階で、前記酸化膜
をトレンチの内部に所定厚さだけ残留するようにエッチ
ングすることを特徴とする請求項２４に記載のＳＴＩ構
造を有する半導体デバイスの製造方法。 - 【請求項２６】 前記第１トレンチは前記コア及び周辺
領域に形成し、前記第２トレンチは前記セル領域に形成
することを特徴とする請求項２４に記載のＳＴＩ構造を
有する半導体デバイスの製造方法。 - 【請求項２７】 前記第１トレンチは前記コア及び周辺
領域のうちＰ-ＦＥＴの間を分離する領域に形成し、前
記第２トレンチはセル領域と、コア及び周辺領域のうち
Ｎ-ＦＥＴの間、Ｎ-ＦＥＴとＰ-ＦＥＴとの間、Ｎ-ＦＥ
Ｔとその他の回路素子との間、Ｐ-ＦＥＴとその他の回
路素子との間、及びその他の回路素子の間を分離する領
域に形成することを特徴とする請求項２４に記載のＳＴ
Ｉ構造を有する半導体デバイスの製造方法。 - 【請求項２８】 前記トレンチの内部に絶縁物を埋め込
む段階は、 前記トレンチが十分に埋め込まれるように絶縁物を形成
する段階と、 前記絶縁物を半導体基板の表面が露出されるように平坦
化する段階とを含むことを特徴とする請求項２２に記載
のＳＴＩ構造を有する半導体デバイスの製造方法。 - 【請求項２９】 前記絶縁物は、高密度プラズマ酸化膜
であることを特徴とする請求項２８に記載のＳＴＩ構造
を有する半導体デバイスの製造方法。 - 【請求項３０】 Ｐ-ＦＥＴ及びその他の回路素子が形
成されるコア領域と周辺領域及びメモリ素子が形成され
るセル領域に限定される半導体基板を提供する段階と、 前記半導体基板のコア領域、周辺領域及びセル領域の素
子分離予定領域に第１及び第２トレンチを形成する段階
と、 前記第１及び第２トレンチの内側表面に第１側壁酸化膜
を所定厚さに形成する段階と、 前記第２トレンチの内部の第１側壁酸化膜を所定厚さだ
けエッチングして、第２側壁酸化膜を形成する段階と、 前記第１及び第２側壁酸化膜の表面にストレス緩衝用ラ
イナーを形成する段階と、 前記第１及び第２トレンチの内部に絶縁物を埋め込む段
階とを含むことを特徴とするＳＴＩ構造を有する半導体
デバイスの製造方法。 - 【請求項３１】 前記第１側壁酸化膜を形成する段階
は、前記第１及び第２トレンチの内側表面を熱酸化して
形成することを特徴とする請求項３０に記載のＳＴＩ構
造を有する半導体デバイスの製造方法。 - 【請求項３２】 前記第２トレンチの第１側壁酸化膜を
所定厚さだけエッチングする段階は、 前記第２トレンチが露出されるように半導体基板の上部
にフォトレジストパターンを形成する段階と、 前記露出された第２トレンチの第１側壁酸化膜を所定厚
さだけエッチングする段階と、 前記フォトレジストパターンを除去する段階とを含むこ
とを特徴とする請求項３１に記載のＳＴＩ構造を有する
半導体デバイスの製造方法。 - 【請求項３３】 前記第１トレンチは前記コア及び周辺
領域に形成し、前記第２トレンチは前記セル領域に形成
することを特徴とする請求項３２に記載のＳＴＩ構造を
有する半導体デバイスの製造方法。 - 【請求項３４】 前記第１トレンチは前記コア及び周辺
領域のうちＰ-ＦＥＴの間を分離する領域に形成し、前
記第２トレンチはセル領域と、コア及び周辺領域のうち
Ｎ-ＦＥＴの間、Ｎ-ＦＥＴとＰ-ＦＥＴとの間、Ｎ-ＦＥ
Ｔとその他の回路素子との間、Ｐ-ＦＥＴとその他の回
路素子との間、及びその他の回路素子の間を分離する領
域に形成することを特徴とする請求項３２に記載のＳＴ
Ｉ構造を有する半導体デバイスの製造方法。 - 【請求項３５】 前記トレンチの内部に絶縁物を埋め込
む段階は、 前記トレンチが十分に埋め込まれるように絶縁物を形成
する段階と、 前記絶縁物を半導体基板の表面が露出されるように平坦
化する段階とを含むことを特徴とする請求項３０に記載
のＳＴＩ構造を有する半導体デバイスの製造方法。 - 【請求項３６】 前記絶縁物は、高密度プラズマ酸化膜
であることを特徴とする請求項３５に記載のＳＴＩ構造
を有する半導体デバイスの製造方法。
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|---|---|---|---|
| KR1020000072600A KR100346842B1 (ko) | 2000-12-01 | 2000-12-01 | 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법 |
| KR2000-072600 | 2000-12-01 |
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|---|---|
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|---|---|---|---|
| JP2001365202A Expired - Fee Related JP4072335B2 (ja) | 2000-12-01 | 2001-11-29 | 浅いトレンチ分離構造を有する半導体デバイス及びその製造方法 |
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| DE (1) | DE60124369T2 (ja) |
| TW (1) | TW527685B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005251973A (ja) * | 2004-03-04 | 2005-09-15 | Fujitsu Ltd | 半導体装置の製造方法と半導体装置 |
| JP2007048941A (ja) * | 2005-08-10 | 2007-02-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| US8030171B2 (en) | 2006-08-30 | 2011-10-04 | Oki Semiconductor Co., Ltd. | Method of forming element isolation film and nonvolatile semiconductor memory |
| WO2014038683A1 (ja) * | 2012-09-04 | 2014-03-13 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413830B1 (ko) * | 2001-04-30 | 2003-12-31 | 삼성전자주식회사 | 트렌치 소자분리 구조를 가지는 반도체 소자 및 그 제조방법 |
| JP4672197B2 (ja) * | 2001-07-04 | 2011-04-20 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| KR100426484B1 (ko) * | 2001-12-22 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀 및 그의 제조방법 |
| DE10210434B4 (de) * | 2002-03-09 | 2007-12-27 | Infineon Technologies Ag | Verfahren zum Erzeugen einer Shallow-Trench-Isolation in einem Halbleiterbaustein und Verwendung eines solchen Verfahrens |
| JP2004047599A (ja) * | 2002-07-10 | 2004-02-12 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2004095886A (ja) * | 2002-08-30 | 2004-03-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6828211B2 (en) * | 2002-10-01 | 2004-12-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Shallow trench filled with two or more dielectrics for isolation and coupling or for stress control |
| KR100632664B1 (ko) * | 2002-12-12 | 2006-10-11 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| US6949445B2 (en) * | 2003-03-12 | 2005-09-27 | Micron Technology, Inc. | Method of forming angled implant for trench isolation |
| US7141468B2 (en) * | 2003-10-27 | 2006-11-28 | Texas Instruments Incorporated | Application of different isolation schemes for logic and embedded memory |
| US7364962B1 (en) * | 2004-02-02 | 2008-04-29 | Advanced Micro Devices, Inc. | Shallow trench isolation process utilizing differential liners |
| US7091106B2 (en) * | 2004-03-04 | 2006-08-15 | Advanced Micro Devices, Inc. | Method of reducing STI divot formation during semiconductor device fabrication |
| JP2005286256A (ja) * | 2004-03-31 | 2005-10-13 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| KR100519801B1 (ko) * | 2004-04-26 | 2005-10-10 | 삼성전자주식회사 | 스트레스 완충 스페이서에 의해 둘러싸여진 노드 콘택플러그를 갖는 반도체소자들 및 그 제조방법들 |
| KR20060001196A (ko) * | 2004-06-30 | 2006-01-06 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| KR100546161B1 (ko) * | 2004-07-13 | 2006-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 제조 방법 |
| KR100702775B1 (ko) * | 2005-05-03 | 2007-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| KR100695868B1 (ko) * | 2005-06-23 | 2007-03-19 | 삼성전자주식회사 | 소자 분리막과 그 제조 방법, 이를 갖는 반도체 장치 및 그제조 방법 |
| KR100746223B1 (ko) * | 2005-09-09 | 2007-08-03 | 삼성전자주식회사 | 반도체소자의 트렌치 소자분리 방법 |
| US8501632B2 (en) * | 2005-12-20 | 2013-08-06 | Infineon Technologies Ag | Methods of fabricating isolation regions of semiconductor devices and structures thereof |
| US20070200196A1 (en) * | 2006-02-24 | 2007-08-30 | Lattice Semiconductor Corporation | Shallow trench isolation (STI) devices and processes |
| US8936995B2 (en) | 2006-03-01 | 2015-01-20 | Infineon Technologies Ag | Methods of fabricating isolation regions of semiconductor devices and structures thereof |
| US7811935B2 (en) * | 2006-03-07 | 2010-10-12 | Micron Technology, Inc. | Isolation regions and their formation |
| US7563690B2 (en) * | 2006-03-28 | 2009-07-21 | Macronix International Co., Ltd. | Method for forming shallow trench isolation region |
| US20070267715A1 (en) * | 2006-05-18 | 2007-11-22 | Sunil Mehta | Shallow trench isolation (STI) with trench liner of increased thickness |
| KR100801739B1 (ko) * | 2006-06-28 | 2008-02-11 | 주식회사 하이닉스반도체 | 반도체 소자의 트렌치 소자분리막 형성방법 |
| KR100831676B1 (ko) * | 2006-06-30 | 2008-05-22 | 주식회사 하이닉스반도체 | 반도체 디바이스의 소자 분리막 제조방법 |
| US20090200635A1 (en) * | 2008-02-12 | 2009-08-13 | Viktor Koldiaev | Integrated Circuit Having Electrical Isolation Regions, Mask Technology and Method of Manufacturing Same |
| CN101989599B (zh) * | 2009-08-03 | 2012-06-20 | 中芯国际集成电路制造(上海)有限公司 | 具有浅沟槽隔离结构的半导体器件及其制造工艺 |
| JP2011171638A (ja) * | 2010-02-22 | 2011-09-01 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
| KR101890818B1 (ko) | 2012-03-26 | 2018-08-22 | 에스케이하이닉스 주식회사 | 소자분리막을 구비한 반도체 장치, 이를 구비한 전자장치 및 그 제조방법 |
| US9006080B2 (en) * | 2013-03-12 | 2015-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Varied STI liners for isolation structures in image sensing devices |
| US9196728B2 (en) * | 2013-12-31 | 2015-11-24 | Texas Instruments Incorporated | LDMOS CHC reliability |
| KR102185282B1 (ko) | 2014-01-06 | 2020-12-01 | 삼성전자 주식회사 | 고정 양전하 함유층을 가지는 반도체 소자 |
| CN103871953B (zh) * | 2014-03-20 | 2017-01-04 | 上海华力微电子有限公司 | 一种浅沟槽填充方法 |
| KR102246280B1 (ko) * | 2014-03-26 | 2021-04-29 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| CN104051321A (zh) * | 2014-04-22 | 2014-09-17 | 上海华力微电子有限公司 | 浅沟槽隔离的制备方法 |
| KR102150942B1 (ko) | 2014-12-01 | 2020-09-03 | 삼성전자주식회사 | 핀펫을 구비하는 반도체 장치 |
| JP6623772B2 (ja) * | 2016-01-13 | 2019-12-25 | 富士電機株式会社 | 炭化珪素半導体装置の製造方法 |
| US11881428B2 (en) | 2021-01-05 | 2024-01-23 | Changxin Memory Technologies, Inc. | Semiconductor structure and manufacturing method thereof |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4729006A (en) * | 1986-03-17 | 1988-03-01 | International Business Machines Corporation | Sidewall spacers for CMOS circuit stress relief/isolation and method for making |
| US4952524A (en) * | 1989-05-05 | 1990-08-28 | At&T Bell Laboratories | Semiconductor device manufacture including trench formation |
| JPH07176606A (ja) * | 1993-12-21 | 1995-07-14 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5447884A (en) * | 1994-06-29 | 1995-09-05 | International Business Machines Corporation | Shallow trench isolation with thin nitride liner |
| US5643823A (en) * | 1995-09-21 | 1997-07-01 | Siemens Aktiengesellschaft | Application of thin crystalline Si3 N4 liners in shallow trench isolation (STI) structures |
| KR0172262B1 (ko) * | 1995-12-30 | 1999-02-01 | 김주용 | 반도체 소자의 제조방법 |
| US5851900A (en) * | 1997-04-28 | 1998-12-22 | Mosel Vitelic Inc. | Method of manufacturing a shallow trench isolation for a semiconductor device |
| US5854114A (en) * | 1997-10-09 | 1998-12-29 | Advanced Micro Devices, Inc. | Data retention of EEPROM cell with shallow trench isolation using thicker liner oxide |
| US6306725B1 (en) * | 1997-11-19 | 2001-10-23 | Texas Instruments Incorporated | In-situ liner for isolation trench side walls and method |
| JPH11220017A (ja) * | 1998-01-30 | 1999-08-10 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| US6074903A (en) * | 1998-06-16 | 2000-06-13 | Siemens Aktiengesellschaft | Method for forming electrical isolation for semiconductor devices |
| US5960276A (en) * | 1998-09-28 | 1999-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Using an extra boron implant to improve the NMOS reverse narrow width effect in shallow trench isolation process |
| KR100292616B1 (ko) * | 1998-10-09 | 2001-07-12 | 윤종용 | 트렌치격리의제조방법 |
| TW396520B (en) * | 1998-10-30 | 2000-07-01 | United Microelectronics Corp | Process for shallow trench isolation |
| US6180467B1 (en) * | 1998-12-15 | 2001-01-30 | United Microelectronics Corp. | Method of fabricating shallow trench isolation |
| US5981325A (en) * | 1999-04-26 | 1999-11-09 | United Semiconductor Corp. | Method for manufacturing CMOS |
| KR100346845B1 (ko) * | 2000-12-16 | 2002-08-03 | 삼성전자 주식회사 | 반도체 장치의 얕은 트렌치 아이솔레이션 형성방법 |
| KR100378190B1 (ko) * | 2000-12-28 | 2003-03-29 | 삼성전자주식회사 | 서로 다른 두께의 측벽 산화막을 갖는 트랜치아이솔레이션 형성방법 |
-
2000
- 2000-12-01 KR KR1020000072600A patent/KR100346842B1/ko active IP Right Grant
-
2001
- 2001-11-23 EP EP01127962A patent/EP1211727B1/en not_active Expired - Lifetime
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- 2001-11-29 US US09/998,018 patent/US6486517B2/en not_active Expired - Lifetime
- 2001-11-29 JP JP2001365202A patent/JP4072335B2/ja not_active Expired - Fee Related
- 2001-11-30 CN CNB011396520A patent/CN1169208C/zh not_active Expired - Lifetime
-
2002
- 2002-09-25 US US10/255,526 patent/US6656783B2/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005251973A (ja) * | 2004-03-04 | 2005-09-15 | Fujitsu Ltd | 半導体装置の製造方法と半導体装置 |
| JP2007048941A (ja) * | 2005-08-10 | 2007-02-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| US8030171B2 (en) | 2006-08-30 | 2011-10-04 | Oki Semiconductor Co., Ltd. | Method of forming element isolation film and nonvolatile semiconductor memory |
| WO2014038683A1 (ja) * | 2012-09-04 | 2014-03-13 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
| US9331144B2 (en) | 2012-09-04 | 2016-05-03 | Ps4 Luxco S.A.R.L. | Semiconductor device and method for producing the same |
Also Published As
| Publication number | Publication date |
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