KR101890818B1 - 소자분리막을 구비한 반도체 장치, 이를 구비한 전자장치 및 그 제조방법 - Google Patents

소자분리막을 구비한 반도체 장치, 이를 구비한 전자장치 및 그 제조방법 Download PDF

Info

Publication number
KR101890818B1
KR101890818B1 KR1020120030529A KR20120030529A KR101890818B1 KR 101890818 B1 KR101890818 B1 KR 101890818B1 KR 1020120030529 A KR1020120030529 A KR 1020120030529A KR 20120030529 A KR20120030529 A KR 20120030529A KR 101890818 B1 KR101890818 B1 KR 101890818B1
Authority
KR
South Korea
Prior art keywords
film
trench
buffer
insulating
insulating film
Prior art date
Application number
KR1020120030529A
Other languages
English (en)
Other versions
KR20130108794A (ko
Inventor
김형환
최봉호
이진열
표승석
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120030529A priority Critical patent/KR101890818B1/ko
Priority to US13/544,411 priority patent/US8786047B2/en
Publication of KR20130108794A publication Critical patent/KR20130108794A/ko
Priority to US14/308,323 priority patent/US8975132B2/en
Application granted granted Critical
Publication of KR101890818B1 publication Critical patent/KR101890818B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells

Abstract

본 기술은 트렌치에 매립된 소자분리막을 포함하는 반도체 장치로서, 상기 트렌치 저면 모서리에 형성된 완충막; 상기 트렌치 표면에 형성되어 막내 상기 완충막을 포함하는 계면막; 상기 계면막 상에 형성된 라이너막; 및 상기 라이너막 상에서 상기 트렌치를 갭필하는 갭필막을 포함하는 반도체 장치를 제공한다.

Description

소자분리막을 구비한 반도체 장치, 이를 구비한 전자장치 및 그 제조방법{SEMICONDUCTOR DEVICE WITH ISOLATION LAYER, ELECTROMAGNETIC DEVICE HAVING THE SAME AND METHOD FOR FABRIACTING THE SAME}
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 트렌치에 매립된 소자분리막을 구비한 반도체 장치, 이를 구비한 전자장치 및 그 제조방법에 관한 것이다.
반도체 장치는 인접한 단위구성요소 사이의 절연을 위하여 소자분리막을 구비하고 있으며, 소자분리막은 STI(Shallow Trench Isolation)공정을 통해 형성하고 있다. STI 공정은 기판에 트렌치를 형성하고, 트렌치 내부에 절연물질을 매립하여 소자분리막을 형성하는 방법으로, 현재는 물론 향후 기가 디램급 이상의 초고집적 반도체 장치 제조공정에도 적용할 수 있는 기술이다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 장치의 소자분리막 제조방법을 도시한 공정단면도이다.
도 1a에 도시된 바와 같이, 제1영역과 제2영역을 갖는 기판(11) 상에 마스크패턴(미도시)을 형성한 다음, 마스크패턴을 식각장벽(etch barrier)으로 기판(11)을 식각하여 소자분리를 위한 트렌치(12)를 형성한다. 이때, 트렌치(12)는 제1영역에 형성된 제1트렌치(12A) 및 제2영역에 형성된 제2트렌치(12B)를 포함하고, 제1영역과 제2영역에 형성되는 단위구성요소(예컨대, 트랜지스터)의 밀집도 차이에 의하여 제1트렌치(12A)의 선폭(CD1)이 제2트렌치(12B)의 선폭(CD2)보다 작다.
도 1b에 도시된 바와 같이, 트렌치(12) 표면에 계면막(Interface layer, 13) 및 라이너막(Liner layer, 14) 순차적으로 형성한다.
도 1c에 도시된 바와 같이, 라이너막(14) 상에 트렌치(12)를 매립하도록 갭필막(Gap fill layer, 15)을 형성한 이후에 기판(11) 표면이 노출될때까지 평탄화공정을 실시하여 소자분리막(100)을 완성한다.
상술한 종래기술에서는 제1영역의 제1트렌치(12A) 표면에 계면막(13)을 형성함과 동시에 제2영역의 제2트렌치(12B) 표면에 계면막(13)을 형성하기 때문에 제1영역 및 제2영역에서 계면막(13)의 두께는 서로 동일하다.
하지만, 반도체 장치의 집적도가 증가함에 따라 제1트렌치(12A)의 선폭(CD1)이 감소하여 제1트렌치(12A)에 라이너막(14) 및 갭필막(15)을 형성하기 위한 공정마진이 부족하다는 문제점이 있다.
이를 해결하기 위하여 계면막(13)의 두께를 감소시키는 방법이 제안되었으나, 계면막(13)은 제1영역과 제2영역에서 동시에 형성되기 때문에 제1영역에서의 공정마진 확보를 위해 계면막(13) 두께를 감소시키면 제2영역에서 HEIP(Hot Electron Induced Punchthrough)특성이 열화되는 문제점이 발생한다.
본 발명의 실시예는 단위구성요소의 밀집도가 높은 영역에서의 소자분리막 형성공정 마진을 확보함과 동시에 상대적으로 단위구성요소의 밀집도가 낮은 영역에서의 HEIP 특성 열화를 방지할 수 있는 반도체 장치의 소자분리막, 이를 구비한 전자장치 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는 트렌치에 매립된 소자분리막을 포함하는 반도체 장치로서, 상기 트렌치 저면 모서리에 형성된 완충막; 상기 트렌치 표면에 형성되어 막내 상기 완충막을 포함하는 계면막; 상기 계면막 상에 형성된 라이너막; 및 상기 라이너막 상에서 상기 트렌치를 갭필하는 갭필막을 포함할 수 있다. 여기서, 상기 트렌치는 저면 모서리에 형성된 마이크로트렌치를 더 포함할 수 있고, 상기 완충막은 상기 마이크로트렌치를 매립할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치는 제1트렌치 및 제2트렌치에 매립된 소자분리막을 포함하는 반도체 장치로서, 상기 제1트렌치 표면에 형성된 제1계면막, 상기 제1계면막 상에 형성되어 상기 제1트렌치를 갭필하는 제1갭필막을 포함하는 제1소자분리막; 및 상기 제2트렌치 저면 모서리에 형성된 완충막, 상기 제2트렌치 표면에 형성되어 막내 상기 완충막을 포함하는 제2계면막, 상기 제2계면막 상에 형성된 라이너막, 상기 라이너막 상에서 상기 제2트렌치를 갭필하는 제2갭필막을 포함하는 제2소자분리막을 포함할 수 있다. 여기서, 상기 제2트렌치는 저면 모서리에 형성된 마이크로트렌치를 더 포함할 수 있고, 상기 완충막은 상기 마이크로트렌치를 매립할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치는 트렌치에 매립된 소자분리막을 포함하는 반도체 장치로서, 상기 트렌치 표면에 형성되어 제1절연막과 제2절연막이 적층된 계면막; 상기 제1절연막과 상기 제2절연막 사이에 삽입되어 상기 트렌치 저면 모서리에 형성된 완충막; 상기 계면막 상에서 트렌치의 하부영역을 매립하고, 상기 트렌치의 상부영역 측벽에 형성된 라이너막; 및 상기 라이너막 상에서 나머지 상기 트렌치를 갭필하는 갭필막을 포함할 수 있다. 여기서, 상기 트렌치는 저면 모서리에 형성된 마이크로트렌치를 더 포함할 수 있고, 상기 완충막은 상기 마이크로트렌치를 매립할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조방법은 기판에 트렌치를 형성하는 단계; 상기 트렌치 표면에 제1절연막을 형성하는 단계; 상기 트렌치 저면 모서리의 상기 제1절연막 상에 완충막을 형성하는 단계; 상기 완충막을 포함한 구조물 표면을 따라 제2절연막을 형성하는 단계; 상기 제2절연막 상에 라이너막을 형성하는 단계; 및 상기 라이너막 상에 상기 트렌치를 갭필하는 갭필막을 형성하는 단계를 포함할 수 있다. 여기서, 상기 트렌치는 저면 모서리에 형성된 마이크로트렌치를 더 포함할 수 있고, 상기 완충막은 상기 마이크로트렌치를 매립하도록 형성할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치 제조방법은 기판에 제1트렌치 및 상기 제1트렌치보다 큰 선폭을 갖는 제2트렌치를 형성하는 단계; 상기 제1 및 제2트렌치를 포함한 기판 표면에 제1절연막을 형성하는 단계; 상기 제1절연막을 포함한 기판 표면에 상기 제1트렌치를 갭필하고, 상기 제2트렌치 표면에 형성되는 제2절연막을 형성하는 단계; 상기 제2절연막을 선택적으로 식각하여 상기 제1트렌치를 갭필하는 제1갭필막을 형성함과 동시에 상기 제2트렌치 저면 모서리에 완충막을 형성하는 단계; 상기 완충막을 포함한 기판 표면에 제3절연막과 라이너막을 순차적으로 형성하는 단계; 및 상기 라이너막 상에 상기 제2트렌치를 갭필하는 제2갭필막을 형성하는 단계를 포함할 수 있다. 여기서, 상기 제2트렌치는 저면 모서리에 형성된 마이크로트렌치를 더 포함할 수 있고, 상기 완충막은 상기 마이크로트렌치를 매립하도록 형성할 수 있다.
본 발명의 실시예에 따른 전자장치는 기판에 형성된 트렌치, 상기 트렌치 저면 모서리에 형성된 완충막, 상기 트렌치 표면에 형성되어 막내 상기 완충막을 포함하는 계면막, 상기 계면막 상에 형성된 라이너막 및 상기 라이너막 상에서 상기 트렌치를 갭필하는 갭필막을 포함하는 소자분리막에 의하여 단위구성요소가 분리된 구조를 가질 수 있다.
또한, 본 발명의 실시예에 따른 전자장치는 제1트렌치 및 상기 제1트렌치보다 큰 선폭을 갖는 제2트렌치에 매립된 소자분리막에 의하여 단위구성요소가 분리된 전자장치로서, 상기 제1트렌치 표면에 형성된 제1계면막, 상기 제1계면막 상에 형성되어 상기 제1트렌치를 갭필하는 제1갭필막을 포함하는 제1소자분리막; 및 상기 제2트렌치 저면 모서리에 형성된 완충막, 상기 제2트렌치 표면에 형성되어 막내 상기 완충막을 포함하는 제2계면막, 상기 제2계면막 상에 형성된 라이너막, 상기 라이너막 상에서 상기 제2트렌치를 갭필하는 제2갭필막을 포함하는 제2소자분리막을 포함할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 트렌치에 매립된 소자분리막이 계면막과 갭필막으로 이루어진 단순한 구조를 가짐으로써, 반도체 장치의 집적도가 증가하여 트렌치의 선폭이 감소하여도 갭필막 형성공정에 대한 마진을 확보할 수 있는 효과가 있다.
또한, 본 기술은 각 영역에서 서로 다른 두께(또는 선폭)을 갖는 계면막을 제공함으로서, 소자분리막 형성공정시 공정마진을 확보함과 동시에 HEIP 특성 열화를 방지할 수 있는 효과가 있다.
또한, 본 기술은 완충막을 구비함으로서, 트렌치 저면 모서리에서 발생하는 전계집중을 완화시킬 수 있고, 라이너막의 증착특성 및 갭필막의 갭필특성을 개선할 수 있는 효과가 있다.
또한, 본 기술은 완충막이 트렌치 저면 모서리에 형성된 마이크로트렌치를 매립하는 형태를 가짐으로서, 마이크로트렌치에 기인한 결함발생 및 특성열화를 방지할 수 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 장치의 소자분리막 제조방법을 도시한 공정단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 트렌치에 매립된 소자분리막을 구비한 반도체 장치를 도시한 도면.
도 3a 및 도 3b는 본 발명의 실시예에 따라 형성된 소자분리막을 나타낸 이미지.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 트렌치에 매립된 소자분리막을 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 5는 본 발명의 실시예에 따른 트렌치에 매립된 소자분리막을 구비한 메모리칩을 도시한 블록도.
도 6은 본 발명의 실시예예에 따른 트렌치에 매립된 소자분리막을 구비한 메모리 모듈을 도시한 블록도.
도 7은 본 발명의 실시예에 따른 트렌치에 매립된 소자분리막을 구비한 메모리 시스템을 도시한 블록도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 후술할 본 발명의 실시예에서는 단위구성요소의 밀집도가 높은 영역에서의 소자분리막 형성공정 마진을 확보함과 동시에 상대적으로 단위구성요소의 밀집도가 낮은 영역에서의 HEIP(Hot Electron Induced Punchthrough) 특성 열화를 방지할 수 있는 반도체 장치의 소자분리막 및 그 제조방법을 제공하기 위하여 소자분리막의 계면막이 각 영역에서 서로 다른 두께를 갖도록 형성한다. 여기서, 단위구성요소, 단위구성요소의 밀집도가 높은 영역 및 상대적으로 단위구성요소의 밀집도가 낮은 영역은 디램(DRAM)과 같은 반도체 메모리 장치에서 각각 트랜지스터, 셀영역 및 주변회로영역일 수 있다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 트렌치에 매립된 소자분리막을 구비한 반도체 장치를 도시한 도면으로, 도 2a 및 도 2c는 단면도이고, 도 2b는 도 2a에 도시된 'X'를 확대하여 도시한 단면도이다. 그리고, 도 3a 및 도 3b는 본 발명의 실시예에 따라 형성된 소자분리막을 나타낸 이미지로, 도 3a는 제1영역에 형성된 제1소자분리막을 나타낸 이미지이고, 도 3b는 제2영역에 형성된 제2소자분리막을 나타난 이미지이다. 참고로, 도 3b에 도시된 'X'는 도 2a에 도시된 'X'와 동일한 영역을 지칭하는 것이다.
도 2a, 도 2b, 도 3a 및 도 3b에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치는 제1영역의 제1트렌치(21)에 매립된 제1소자분리막(200) 및 제2영역의 제2트렌치(31)에 매립된 제2소자분리막(300)을 포함할 수 있다. 제1트렌치(21) 및 제2트렌치(31)는 서로 동일한 깊이를 가질 수 있으며, 기판(20) 표면을 기준으로 제1트렌치(21) 및 제2트렌치(31)는 1500Å 내지 5000Å 범위의 깊이를 가질 수 있다.
여기서, 본 발명의 실시예에 따른 반도체 장치가 디램(DRAM)과 같은 반도체 메모리 장치인 경우에 제1영역은 셀영역일 수 있고, 제2영역은 주변회로영역일 수 있다. 따라서, 셀영역과 주변회로영역에 형성되는 단위구성요소의 밀집도 차이에 의하여 제1트렌치(21)의 선폭(CD1)이 제2트렌치(31)의 선폭(CD2)보다 작을 수 있다(CD1 < CD2). 또한, 설명의 편의를 위하여 각 영역에 하나의 소자분리구조만을 도시하였으나, 각 영역에서는 소자분리를 위한 다수의 트렌치가 형성되어 있으며, 제1트렌치(21) 사이의 간격이 제2트렌치(31) 사이의 간격보다 작을 수 있다. 즉, 동일 면적 대비 제1트렌치(21)의 밀도가 제2트렌치(31)의 밀도보다 클 수 있다.
제1소자분리막(200)은 제1트렌치(21) 표면에 형성된 제1계면막(22) 및 제1계면막(22) 상에서 제1트렌치(21)를 매립하는 제1갭필막(23)을 포함할 수 있다. 제1계면막(22) 및 제1갭필막(23)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있다. 제1소자분리막(200)은 제1계면막(22)과 제1갭필막(23)으로 구성된 단순한 구조를 갖기 때문에 반도체 장치의 집적도가 증가하여 제1트렌치(21)의 선폭이 감소하더라도 제1갭필막(23) 형성시 공정마진을 확보할 수 있다.
제1계면막(22)은 제1트렌치(21) 형성공정시 발생된 제1트렌치(21) 표면의 손상을 치유하고, 제1갭필막(23)과 기판(20) 사이의 계면특성을 개선하는 역할을 수행한다. 제1계면막(22)은 산화막일 수 있으며, 산화막은 열산화법(Thermal oxidation) 또는 화학기상증착법(CVD)으로 형성된 것일 수 있다. 이때, 제1트렌치(21) 표면 손상을 보다 효과적으로 치유하기 위해 제1계면막(22)은 열산화법으로 형성된 산화막일 수 있다. 그리고, 제1계면막(22)은 제1갭필막(23) 형성공정시 공정마진을 제공할 수 있는 두께 예컨대, 80Å 이하의 두께 즉, 1Å 내지 80Å 범위의 두께를 가질 수 있다.
제1영역에 형성된 제1트렌치(21)를 제2영역에 형성된 제2트렌치(31)보다 작은 선폭(또는 종횡비) 및 간격을 갖기 때문에 제1트렌치(21)의 형상 및 배치에 따른 응력을 완화시키기 위하여 제1갭필막(23)은 질화막일 수 있다.
제2소자분리막(300)은 제2트렌치(31) 표면에 형성된 제2계면막(32), 제2트렌치(31) 저면 모서리의 제2계면막(32) 내에 형성된 제1완충막(35), 제2계면막(32) 상에 형성된 제1라이너막(33) 및 제1라이너막(33) 상에서 제2트렌치(31)를 매립하는 제2갭필막(34)을 포함할 수 있다. 제2계면막(32), 제1완충막(35), 제1라이너막(33) 및 제2갭필막(34)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있다.
제2계면막(32)은 제2트렌치(31) 표면에 형성된 제1절연막(32A)과 제1절연막(32A) 상에 형성된 제2절연막(32B)이 적층된 적층막을 포함할 수 있다. 이때, 제1절연막(32A)은 제2트렌치(31) 형성공정시 발생된 제2트렌치(31) 표면의 손상을 치유하는 역할을 수행한다. 제2절연막(32B)은 제1라이너막(33)과 기판(20) 사이의 계면특성을 개선하고, HEIP 특성 열화를 방지할 수 있는 제2계면막(32)의 두께를 제공하는 역할을 수행한다.
제1절연막(32A) 및 제2절연막(32B)은 산화막일 수 있으며, 산화막은 열산화법 또는 화학기상증착법으로 형성된 것일 수 있다. 이때, 제1절연막(32A)은 보다 효과적으로 제2트렌치(31) 표면 손상을 치유하기 위하여 열산화법으로 형성된 산화막일 수 있다. 제1절연막(32A)은 80Å 이하의 두께 예컨대, 1Å 내지 80Å 범위의 두께를 가질 수 있다. 제2절연막(32B)은 제2소자분리막(300)에 의하여 정의되는 활성영역의 면적이 제2절연막(32B)에 의하여 감소하는 것을 방지하고, HEIP 특성 열화를 방지할 수 있는 제2계면막(32)의 두께를 보다 용이하게 제공하기 위해 화학기상증착법으로 형성된 산화막일 수 있다. 제2절연막(32B)은 제1절연막(32A)보다 두꺼울 수 있으며, 30Å 내지 500Å 범위의 두께를 가질 수 있다.
제2트렌치(31) 저면 모서리에 형성된 제1완충막(35)은 제2트렌치(31) 저면 모서리의 샤프한 형상에 기인한 전계집중을 완화시키는 역할을 수행하는 것으로, 제2계면막(32)의 제1절연막(32A)과 제2절연막(32B) 사이에 삽입된 형태를 가질 수 있다. 이는 제1완충막(35) 형성공정시 제2트렌치(31) 표면이 손상 및 손실되는 것을 방지하기 위함이다. 이를 위해, 제1완충막(35)은 제2계면막(32)과 선택비를 갖는 물질막일 수 있다. 예컨대, 제1절연막(32A)이 산화막일 경우에 제1완충막(35)은 질화막일 수 있다.
또한, 제1완충막(35)은 제2트렌치(31) 저면 모서리에 형성된 마이크로트렌치(31A)를 매립하는 형태를 갖는다. 참고로, 공정단순화를 위해 서로 다른 선폭을 갖는 제1트렌치(21)와 제2트렌치(31)를 동시에 형성하는데, 이들의 선폭 차이에 기인한 식각량의 차이 및 산란(scattering)에 의하여 제2트렌치(31) 저면 모서리에 마이크로트렌치(31A)가 형성된다. 이때, 제1완충막(35)이 제2트렌치(31) 저면 모서리에 형성된 마이크로트렌치(31A)를 매립하는 형태를 가짐으로써, 마이크로트렌치(31A)에 의하여 제2계면막(32), 제1라이너막(33) 및 제2갭필막(34)에 결함이 발생하는 것을 방지할 수 있고, 제1라이너막(33)의 증착특성 및 제2갭필막(34)의 갭필특성을 향상시킬 수 있다. 참고로, 종래기술에서는 트렌치 저면에 형성된 마이크로트렌치의 샤프한 형상에 의하여 마이크로트렌치에서 계면막이 일정한 두께로 형성되지 않아 트렌치 저면 모서리에서의 전계집중이 심화되고, 라이너막의 증착특성 및 갭필막의 갭필특성이 열화되어 보이드(Void)와 같은 결함이 발생하는 문제점이 있었다.
제2갭필막(34)은 제1트렌치(21)보다 큰 선폭을 갖는 제2트렌치(31)를 갭필함에 따른 갭필특성을 확보하기 위하여 스핀코팅법으로 형성된 스핀온절연막일 수 있다. 일례로, 제2갭필막(34)은 폴리실라잔(PolySilaZane) 기반의 스핀온절연막일 수 있다. 본 발명의 실시예에서는 제2갭필막(34)이 단일막으로 이루어진 경우를 예시하였으나, 제2갭필막(34)은 다수의 절연물질이 적층된 구조 예컨대, 폴리실라잔 기반의 스핀온절연막과 HDP(High Density Plasma)산화막이 적층된 적층막일 수도 있다.
제1라이너막(33)은 제2갭필막(34)에 기인한 응력(Stress)을 완화시키는 역할을 수행함과 동시에 제2갭필막(34)에 함유된 불순물이 기판(20)으로 확산되는 것을 방지하는 역할을 수행한다. 이를 위해, 제1라이너막(33)을 질화막일 수 있으며, 제2갭필막(34)에 기인한 응력에 따라 50Å 내지 2000Å 범위의 두께를 가질 수 있다. 참고로, 제2갭필막(34) 예컨대, 스핀온절연막은 막질향상을 위해 어닐공정을 수반하는데, 어닐공정시 스핀온절연막의 부피변화(즉, 응력변화)가 발생한다. 이러한 제2갭필막(34)의 응력변화를 제1라이너막(33)을 통해 완화시킬 수 있다.
상술한 구조를 갖는 제2소자분리막(300)은 제2계면막(32)이 제1절연막(32A)과 제2절연막(32B)의 적층구조를 갖기 때문에 반도체 장치가 요구하는 제2계면막(32)의 두께를 용이하게 제공할 수 있다. 이를 통해, HEIP 특성이 열화되는 것을 방지할 수 있다.
또한, 제2소자분리막(300)은 제2트렌치(31) 저면 모서리에 형성된 제1완충막(35)을 구비함으로서, 전계집중을 완화시킴과 동시에 마이크로트렌치(31A)에 기인한 특성열화를 방지할 수 있다.
도 2c에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치는 제3영역의 제3트렌치(41)에 매립된 제3소자분리막(400)을 더 포함할 수 있다. 제3트렌치(41)는 제1트렌치(21) 및 제2트렌치(31)와 동일한 깊이 예컨대, 기판(20) 표면을 기준으로 1500Å 내지 5000Å 범위의 깊이를 가질 수 있다. 여기서, 본 발명의 실시예에 따른 반도체 장치가 디램(DRAM)과 같은 반도체 메모리 장치인 경우에 제3영역은 주변회로영역일 수 있으며, 주변회로영역에서 제2영역보다 트렌치의 선폭 및 간격이 조밀한 지역일 수 있다. 따라서, 제3트렌치(41)의 선폭(CD3)은 제1트렌치(21)의 선폭(CD1)보다 크고, 제2트렌치(31)의 선폭(CD2)보다 작을 수 있다(CD1 < CD3 < CD2).
제3소자분리막(400)은 제3트렌치(41) 표면에 형성된 제3계면막(42), 제3트렌치(41) 저면 모서리의 제3계면막(42) 내에 형성된 제2완충막(45), 제3계면막(42) 상에 형성되어 제3트렌치(41)의 하부영역을 매립하고 제3트렌치(41)의 상부영역 측벽에 형성된 제2라이너막(43) 및 제2라이너막(43) 상에서 제3트렌치(41)를 매립하는 제3갭필막(44)을 포함할 수 있다. 제3계면막(42), 제2완충막(45), 제2라이너막(43) 및 제3갭필막(44)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있다.
제3계면막(42)은 제3트렌치(41) 표면에 형성된 제3절연막(42A)과 제3절연막(42A) 상에 형성된 제4절연막(42B)이 적층된 적층막을 포함할 수 있다. 이때, 제3절연막(42A)은 제3트렌치(41) 형성공정시 발생된 제3트렌치(41) 표면의 손상을 치유하는 역할을 수행한다. 제4절연막(42B)은 제2라이너막(43)과 기판(20) 사이의 계면특성을 개선하고, HEIP 특성 열화를 방지할 수 있는 제3계면막(42)의 두께를 제공하는 역할을 수행한다.
제3절연막(42A) 및 제4절연막(42B)은 산화막일 수 있으며, 산화막은 열산화법 또는 화학기상증착법으로 형성된 것일 수 있다. 이때, 제3절연막(42A)은 보다 효과적으로 제3트렌치(41) 표면 손상을 치유하기 위하여 열산화법으로 형성된 산화막일 수 있다. 제3절연막(42A)은 80Å 이하의 두께 예컨대, 1Å 내지 80Å 범위의 두께를 가질 수 있다. 제4절연막(42B)은 제3소자분리막(400)에 의하여 정의되는 활성영역의 면적이 제4절연막(42B)에 의하여 감소하는 것을 방지하고, HEIP 특성 열화를 방지할 수 있는 제3계면막(42)의 두께를 보다 용이하게 제공하기 위해 화학기상증착법으로 형성된 산화막일 수 있다. 제4절연막(42B)은 제3절연막(42A)보다 두꺼울 수 있으며, 30Å 내지 500Å 범위의 두께를 가질 수 있다.
제3트렌치(41) 저면 모서리에 형성된 제2완충막(45)은 제3트렌치(41) 저면 모서리의 샤프한 형상에 기인한 전계집중을 완화시키는 역할을 수행하는 것으로, 제3계면막(42)의 제3절연막(42A)과 제4절연막(42B) 사이에 삽입된 형태를 가질 수 있다. 이는 제2완충막(45) 형성공정시 제3트렌치(41) 표면이 손상 및 손실되는 것을 방지하기 위함이다. 이를 위해, 제2완충막(45)은 제3계면막(42)과 선택비를 갖는 물질막일 수 있다. 예컨대, 제3절연막(42A)이 산화막일 경우에 제2완충막(45)은 질화막일 수 있다.
또한, 제2완충막(45)은 제3트렌치(41) 저면 모서리에 형성된 마이크로트렌치를 매립하는 형태를 갖는다. 참고로, 공정단순화를 위해 서로 다른 선폭을 갖는 제1트렌치(21) 내지 제3트렌치(41)를 동시에 형성하는데, 이들의 선폭 차이에 기인한 식각량의 차이 및 산란에 의하여 제2트렌치(31)와 마찬가지로 제3트렌치(41) 저면 모서리에도 마이크로트렌치가 형성될 수 있다. 이때, 제2완충막(45)이 제3트렌치(41) 저면 모서리에 형성된 마이크로트렌치를 매립하는 형태를 가짐으로써, 마이크로트렌치에 의하여 제3계면막(42), 제2라이너막(43) 및 제3갭필막(44)에 결함이 발생하는 것을 방지할 수 있고, 제2라이너막(43)의 증착특성 및 제3갭필막(44)의 갭필특성을 향상시킬 수 있다.
제3갭필막(44)은 제1트렌치(21)보다 큰 선폭을 갖는 제3트렌치(41)를 갭필함에 따른 갭필특성을 확보하기 위하여 스핀코팅법으로 형성된 스핀온절연막일 수 있다. 일례로, 제3갭필막(44)은 폴리실라잔 기반의 스핀온절연막일 수 있다. 본 발명의 실시예에서는 제3갭필막(44)이 단일막으로 이루어진 경우를 예시하였으나, 제3갭필막(44)은 다수의 절연물질이 적층된 구조 예컨대, 폴리실라잔 기반의 스핀온절연막과 HDP산화막이 적층된 적층막일 수도 있다.
제3트렌치(41)의 하부영역을 매립하고, 제3트렌치(41)의 상부영역 측벽에 형성된 제2라이너막(43)은 제3갭필막(44)에 기인한 응력(Stress)을 완화시키는 역할을 수행함과 동시에 제3갭필막(44)에 함유된 불순물이 기판(20)으로 확산되는 것을 방지하는 역할을 수행한다. 이를 위해, 제2라이너막(43)을 질화막일 수 있으며, 제3갭필막(44)에 기인한 응력에 따라 50Å 내지 2000Å 범위의 두께를 가질 수 있다.
상술한 구조를 갖는 제3소자분리막(400)은 제3계면막(42)이 제3절연막(42A)과 제4절연막(42B)의 적층구조를 갖기 때문에 반도체 장치가 요구하는 제3계면막(42)의 두께를 용이하게 제공할 수 있다. 이를 통해, HEIP 특성이 열화되는 것을 방지할 수 있다.
또한, 제3소자분리막(400)은 제3트렌치(41) 저면 모서리에 형성된 제2완충막(45)을 구비함으로서, 전계집중을 완화시킴과 동시에 마이크로트렌치에 기인한 특성열화를 방지할 수 있다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 트렌치에 매립된 소자분리막을 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다. 이하에서는, 도 2a 내지 도 2c에 도시된 구조를 갖는 반도체 장치를 제조하기 위한 일례를 설명하기로 한다.
도 4a에 도시된 바와 같이, 제1영역 내지 제3영역을 갖는 기판(51)상에 마스크패턴(미도시)을 형성한다. 여기서, 본 발명의 실시예에 따른 반도체 장치가 디램(DRAM)과 같은 반도체 메모리 장치인 경우에 제1영역은 셀영역일 수 있고, 제2영역 및 제3영역은 주변회로영역일 수 있다. 이때, 제3영역은 제2영역보다 단위구성요소의 밀집도가 큰 영역일 수 있다.
다음으로, 마스크패턴을 식각장벽(etch barrier)으로 기판(51)을 식각하여 각 영역에 소자분리를 위한 트렌치를 형성한다. 이때, 트렌치는 제1영역에 형성되는 제1트렌치(52), 제2영역에 형성되는 제2트렌치(53) 및 제3영역에 형성되는 제3트렌치(54)를 포함할 수 있다. 제1 내지 제3트렌치(52, 53, 54)는 각 영역에 형성되는 단위구성요소의 밀집도 차이에 의하여 서로 다른 선폭을 가질 수 있다. 구체적으로, 제1트렌치(52)의 선폭(CD1)이 가장 작고, 제2트렌치(53)의 선폭이 가장 클 수 있다(CD1 < CD3 < CD2). 또한, 설명의 편의를 위하여 각 영역에 하나의 트렌치가 형성된 것으로 도시하였으나, 각 영역에는 다수의 트렌치가 형성될 수 있으며, 단위구성요소의 밀집도에 따라 제1트렌치(52) 사이의 간격이 가장 작고, 제2트렌치(53) 사이의 간격이 가장 클 수 있다.
공정단순화를 위해 제1 내지 제3트렌치(52, 53, 54)를 동시에 형성할 수 있다. 따라서, 기판(51) 표면을 기준으로 제1 내지 제3트렌치를 서로 동일한 깊이를 가질 수 있다. 예컨대, 제1 내지 제3트렌치(52, 53, 54)는 1500Å 내지 5000Å 범위의 깊이를 갖도록 형성할 수 있다.
여기서, 도면에 도시하지는 않았지만, 서로 다른 선폭을 갖는 제1 내지 제3트렌치(52, 53, 54)를 동시에 형성함에 따라 선폭 차이에 따른 식각량의 차이 및 산란의 영향으로 제2트렌치(53) 및 제3트렌치(54) 저면 모서리에 마이크로트렌치(미도시)가 형성될 수 있다(도 2b 및 도 3b 참조).
도 4b에 도시된 바와 같이, 제1 내지 제3트렌치(52, 53, 54)를 포함한 기판(51) 표면을 따라 일정한 두께를 갖는 제1절연막(55)을 형성한다. 이때, 제1절연막(55)은 제1영역에 형성되는 소자분리막의 계면막이 요구하는 두께를 갖도록 형성한다. 일례로, 제1절연막(55)은 80Å 이하의 두께 예컨대, 1Å 내지 80Å 범위의 두께를 갖도록 형성할 수 있다. 제1절연막(55)은 제1 내지 제3트렌치(52, 53, 54)를 형성하는 과정에서 발생된 제1 내지 제3트렌치(52, 53, 54) 표면 손상을 치유하는 역할을 수행함과 동시에 후속 공정을 통해 제1절연막(55) 상에 형성되는 물질막과 기판(51) 사이의 계면특성을 개선하는 역할을 수행한다. 제1절연막(55)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 일례로, 제1절연막(55)은 산화막으로 형성할 수 있으며, 산화막은 열산화법 또는 화학기상증착법을 사용하여 형성할 수 있다. 이때, 제1 내지 제3트렌치(52, 53, 54) 표면 손상을 보다 효과적으로 치유하기 위해 산화막은 열산화법으로 형성할 수 있다.
다음으로, 제1절연막(55) 상에 제2절연막(56)을 형성한다. 이때, 제2절연막(56)은 제1절연막(55)을 포함한 구조물 표면을 따라 일정한 두께를 갖도록 형성하되, 제1트렌치(52)를 갭필하고, 제2트렌치(53) 및 제3트렌치(54)를 갭필하지 않는 두께로 형성한다. 또한, 제2절연막(56)은 제2트렌치(53) 및 제3트렌치(54) 저면 모서리에 형성된 마이크로트렌치를 매립하는 형태를 갖도록 형성한다.
제2절연막(56)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 이때, 제2절연막(56)은 제1절연막(55)과 선택비를 갖는 물질로 형성할 수 있다. 예컨대, 제1절연막(55)을 산화막으로 형성한 경우에 제2절연막(56)은 질화막으로 형성할 수 있다.
도 4c에 도시된 바와 같이, 제2절연막(56)을 선택적으로 식각하여 제1절연막(55) 상에서 제1트렌치(52)를 갭필하는 제1갭필막(57)을 형성함과 동시에 제2트렌치(53) 및 제3트렌치(54) 저면 모서리에 완충막(58)을 형성한다. 이때, 완충막(58)은 제2트렌치(53) 및 제3트렌치(54) 저면 모서리에 형성된 마이크로트렌치를 매립하는 형태를 갖는다.
제1갭필막(57) 및 완충막(58)을 형성하기 위한 제2절연막(56) 식각공정은 전면식각법 예컨대, 에치백(etchback)으로 실시할 수 있다. 이때, 제1트렌치(52)와 제2트렌치(53) 및 제3트렌치(54) 사이의 선폭 차이에 의하여 제2절연막(56)에 대한 전면식각시 제1갭필막(57)과 완충막(58)이 각각 형성된다. 그리고, 제2절연막(56)에 대한 전면식각시 제2절연막(56)과 선택비를 갖는 물질로 이루어진 제1절연막(55)에 의하여 제2트렌치(53) 및 제3트렌치(54) 표면에 손상 및 손실이 발생하는 것을 방지할 수 있다.
도 4d에 도시된 바와 같이, 제1갭필막(57) 및 완충막(58)을 포함하는 구조물 표면을 따라 일정한 두께를 갖는 제3절연막(59)을 형성한다. 이때, 제3절연막(59)을 제1절연막(55)과 더불어서 제2영역 및 제3영역에 형성되는 소자분리막의 계면막이 요구하는 두께를 갖도록 형성한다. 즉, 제3절연막(59)은 제1절연막(55)과 더불어서 HEIP 특성 열화를 방지할 수 있는 두께를 갖도록 형성한다. 일례로, 제3절연막(59)은 30Å 내지 500Å 범위의 두께를 가질 수 있다.
제3절연막(59)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 제3절연막(59)은 제1절연막(55)과 동일한 물질막 즉, 산화막으로 형성할 수 있다. 산화막은 열산화법 또는 화학기상증착법을 사용하여 형성할 수 있다. 이때, 제3절연막(59) 형성공정시 제2영역 및 제3영역에 형성되는 소자분리막에 의하여 정의되는 활성영역의 면적이 감소하는 것을 방지하기 위하여 화학기상증착법을 사용하여 형성할 수 있다.
상술한 공정과정을 통해 각 영역에 형성되는 소자분리막에 요구하는 계면막의 두께를 확보할 수 있다.
도 4e에 도시된 바와 같이, 제3절연막(59)을 포함한 구조물 표면을 따라 일정한 두께를 갖는 제4절연막(60)을 형성한다. 이때, 제4절연막(60)은 라이너막으로 작용하며, 50Å 내지 2000Å 범위의 두께를 갖도록 형성할 수 있다.
구조물 표면을 따라 일정한 두께를 갖도록 형성되는 제4절연막(60)은 제2트렌치(53) 및 제3트렌치(54)의 선폭 차이에 의하여 서로 상이한 형태를 가질 수 있다. 구체적으로, 제4절연막(60)은 제3트렌치(54)에서는 하부영역을 매립하고 상부영역의 측벽에 형성된 구조를 가질 수 있고, 제2트렌치(53)에서는 표면을 따라 일정한 두께로 형성된 구조를 가질 수 있다.
제4절연막(60)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 이때, 제4절연막(60)은 후속 공정을 통해 형성되고 갭필막으로 작용하는 제5절연막에 기인한 응력완화 및 제5절연막 내 불순물이 기판(51)으로 확산되는 것을 방지하는 역할을 수행하는 바, 질화막으로 형성할 수 있다.
도 4f에 도시된 바와 같이, 제4절연막(60) 상에 나머지 제2트렌치(53) 및 제3트렌치(54)를 갭필하는 제5절연막(61)을 형성한다. 제5절연막(61)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 제5절연막(61)은 제2트렌치(53) 및 제3트렌치(54)에서의 갭필특성을 확보하기 위하여 스핀코팅법을 이용한 스핀온절연막을 형성할 수 있다. 일례로, 제5절연막(61)을 산화막을 형성하는 경우에 폴리실라잔 기반의 스핀온절연막을 사용할 수 있다.
한편, 제5절연막(61)을 스핀온절연막을 형성하는 경우에 막질 향상을 위하여 증착공정 이후에 어닐공정을 진행하는데, 어닐공정시 발생하는 스핀온절연막의 부피변화에 기이한 응력변화를 제4절연막(60)을 통해 완화시킬 수 있다.
도 4g에 도시된 바와 같이, 기판(51) 표면이 노출될때까지 평탄화공정을 실시하여 각 영역에 트렌치에 매립된 소자분리막을 형성한다. 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
평탄화공정이 완료된 시점에서 제1영역에는 제1트렌치(52) 표면에 형성되어 계면막으로 작용하는 제1절연막(55A)과 제1절연막(55A) 상에서 제1트렌치(52)를 갭필하는 제1갭필막(57)을 포함하는 제1소자분리막(62)에 형성된다. 제1소자분리막(62)은 제1절연막(55A)과 제1갭필막(57)으로 구성된 단순한 구조를 갖기 때문에 반도체 장치의 집적도가 증가하여 제1트렌치(52)의 선폭이 감소하더라도 제1갭필막(57) 형성시 공정마진을 확보할 수 있다.
평탄화공정이 완료된 시점에서 제2영역에는 제2트렌치(53) 표면에 형성되어 계면막으로 작용하는 제1절연막(55B)과 제3절연막(59A), 전계집중 완화 및 마이크로트렌치에 기인한 결함발생을 방지하는 완충막(58), 계면막 상에 형성된 제1라이너막(60A) 및 제1라이너막(60A) 상에서 나머지 제2트렌치(53)를 갭필하는 제2갭필막(61A)을 포함하는 제2소자분리막(63)이 형성된다. 그리고, 제3영역에는 제3트렌치(54) 표면에 형성되어 계면막으로 작용하는 제1절연막(55C)과 제3절연막(59B), 전계집중 완화 및 마이크로트렌치에 기인한 결함발생을 방지하는 완충막(58), 계면막 상에 형성된 제2라이너막(60B) 및 제2라이너막(60B) 상에서 나머지 제3트렌치(54)를 갭필하는 제3갭필막(61B)을 포함하는 제3소자분리막(64)이 형성된다.
상술한 공정과정을 통해 형성된 제2 및 제3소자분리막(63, 64)은 계면막이 제1절연막(55B, 55C)과 제3절연막(59A, 59B)이 적층된 구조를 갖기 때문에 반도체 장치가 요구하는 계면막의 두께를 용이하게 제공할 수 있다. 이를 통해, HEIP 특성이 열화되는 것을 방지할 수 있다. 또한, 제2 및 제3소자분리막(63, 64)은 제2 및 제3트렌치(53, 54) 저면 모서리에 형성된 완충막(58)을 구비함으로서, 전계집중을 완화시킴과 동시에 마이크로트렌치(미도시)에 기인한 결함 발생 및 특성 열화를 방지할 수 있다.
이상에서는, 본 발명의 실시예에 따른 트렌치에 매립된 소자분리막을 구비한 반도체 장치가 디램(DRAM)과 같은 메모리 장치에 적용된 경우를 예시하여 설명하였다. 이는 본 발명의 특징을 설명하기 위한 것으로, 본 발명의 실시예에 따른 소자분리막은 다양한 전자장치(Electromagnetic device)에 적용할 수 있다. 본 발명의 실시예에 따른 소자분리막을 적용할 수 있는 전자장치로는 데스크탑 컴퓨터, 노트북, 서버, 다양한 스펙(Spec)의 그래픽스 메모리, 모바일 장치, 휴대용 저장매체, 디지털 어플리케이션(예컨대, MP3P, PMP, 디지털 카메라, 캠코더, 휴대폰등) 및 CIS(CMOS image sensor)등이 있다.
본 발명의 실시예에 따른 소자분리막을 구비하는 전자장치는 기판에 형성된 트렌치, 트렌치 저면 모서리에 형성된 완충막, 트렌치 표면에 형성되어 막내 상기 완충막을 포함하는 계면막, 계면막 상에 형성된 라이너막 및 라이너막 상에서 상기 트렌치를 갭필하는 갭필막을 포함하는 소자분리막(도 2a 참조)에 의하여 단위구성요소가 분리된 구조를 가질 수 있다.
또한, 본 발명의 실시예에 따른 소자분리막을 구비하는 전자장치의 변형예로는 제1트렌치 및 제1트렌치보다 큰 선폭을 갖는 제2트렌치에 매립된 소자분리막에 의하여 단위구성요소가 분리된 전자장치로서, 제1트렌치 표면에 형성된 제1계면막, 제1계면막 상에 형성되어 제1트렌치를 갭필하는 제1갭필막을 포함하는 제1소자분리막(도 2a 참조)과 제2트렌치 저면 모서리에 형성된 완충막, 제2트렌치 표면에 형성되어 막내 완충막을 포함하는 제2계면막, 제2계면막 상에 형성된 라이너막, 라이너막 상에서 제2트렌치를 갭필하는 제2갭필막을 포함하는 제2소자분리막(도 2a 참조)을 포함할 수 있다.
전자장치의 단위구성요소는 트랜지스터를 포함한 능동소자(Active element) 및 캐패시터, 저항등을 포함하는 수동소자(Passive Element)를 포함할 수 있다.
이하에서는, 본 발명의 실시예에 따른 소자분리막을 구비한 전자장치에 대한 일례로서 메모리 칩(도 5 참조), 메모리 칩을 구비한 메모리 모듈(도 6 참조) 및 메모리 모듈을 구비한 메모리 시스템(도 7 참조)에 대하여 간략히 설명하기로 한다.
도 5는 본 발명의 실시예에 따른 트렌치에 매립된 소자분리막을 구비한 메모리칩을 도시한 블록도이다.
도 5에 도시된 바와 같이, 메모리 칩은 트렌치에 매립된 소자분리막(도 2a 참조)에 의하여 분리된 다수의 단위 메모리 셀을 포함하는 셀영역과 트렌치에 매립된 소자분리막(도 2a 및 도 2c 참조)에 의하여 분리된 다수의 트랜지스터로 구성된 제1제어부, 제2제어부 및 감지부를 포함하는 주변회로영역을 갖는다. 주변회로영역에서 제1제어부는 로우 디코더(Row Decorder)일 수 있고, 제2제어부는 컬럼 디코더(Column Decorder)일 수 있으며, 감지부는 센스 앰프(Sense Amplifier)일 수 있다.
제1제어부는 셀영역에 형성된 다수의 워드라인(Word Line)들 중에서 독출 동작 또는 기입 동작을 수행할 메모리 셀에 대응하는 워드라인을 선택하여 셀영역으로 선택신호를 출력한다. 제2제어부는 셀영역에 형성된 비트라인(Bit Line)들 중에서 독출 동작 또는 기입 동작을 수행할 메모리 셀에 대응하는 비트라인을 선택하여 셀영역으로 선택신호를 출력한다. 그리고, 감지부는 제1 및 제2제어부에 의하여 선택된 메모리 셀에 저장된 정보를 센싱한다.
여기서, 메모리 칩은 각 영역(즉, 셀영역과 주변회로영역)이 요구하는 두께를 갖는 계면막을 제공함으로서, 소자분리막 형성공정시 공정마진을 확보함과 동시에 HEIP 특성 열화를 방지할 수 있다. 또한, 완충막을 구비함으로서, 트렌치 저면 모서리에서 발생하는 전계집중을 완화시킬 수 있고, 라이너막의 증착특성 및 갭필막의 갭필특성을 개선할 수 있는 효과가 있다. 또한, 완충막이 트렌치 저면 모서리에 형성된 마이크로트렌치를 매립하는 형태를 가짐으로서, 마이크로트렌치에 기인한 결함발생 및 특성열화를 방지할 수 있다.
도 6은 본 발명의 실시예예에 따른 트렌치에 매립된 소자분리막을 구비한 메모리 모듈을 도시한 블록도이다.
도 6에 도시된 바와 같이, 메모리 모듈은 모듈 기판 상에 탑재된 복수개의 메모리 칩, 메모리 칩이 외부의 제어기(미도시)로부터 제어신호(어드레스 신호(ADDR), 커맨드 신호(CMD), 클럭 신호(CLK))를 제공받을 수 있도록 해주는 커맨드 패스 및 메모리 칩과 연결되어 데이터를 전송하는 데이터 패스를 포함한다. 그리고, 커맨드 패스 및 데이터 패스는 통상의 메모리 모듈에서 사용되는 것들과 동일 또는 유사하게 형성될 수 있다.
도 6에서는 모듈 기판의 전면에 8개의 메모리 칩이 탑재되어 있는 모습을 도시하고 있으나 모듈 기판의 후면에도 동일하게 메모리 칩이 탑재될 수 있다. 즉, 모듈 기판의 일측 또는 양측에 메모리 칩이 탑재될 수 있으며, 탑재되는 메모리 칩의 수는 도 6에 한정되지 않는다. 또한, 모듈 기판의 재료 및 구조도 특별히 제한되지 않는다.
이러한 메모리 모듈의 메모리 칩 내부에 형성된 본 발명의 실시예에 따른 트렌치를 매립하는 소자분리막은 각 영역(즉, 셀영역과 주변회로영역)이 요구하는 두께를 갖는 계면막을 제공함으로서, 소자분리막 형성공정시 공정마진을 확보함과 동시에 HEIP 특성 열화를 방지할 수 있다. 또한, 완충막을 구비함으로서, 트렌치 저면 모서리에서 발생하는 전계집중을 완화시킬 수 있고, 라이너막의 증착특성 및 갭필막의 갭필특성을 개선할 수 있는 효과가 있다. 또한, 완충막이 트렌치 저면 모서리에 형성된 마이크로트렌치를 매립하는 형태를 가짐으로서, 마이크로트렌치에 기인한 결함발생 및 특성열화를 방지할 수 있다.
도 7은 본 발명의 실시예에 따른 트렌치에 매립된 소자분리막을 구비한 메모리 시스템을 도시한 블록도이다.
도 7에 도시된 바와 같이, 메모리 시스템(Memory System)은 하나 이상의 메모리 칩을 포함하는 메모리 모듈 복수개를 포함한다. 그리고, 메모리 모듈과 시스템 버스를 통하여 데이터 및 커맨드/어드레스 신호(Command/Address Signal)를 통신하는 메모리 콘트롤러(Memory Controller)를 구비한다.
이러한 메모리 시스템의 메모리 칩 내부에 형성된 본 발명의 실시예에 따른 트렌치를 매립하는 소자분리막은 각 영역(즉, 셀영역과 주변회로영역)이 요구하는 두께를 갖는 계면막을 제공함으로서, 소자분리막 형성공정시 공정마진을 확보함과 동시에 HEIP 특성 열화를 방지할 수 있다. 또한, 완충막을 구비함으로서, 트렌치 저면 모서리에서 발생하는 전계집중을 완화시킬 수 있고, 라이너막의 증착특성 및 갭필막의 갭필특성을 개선할 수 있는 효과가 있다. 또한, 완충막이 트렌치 저면 모서리에 형성된 마이크로트렌치를 매립하는 형태를 가짐으로서, 마이크로트렌치에 기인한 결함발생 및 특성열화를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
20 : 기판 21 : 제1트렌치
22 : 제1계면막 23 : 제1갭필막
31 : 제2트렌치 32 : 제2계면막
33 : 제1라이너막 34 : 제2갭필막
35 : 제1완충막 41 : 제3트렌치
42 : 제3계면막 43 : 제2라이너막
44 : 제3갭필막 45 : 제2완충막
200 : 제1소자분리막 300 : 제2소자분리막
400 : 제3소자분리막

Claims (26)

  1. 트렌치에 매립된 소자분리막을 포함하는 반도체 장치로서,
    상기 트렌치 저면 모서리에 형성된 완충막;
    상기 트렌치 표면에 형성되어 막내 상기 완충막을 포함하는 계면막;
    상기 계면막 상에 형성된 라이너막; 및
    상기 라이너막 상에서 상기 트렌치를 갭필하는 갭필막
    을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 계면막은 제1절연막과 제2절연막이 적층된 적층막을 포함하고,
    상기 완충막은 상기 제1절연막과 상기 제2절연막 사이에 삽입된 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제1절연막은 열산화법으로 형성된 산화막을 포함하고, 상기 제2절연막은 화학기상증착법으로 형성된 산화막을 포함하며, 상기 완충막은 질화막을 포함하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 트렌치는 저면 모서리에 형성된 마이크로트렌치를 더 포함하고,
    상기 완충막은 상기 마이크로트렌치를 매립하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 계면막은 산화막을 포함하고, 상기 라이너막 및 상기 완충막은 질화막을 포함하며, 상기 갭필막은 스핀온절연막을 포함하는 반도체 장치.
  6. 제1트렌치 및 제2트렌치에 매립된 소자분리막을 포함하는 반도체 장치로서,
    상기 제1트렌치 표면에 형성된 제1계면막, 상기 제1계면막 상에 형성되어 상기 제1트렌치를 갭필하는 제1갭필막을 포함하는 제1소자분리막; 및
    상기 제2트렌치 저면 모서리에 형성된 완충막, 상기 제2트렌치 표면에 형성되어 막내 상기 완충막을 포함하는 제2계면막, 상기 제2계면막 상에 형성된 라이너막, 상기 라이너막 상에서 상기 제2트렌치를 갭필하는 제2갭필막을 포함하는 제2소자분리막
    을 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 기판은 셀영역과 주변회로영역을 갖고,
    상기 셀영역에 상기 제1트렌치에 매립된 제1소자분리막이 위치하고,
    상기 주변회로영역에 상기 제2트렌치에 매립된 제2소자분리막이 위치하며,
    상기 제1트렌치의 선폭보다 상기 제2트렌치의 선폭이 더 큰 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제2계면막은 제1절연막과 제2절연막이 적층된 적층막을 포함하고,
    상기 완충막은 상기 제1절연막과 상기 제2절연막 사이에 삽입된 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1계면막은 열산화법으로 형성된 산화막을 포함하고, 상기 제2계면막은 화학기상증착법으로 형성된 산화막을 포함하며, 상기 완충막은 질화막을 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제2트렌치는 저면 모서리에 형성된 마이크로트렌치를 더 포함하고,
    상기 완충막은 상기 마이크로트렌치를 매립하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제1계면막은 산화막을 포함하고, 상기 제1갭필막은 질화막을 포함하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제2계면막을 산화막을 포함하고, 상기 라이너막 및 상기 완충막은 질화막을 포함하며, 상기 제2갭필막은 스핀온절연막을 포함하는 반도체 장치.
  13. 트렌치에 매립된 소자분리막을 포함하는 반도체 장치로서,
    상기 트렌치 표면에 형성되어 제1절연막과 제2절연막이 적층된 계면막;
    상기 제1절연막과 상기 제2절연막 사이에 삽입되어 상기 트렌치 저면 모서리에 형성된 완충막;
    상기 계면막 상에서 상기 트렌치의 하부영역을 매립하고, 상기 트렌치의 상부영역 측벽에 형성된 라이너막; 및
    상기 라이너막 상에서 나머지 상기 트렌치를 갭필하는 갭필막
    을 포함하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 트렌치는 저면 모서리에 형성된 마이크로트렌치를 더 포함하고,
    상기 완충막은 상기 마이크로트렌치를 매립하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 제1 및 제2절연막은 산화막을 포함하고, 상기 라이너막 및 완충막은 질화막을 포함하며, 상기 갭필막은 스핀온절연막을 포함하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제1절연막은 열산화법으로 형성된 산화막을 포함하고, 상기 제2절연막은 화학기상증착법으로 형성된 산화막을 포함하는 반도체 장치.
  17. 기판에 트렌치를 형성하는 단계;
    상기 트렌치 표면에 제1절연막을 형성하는 단계;
    상기 트렌치 저면 모서리의 상기 제1절연막 상에 완충막을 형성하는 단계;
    상기 완충막을 포함한 구조물 표면을 따라 제2절연막을 형성하는 단계;
    상기 제2절연막 상에 라이너막을 형성하는 단계; 및
    상기 라이너막 상에 상기 트렌치를 갭필하는 갭필막을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 완충막을 형성하는 단계는,
    상기 제1절연막을 포함한 구조물 표면을 따라 절연막을 형성하는 단계; 및
    상기 절연막을 전면식각하는 단계
    를 포함하는 반도체 장치 제조방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 제1 및 제2절연막은 산화막을 포함하고, 상기 완충막은 질화막을 포함하며, 상기 갭필막은 스핀온절연막을 포함하는 반도체 장치 제조방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 트렌치는 저면 모서리에 형성된 마이크로트렌치를 더 포함하고,
    상기 완충막은 상기 마이크로트렌치를 매립하도록 형성하는 반도체 장치 제조방법.
  21. 기판에 제1트렌치 및 상기 제1트렌치보다 큰 선폭을 갖는 제2트렌치를 형성하는 단계;
    상기 제1 및 제2트렌치를 포함한 기판 표면에 제1절연막을 형성하는 단계;
    상기 제1절연막을 포함한 기판 표면에 상기 제1트렌치를 갭필하고, 상기 제2트렌치 표면에 형성되는 제2절연막을 형성하는 단계;
    상기 제2절연막을 선택적으로 식각하여 상기 제1트렌치를 갭필하는 제1갭필막을 형성함과 동시에 상기 제2트렌치 저면 모서리에 완충막을 형성하는 단계;
    상기 완충막을 포함한 기판 표면에 제3절연막과 라이너막을 순차적으로 형성하는 단계; 및
    상기 라이너막 상에 상기 제2트렌치를 갭필하는 제2갭필막을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 완충막을 형성하는 단계는,
    상기 제2절연막을 전면식각하는 반도체 장치 제조방법. .
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1절연막 및 상기 제3절연막은 산화막을 포함하고, 상기 제2절연막 및 상기 완충막은 질화막을 포함하고, 상기 제2갭필막은 스핀온절연막을 포함하는 반도체 장치 제조방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제2트렌치는 저면 모서리에 형성된 마이크로트렌치를 더 포함하고,
    상기 완충막은 상기 마이크로트렌치를 매립하도록 형성하는 반도체 장치 제조방법.
  25. 기판에 형성된 트렌치, 상기 트렌치 저면 모서리에 형성된 완충막, 상기 트렌치 표면에 형성되어 막내 상기 완충막을 포함하는 계면막, 상기 계면막 상에 형성된 라이너막 및 상기 라이너막 상에서 상기 트렌치를 갭필하는 갭필막을 포함하는 소자분리막에 의하여 단위구성요소가 분리된 전자장치.
  26. 제1트렌치 및 상기 제1트렌치보다 큰 선폭을 갖는 제2트렌치에 매립된 소자분리막에 의하여 단위구성요소가 분리된 전자장치로서,
    상기 제1트렌치 표면에 형성된 제1계면막, 상기 제1계면막 상에 형성되어 상기 제1트렌치를 갭필하는 제1갭필막을 포함하는 제1소자분리막; 및
    상기 제2트렌치 저면 모서리에 형성된 완충막, 상기 제2트렌치 표면에 형성되어 막내 상기 완충막을 포함하는 제2계면막, 상기 제2계면막 상에 형성된 라이너막, 상기 라이너막 상에서 상기 제2트렌치를 갭필하는 제2갭필막을 포함하는 제2소자분리막
    을 포함하는 전자장치.
KR1020120030529A 2012-03-26 2012-03-26 소자분리막을 구비한 반도체 장치, 이를 구비한 전자장치 및 그 제조방법 KR101890818B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020120030529A KR101890818B1 (ko) 2012-03-26 2012-03-26 소자분리막을 구비한 반도체 장치, 이를 구비한 전자장치 및 그 제조방법
US13/544,411 US8786047B2 (en) 2012-03-26 2012-07-09 Semiconductor device with isolation layer, electronic device having the same, and method for fabricating the same
US14/308,323 US8975132B2 (en) 2012-03-26 2014-06-18 Semiconductor device with isolation layer, electronic device having the same, and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120030529A KR101890818B1 (ko) 2012-03-26 2012-03-26 소자분리막을 구비한 반도체 장치, 이를 구비한 전자장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20130108794A KR20130108794A (ko) 2013-10-07
KR101890818B1 true KR101890818B1 (ko) 2018-08-22

Family

ID=49211017

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120030529A KR101890818B1 (ko) 2012-03-26 2012-03-26 소자분리막을 구비한 반도체 장치, 이를 구비한 전자장치 및 그 제조방법

Country Status (2)

Country Link
US (2) US8786047B2 (ko)
KR (1) KR101890818B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102001597B1 (ko) * 2012-12-11 2019-07-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9006080B2 (en) 2013-03-12 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Varied STI liners for isolation structures in image sensing devices
CN105280545A (zh) * 2014-07-24 2016-01-27 联华电子股份有限公司 半导体装置的浅沟槽隔离结构与其制造方法
CN109148258B (zh) * 2017-06-16 2022-05-03 联华电子股份有限公司 形成氧化层的方法
KR20190084731A (ko) * 2018-01-09 2019-07-17 삼성전자주식회사 소자분리막을 갖는 반도체 소자 및 그 제조 방법
CN110581138B (zh) 2018-06-08 2021-07-13 联华电子股份有限公司 半导体元件及其制作方法
CN110707037A (zh) * 2018-08-29 2020-01-17 联华电子股份有限公司 形成绝缘结构的方法
US11348917B2 (en) * 2020-04-30 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with isolation structure
US11881428B2 (en) * 2021-01-05 2024-01-23 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
US20220231122A1 (en) * 2021-01-20 2022-07-21 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
CN114864477A (zh) * 2021-01-20 2022-08-05 长鑫存储技术有限公司 半导体结构及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100346842B1 (ko) 2000-12-01 2002-08-03 삼성전자 주식회사 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법
KR100354439B1 (ko) * 2000-12-08 2002-09-28 삼성전자 주식회사 트렌치 소자 분리막 형성 방법
KR20050003013A (ko) 2003-06-30 2005-01-10 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR100532503B1 (ko) * 2004-02-03 2005-11-30 삼성전자주식회사 쉘로우 트렌치 소자 분리막의 형성 방법
KR101050454B1 (ko) * 2007-07-02 2011-07-19 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 및 그 형성방법
KR100894101B1 (ko) * 2007-09-07 2009-04-20 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR101062849B1 (ko) * 2009-10-30 2011-09-07 주식회사 하이닉스반도체 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US8786047B2 (en) 2014-07-22
US20130249048A1 (en) 2013-09-26
KR20130108794A (ko) 2013-10-07
US8975132B2 (en) 2015-03-10
US20140302663A1 (en) 2014-10-09

Similar Documents

Publication Publication Date Title
KR101890818B1 (ko) 소자분리막을 구비한 반도체 장치, 이를 구비한 전자장치 및 그 제조방법
KR101094372B1 (ko) 매립게이트를 구비한 반도체장치 제조 방법
KR102001597B1 (ko) 반도체 장치 및 그 제조 방법
US20110057287A1 (en) Semiconductor device having dual-sti and manufacturing method thereof
US20080003743A1 (en) Method of manufacturing NAND flash memory device
JP2002222855A (ja) 浅いトレンチ分離構造を有する半導体デバイス及びその製造方法
KR101715861B1 (ko) 중수소 어닐링을 이용한 반도체 소자 형성방법
CN110581138B (zh) 半导体元件及其制作方法
US8653603B2 (en) Semiconductor devices with peripheral region insertion patterns
US20120269006A1 (en) Semiconductor device
US20120074478A1 (en) Semiconductor device and manufacturing method thereof
JP2007201002A (ja) 半導体装置及びその製造方法
JP2015204443A (ja) 半導体装置およびその製造方法
JP4064732B2 (ja) 半導体装置
TWI229934B (en) Nonvolatile semiconductor memory device
US6906377B2 (en) Flash memory cell and fabrication thereof
JP3906198B2 (ja) 半導体記憶装置及びその製造方法
KR101094374B1 (ko) 매립게이트 및 매립비트라인 형성 방법
US7205208B2 (en) Method of manufacturing a semiconductor device
JPH09246492A (ja) 半導体記憶装置およびその製造方法
JPWO2006090477A1 (ja) 半導体装置及びその製造方法
JP2009252820A (ja) 半導体装置の製造方法
JPH09219500A (ja) 高密度メモリ構造及びその製造方法
KR101215976B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
US20110266627A1 (en) Semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant