KR101062849B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 소자분리막을 포함하는 반도체 장치 및 반도체 장치의 소자분리막 형성 방법에 관한 것이다. 본 기술은 반도체 장치 제조 방법에 있어서, 기판을 식각하여 복수의 트렌치를 형성하는 단계; 상기 복수의 트렌치 내에 제1절연막을 매립하여 제1소자분리막을 형성하는 단계; 상기 복수의 트렌치 중 일부 트렌치 내에 매립된 제1절연막을 일부 두께 리세스하는 단계; 상기 제1절연막이 일부 두께 리세스된 트렌치의 전면에 라이너막을 형성하는 단계; 및 상기 라이너막이 형성된 트렌치 내에 제2절연막을 매립하여 제2소자분리막을 형성하는 단계를 포함한다.
본 기술에 따르면, PMOS 영역을 제외한 영역에 한해 선택적으로 라이너 질화막을 형성할 수 있다. 따라서, PMOS 영역에 형성된 라이너 질화막을 제거하기 위한 별도의 공정을 수행할 필요가 없으며, 그에 따라, 제조 공정을 단순화하고 제조 단가를 낮출 수 있다.
반도체 장치, 소자분리막

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 소자분리막을 포함하는 반도체 장치 및 반도체 장치의 소자분리막 형성 방법에 관한 것이다.
반도체 장치는 소자들 간의 분리를 위한 소자분리막을 포함하는데, 반도체 장치의 집적도가 향상됨에 따라 종래의 로코스(LOCOS) 공정으로는 소자분리막을 형성하는데 한계가 있다. 따라서, STI(Shallow Trench Isolation) 공정에 의해 소자분리막을 형성하는 방법이 일반적으로 사용된다.
이하, 도면을 참조하여 종래기술에 따른 반도체 장치의 소자분리막 형성 방법을 살펴보도록 한다.
도 1a 내지 도 1d는 종래기술에 따른 반도체 장치의 소자분리막 형성 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 셀 영역(CELL) 및 주변회로 영역(PERI)을 포함하는 기판(10)을 제공한다. 여기서, 주변회로 영역은 후속 공정에 의해 PMOS 트랜지스터가 형성되는 PMOS 영역 및 NMOS 트랜지스터가 형성되는 NMOS 영역을 포함한다.
이어서, 기판(10)상에 패드산화막(11) 및 패드질화막(12)을 차례로 형성한 후, 패드질화막(12) 및 패드 산화막(11)을 식각하고 기판(10)을 소정 깊이 식각하여 복수의 소자분리용 트렌치를 형성한다.
이어서, 소자분리용 트렌치 형성을 위한 식각 공정에서의 기판 손상을 치유하기 위해 산화 공정을 수행한다. 이를 통해, 복수의 소자분리용 트렌치의 내벽 및 저면에 노출된 기판(10)의 표면에 측벽 산화막(13)이 형성된다.
이어서, 측벽 산화막(13)이 형성된 결과물의 전면을 따라 라이너 질화막(14) 및 라이너 산화막(15)을 차례로 형성한다. 여기서, 라이너 질화막(14) 및 라이너 산화막(15)은 셀 영역 및 주변회로 영역에 동시에 형성된다. 특히, 라이너 질화막(14) 및 라이너 산화막(15)이 셀 영역 및 주변회로 영역의 소자분리용 트렌치 전면을 따라 형성되므로, 셀 영역 및 주변회로 영역에 위치하는 소자분리막들이 라이너 질화막(14) 및 라이너 산화막(15)을 포함하게 된다.
이와 같이 라이너 산화막(15)을 형성함으로써 후속 공정에서 증착되는 제1절연막의 증착력을 높일 수 있다. 또한, 라이너 질화막(14)을 형성함으로써 기판(10)의 스트레스를 감소시키고, 후속 열 공정시 소자분리막 내의 불순물이 기판(10)으로 확산되는 것을 방지할 수 있다. 따라서, 반도체 장치의 리프레쉬 특성을 향상시킬 수 있다.
그러나, PMOS 영역에 형성된 라이너 질화막(14)의 경우, 핫 전자(hot electron)를 트랩하여 홀(hole)에 대한 인력을 유발하게 된다. 따라서, 소자분리용 트렌치의 내벽에 홀이 축적되어 채널 폭을 감소시키게 되며, 그에 따라, 핫 전자에 의한 펀치 쓰루(hot Electron Induced Punch Through;HEIP) 현상을 유발하게 된다. 즉, PMOS 트랜지스터의 소스/드레인에서 누설전류가 발생하게 된다.
따라서, 후속에서는 PMOS 영역에 형성된 라이너 질화막(14)을 선택적으로 제거하기 위한 공정이 수행된다.
도 1b에 도시된 바와 같이, 라이너 질화막(14) 및 라이너 산화막(15)이 형성된 결과물 상에 포토레지스트를 도포한 후, 노광 및 현상 공정을 통해 셀 영역 및 NMOS 영역을 덮으면서 PMOS 영역을 오픈시키는 포토레지스트 패턴(16)을 형성한다.
이어서, 포토레지스트 패턴(16)을 식각베리어로 PMOS 영역에 노출된 라이너 산화막(15)을 제거한다. 이로써, PMOS 영역의 라이너 질화막(14)이 노출된다.
도 1c에 도시된 바와 같이, 포토레지스트 패턴(16)을 제거한 후, 셀 영역 및 NMOS 영역의 라이너 산화막(15)을 식각 베리어로 PMOS 영역의 라이너 질화막(14)을 제거한다. 이를 통해, PMOS 영역의 라이너 질화막(14)을 선택적으로 제거할 수 있다.
도 1d에 도시된 바와 같이, 결과물의 전체 구조상에 절연막(17)을 형성한 후, 패드 질화막(12)의 표면이 노출될 때까지 평탄화 공정을 수행한다. 이로써, 셀 영역 및 주변회로 영역에 절연막(17)을 포함하는 복수의 소자분리막이 형성된다.
이어서, 패드 질화막(12) 및 패드 산화막(11)을 제거하여 기판(10)의 표면을 노출시킴으로서, 최종적으로 STI 구조가 완성된다. 이때, 패드 질화막(12) 및 패드 산화막(11)을 제거하는 과정에서 라이너 산화막, 라이너 질화막 및 절연막(17)이 일부 함께 제거될 수 있다. 본 도면에서는 일부 제거된 라이너 산화막을 도면 부호 "15"로 도시하고, 라이너 질화막을 도면 부호 "14"로 도시하였다.
그러나, 전술한 바와 같은 종래기술에 따르면, 셀 영역과 주변회로 영역에 동시에 라이너 질화막(14)을 형성하기 때문에, PMOS 영역의 라이너 질화막(14)를 제거하는 과정에서 몇가지 문제점이 발생한다.
첫째, 포토레지스트의 도포 및 제거가 용이하지 않다. 앞서, 도 1b에서 설명한 바와 같이, PMOS 영역을 오픈하는 포토레지스트 패턴(16)을 형성하기 위해 소자분리용 트렌치가 포함된 중간 결과물 상에 포토레지스트를 도포한다. 그런데, 단차가 있는 중간 결과물 상에 포토레지스트를 도포하기 때문에, 포토레지스트가 원활히 도포되지 않고 포토레지스트의 접착력이 낮다는 문제점이 있다. 또한, 제거시에도 단차 내에 형성된 포토레지스트가 완벽하게 제거되지 않고 잔류물(residue)이 남게 되는 문제점이 있다.
둘째, 제조 공정이 복잡하고 제조 단가가 높다. 앞서, 도 1c에서 설명한 바와 같이, 라이너 산화막(15)을 제거한 후 포토레지스트 패턴(16)을 제거해야하는데, 포토레지스트 패턴(16)의 제거 공정은 일반적으로 포토레지스트 스트립(PR strip) 공정에 의해 진행된다. 또한, 라이너 질화막(14)의 제거 공정은 일반적으로 인산을 이용한 습식 딥 아웃 공정에 의해 진행된다. 즉, PMOS 영역에 형성된 라이 너 질화막(14)을 선택적으로 제거하기 위하여 제조 공정이 복잡해지고 제조 단가가 높아진다는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, PMOS 영역을 제외한 영역에 한해 선택적으로 라이너 질화막이 형성된 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 반도체 장치 제조 방법에 있어서, 기판을 식각하여 복수의 트렌치를 형성하는 단계; 상기 복수의 트렌치 내에 제1절연막을 매립하여 제1소자분리막을 형성하는 단계; 상기 복수의 트렌치 중 일부 트렌치 내에 매립된 제1절연막을 일부 두께 리세스하는 단계; 상기 제1절연막이 일부 두께 리세스된 트렌치의 전면에 라이너막을 형성하는 단계; 및 상기 라이너막이 형성된 트렌치 내에 제2절연막을 매립하여 제2소자분리막을 형성하는 단계를 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 반도체 장치 제조 방법에 있어서, 셀 영역, NMOS 영역 및 PMOS 영역을 포함하는 기판을 식각하여 복수의 트렌치를 형성하는 단계; 상기 복수의 트렌치 내에 제1절연막을 매립하여 상기 PMOS 영역에 위치하는 제1소자분리막을 형성하는 단계; 상기 제1절연막이 매립된 결과물 상에 상기 PMOS 영역을 덮는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각베리어로 상기 셀 영역 및 NMOS 영역의 트렌치 내에 매립된 제1절연막을 일부 두께 리세스하는 단계; 상기 제1절연막이 일부 두께 리세스된 결과물의 전면을 따라 라이너막을 형성하는 단계; 상기 라이너막이 형성된 결과물의 전체 구조상에 제2절연막을 형성하는 단계; 및 상기 기판의 표면이 노출될 때까지 평탄화 공정을 수행하여 상기 셀 영역 및 NMOS 영역에 위치하는 제2소자분리막을 형성하는 단계
또한, 본 발명은 셀 영역, NMOS 영역 또는 PMOS 영역에 위치하는 복수의 소자분리막을 포함하는 반도체 장치에 있어서, 제1절연막을 포함하는 제1소자분리막; 및 제1절연막, 제2절연막 및 상기 제1절연막과 제2절연막 사이에 개재된 라이너막을 포함하는 제2소자분리막을 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, PMOS 영역을 제외한 영역에 한해 선택적으로 라이너 질화막을 형성할 수 있다. 따라서, PMOS 영역에 형성된 라이너 질화막을 제거하기 위한 별도의 공정을 수행할 필요가 없으며, 그에 따라, 제조 공정을 단순화하고 제조 단가를 낮출 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과 장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 소자분리막 형성 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 셀 영역(CELL) 및 주변회로 영역(PERI)을 포함하는 기판(20)을 제공한다. 여기서, 주변회로 영역은 후속 공정에 의해 PMOS 트랜지스터가 형성되는 PMOS 영역 및 NMOS 트랜지스터가 형성되는 NMOS 영역을 포함한다.
이어서, 셀 영역, NMOS 영역 및 PMOS 영역을포함하는 기판(20)상에 패드산화막(21) 및 패드질화막(22)을 차례로 형성한 후, 패드질화막(22) 및 패드 산화막(21)을 식각하고 기판(20)을 소정 깊이 식각하여 복수의 소자분리용 트렌치를 형성한다. 여기서, 소자분리용 트렌치의 깊이는 2000 내지 10000Å인 것이 바람직하다.
이어서, 소자분리용 트렌치 형성을 위한 식각 공정에서의 기판 손상을 치유하기 위해 산화 공정을 수행한다. 이를 통해, 복수의 소자분리용 트렌치의 내벽 및 저면에 노출된 기판(20)의 표면에 측벽 산화막(23)이 형성된다. 여기서, 측벽 산화막(23)의 두께는 40 내지 100Å인 것이 바람직하다.
이어서, 측벽 산화막(23)이 형성된 결과물의 전체 구조상에 제1절연막(24)을 형성한다. 여기서, 제1절연막(24)은 유동성 산화막을 포함하는 것이 바람직하며, 예를 들어, SOD(Spin On Dielectric)막 또는 PSZ(perhydro-polysilazane) 계열의 산화막인 것이 바람직하다.
이어서, 패드 질화막(22)의 표면이 노출될 때까지 평탄화 공정을 수행한다. 이로써, 복수의 소자분리용 트렌치 내에 제1절연막(24)이 매립되며, 그 중에서도 PMOS 영역에 위치하는 소자분리용 트렌치에 제1절연막(24)이 매립되어 PMOS 영역에 위치하는 제1소자분리막이 형성된다.
도 2b에 도시된 바와 같이, 제1절연막(24)이 매립된 결과물의 전체 구조상에 포토레지스트를 도포한다. 이와 같이, 평탄화 공정이 수행된 결과물 상에 포토레지스트를 도포하는 경우, 결과물의 표면에 단차가 없으므로 용이하게 포토레지스트를 도포할 수 있으며, 단차로 인해 포토레지스트의 접착력이 저하되는 등의 문제점을 방지할 수 있다.
이어서, 노광 및 현상 공정을 통해 PMOS 영역을 덮으면서 셀 영역 및 NMOS 영역을 오픈시키는 포토레지스트 패턴(25)을 형성한다. 즉, 복수의 트렌치 중 제1절연막(24)을 일부 두께 리세스하고자하는 일부 트렌치를 제외한 영역을 덮는 포토레지스트 패턴(25)을 형성하는데, 예를 들어, 소자분리용 트렌치 내에 라이너막을 형성하지 않고자하는 영역은 덮으면서 소자분리용 트렌치 내에 라이너막을 형성하고자하는 영역은 오픈시키는 포토레지스트 패턴을 형성한다.
이어서, 포토레지스트 패턴(25)을 식각 베리어로 셀 영역 및 NMOS 영역의 소자분리용 트렌치 내에 매립된 제1절연막(24)을 일부 두께 리세스한다. 이와 같이 포토레지스트 패턴(25)을 식각 베리어로 제1절연막(24)을 리세스하므로, 복수의 소자분리용 트렌치 중 일부 소자분리용 트렌치 내에 매립된 제1절연막(24)만을 선택적으로 일부 두께 리세스 할 수 있다. 본 도면에서는 리세스된 제1절연막을 도면 부호 "24A"로 도시하였다.
여기서, 제1절연막(24)을 리세스하는 두께는 100 내지 1200Å인 것이 바람직하다. 물론, PMOS 영역에 형성된 제1절연막(24)은 포토레지스트 패턴(25)에 의해 보호되므로 리세스되지 않는다.
이때, 제1절연막(24)을 리세스하는 과정에서 트렌치 내벽에 형성된 측벽 산화막(23)이 일부 함께 제거될 수 있으며, 본 도면에서는 일부 제거된 측벽 산화막을 도면 부호 "23A"으로 도시하였다. 또한, 본 도면에서는 제1절연막(24)이 리세스된 두께만큼의 측벽 산화막(23A)이 제거되어 해당 두께만큼의 트렌치 내벽이 노출된 것으로 도시하였으나, 트렌치 내벽에 측벽 산화막(23A)이 잔류할 수도 있다.
도 2c에 도시된 바와 같이, 포토레지스트 패턴(25)을 제거한다. 여기서, 포토레지스트 패턴(25)은 단차가 없는 평평한 표면상에 형성되어 있으므로 잔류물을 남기지 않고 용이하게 제거될 수 있다.
이어서, 결과물의 전면을 따라 라이너막(26,27)을 형성한다. 예를 들어, 결과물의 전면을 따라 라이너 산화막(26)을 형성한 후, 라이너 산화막(26)이 형성된 결과물의 전면을 따라 라이너 질화막(27)을 형성하는 것이 바람직하다. 이러한 경우, 측벽 산화막(23A)이 일부 제거되어 노출된 트렌치의 내벽 상에 라이너 산화막(26)이 형성된다.
이때, 셀 영역과 주변회로 영역에 동시에 라이너막(26,27)이 형성된다. 단, 셀 영역 및 NMOS 영역에서는 제1절연막(24A)이 일부 두께 리세스된 트렌치의 전면을 따라 라이너막(26,27)이 형성되는 반면, PMOS 영역에서는 패드질화막(22) 및 제1절연막(24) 상에 라이너막(26,27)이 형성된다. 즉, 셀 영역 및 NMOS 영역에서는 소자분리용 트렌치 내에 라이너막(26,27)이 형성되는 반면, PMOS 영역에서는 소자분리용 트렌치 내에 라이너막(26,27)이 형성되지 않는다. 여기서, PMOS 영역의 패드질화막(22) 및 제1절연막(24)상에 형성된 라이너막(26,27)은 후속 평탄화 공정에 의해 제거될 것이므로, 라이너막(26,27)이 셀 영역 및 NMOS 영역에 한해 형성된 것으로 볼 수 있다.
여기서, 라이너 질화막(26)의 두께는 30 내지 200Å인 것이 바람직하며, 라이너 산화막(27)의 두께는 20 내지 200Å인 것이 바람직하다.
도 2d에 도시된 바와 같이, 라이너막(26,27)이 형성된 결과물의 전체 구조상에 제2절연막(28)을 형성한다. 여기서, 제2절연막(28)은 제1절연막(24)에 비해 상대적으로 치밀도가 높은 절연막을 포함하는 것이 바람직하며, 예를 들어, HDP(High Density Plasma) 산화막 또는 TEOS(Tetra Ethyl Ortho Silicate)막을 포함하는 것이 바람직하다. 또한, 제2절연막(28)의 두께는 4000 내지 15000Å인 것이 바람직하다.
이어서, 패드질화막(22)의 표면이 노출될 때까지 평탄화 공정을 수행한다. 평탄화 공정을 수행하는 과정에서 PMOS 영역의 패드질화막(22) 상에 형성된 라이너막(26,27)은 연마되는 반면, 셀 영역 및 NMOS 영역의 소자분리용 트렌치 내에 형성된 라이너막(26,27)은 잔류하게 된다. 즉, 평탄화 공정을 수행하는 과정에서 PMOS 영역에 형성된 라이너막(26,27)은 모두 제거된다. 본 도면에서는 평탄화 공정에 의해 연마된 라이너 질화막을 도면 부호 "26A"로 도시하였으며, 라이너 산화막을 도면 부호 "27A"로 도시하였다.
이로써, 라이너막(26A,27A)이 형성된 소자분리용 트렌치 내에 제2절연막(28)이 매립되며, 셀 영역 및 NMOS 영역에 제1절연막(24A), 제2절연막(28) 및 제1절연막(24A)과 제2절연막(28) 사이에 개재된 라이너막(26A,27A)을 포함하는 제2소자분리막이 형성된다.
이어서, 패드 질화막(22) 및 패드 산화막(21)을 제거하여 기판(20)의 표면을 노출시킴으로서, 최종적으로 STI 구조가 완성된다. 이때, 패드 질화막(22) 및 패드 산화막(21)을 제거하는 과정에서 라이너막(26A,27A)이 일부 함께 식각될 수 있다.
전술한 바와 같은 본 발명에 따르면, 셀 영역, NMOS 영역 및 PMOS 영역에 위치하는 복수의 소자분리막을 포함하는 반도체 장치를 제조함에 있어서, 제1절연막(24)을 포함하는 제1소자분리막 및 제1절연막(24A), 제2절연막(28) 및 제1절연막(24A)과 제2절연막(28) 상이에 개재된 라이너막(26,27)을 포함하는 제2소자분리막을 구비하는 반도체 장치를 제조할 수 있다. 특히, PMOS 영역에는 제1소자분리막을 형성하고, 셀 영역 및 NMOS 영역에는 제2소자분리막을 형성할 수 있다.
셀 영역 및 NMOS 영역의 경우, 제2소자분리막내에 라이너막(26,27)을 개재시킴으로써 기판(10)의 스트레스를 감소시키고, 기판(10)의 불순물이 소자분리막 내 로 이동하는 것을 방지할 수 있다. 물론, 제1절연막(24A)을 형성한 후에 라이너막(26,27)을 형성하기 때문에, 소자분리용 트렌치의 상부 측벽에 한해 라이너막(26,27)이 형성되지만, 기판(10)의 스트레스 및 불순물 이동은 대부분 소자분리용 트렌치의 상부에서 주로 발생되는 문제점이므로, 라이너막(26,27)으로서의 역할을 충분히 수행할 수 있다.
PMOS 영역의 경우, 제1소자분리막 내에 라이너막(26,27)을 개재시키지 않음으로써 전하의 트랩에 의한 HEIP 현상을 방지할 수 있다. 또한, 기판(10)에 가해지는 스트레스에 의해 격자 간의 간격이 넓어지며, 그에 따라, 홀의 이동이 용이해지는 스트레인드 실리콘(strained Si) 효과가 유발된다. 따라서, 전류 특성을 개선할 수 있다.
이 밖에도, PMOS 영역 상에 형성된 포토레지스트 패턴(25)을 이용하여 셀 영역 및 NMOS 영역의 제1절연막(24A)만을 선택적으로 리세스한 후에 라이너막(26,27)을 형성함으로써, 셀 영역 및 NMOS 영역의 소자분리용 트렌치 내에 한해 선택적으로 라이너막(26,27)이 형성되고 PMOS 영역의 소자분리용 트렌치 내에는 라이너막(26,27)이 형성되지 않는다. 따라서, PMOS 영역의 소자분리용 트렌치 내에 형성된 라이너막(26,27)을 제거하기 위한 인산 딥 아웃 공정 등을 수행할 필요가 없으며, 그에 따라, 제조 공정을 단순화하고 제조 단가를 낮출 수 있다.
뿐만 아니라, 제1절연막을 형성한 후에 라이너막(26,27)을 형성하므로, 제2소자분리막의 제2절연막(28) 매립시 트렌치의 종횡비가 작아진다. 따라서, 갭필 특성을 향상시킬 수 있으며, 보이드(void)의 발생을 방지할 수 있다. 물론, 제2소자 분리막은 이중막으로 형성되는데 반해 제1소자분리막은 단일막으로 구성되지만, 제1소자분리막이 위치하는 PMOS 영역의 경우 셀 영역 또는 NMOS 영역에 비해 콘택 플러그 등의 형성으로 인한 소자분리막의 손상이 적다. 따라서, 제1소자분리막이 상대적으로 치밀도가 낮은 제1절연막만으로 구성되더라도 특성에는 문제가 없다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 종래기술에 따른 반도체 장치의 소자분리막 형성 방법을 설명하기 위한 공정 단면도
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 소자분리막 형성 방법을 설명하기 위한 공정 단면도
[도면의 주요 부분에 대한 부호의 설명]
20: 기판 21: 패드산화막
22: 패드질화막 23: 측벽 산화막
24: 제1절연막 25: 포토레지스트 패턴
26: 라이너 산화막 27: 라이너 질화막
28: 제2절연막

Claims (13)

  1. 기판을 식각하여 복수의 트렌치를 형성하는 단계;
    상기 복수의 트렌치 내에 제1절연막을 매립하여 제1소자분리막을 형성하는 단계;
    상기 복수의 트렌치 중 일부 트렌치 내에 매립된 제1절연막을 일부 두께 리세스하는 단계;
    상기 제1절연막이 일부 두께 리세스된 일부 트렌치의 전면에 라이너막을 형성하는 단계; 및
    상기 라이너막이 형성된 일부 트렌치 내에 제2절연막을 매립하여 제2소자분리막을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 복수의 트렌치 형성 단계 후에,
    산화 공정에 의해 상기 트렌치의 내벽에 측벽 산화막을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  3. 제 1 항에 있어서,
    상기 제1소자분리막 형성 단계 후에,
    상기 제1절연막이 매립된 결과물 상에 상기 일부 트렌치를 제외한 영역을 덮는 포토레지스트 패턴을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  4. 제 3 항에 있어서,
    상기 제1절연막을 일부 두께 리세스하는 단계는,
    상기 포토레지스트 패턴을 식각베리어로 상기 일부 트렌치 내에 매립된 제1절연막을 일부 두께 리세스하는
    반도체 장치 제조 방법.
  5. 제 3 항에 있어서,
    상기 제1절연막을 일부 두께 리세스하는 단계 후에,
    상기 포토레지스트 패턴을 제거하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  6. 제 1 항에 있어서,
    상기 라이너막 형성 단계는,
    상기 제1절연막이 일부 두께 리세스된 결과물의 전면을 따라 라이너 산화막을 형성하는 단계; 및
    상기 라이너 산화막이 형성된 결과물의 전면을 따라 라이너 질화막을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  7. 제 1 항에 있어서,
    상기 제2소자분리막 형성 단계는,
    상기 라이너막이 형성된 결과물의 전체 구조상에 제2절연막을 형성하는 단계; 및
    상기 기판의 표면이 노출되도록 평탄화 공정을 수행하는 단계
    를 포함하는 반도체 장치 제조 방법.
  8. 제 1 항에 있어서,
    상기 제1소자분리막은 상기 제1절연막을 포함하며 PMOS 영역에 위치하고,
    상기 제2소자분리막은 상기 일부 두께 리세스된 제1절연막, 제2절연막 및 상 기 제1절연막과 제2절연막 사이에 개재된 라이너막을 포함하며 셀 영역 또는 NMOS 영역에 위치하는
    반도체 장치 제조 방법.
  9. 셀 영역, NMOS 영역 및 PMOS 영역을 포함하는 기판을 식각하여 복수의 트렌치를 형성하는 단계;
    상기 복수의 트렌치 내에 제1절연막을 매립하여 상기 PMOS 영역에 위치하는 제1소자분리막을 형성하는 단계;
    상기 제1절연막이 매립된 결과물 상에 상기 PMOS 영역을 덮는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각베리어로 상기 셀 영역 및 NMOS 영역의 트렌치 내에 매립된 제1절연막을 일부 두께 리세스하는 단계;
    상기 제1절연막이 일부 두께 리세스된 결과물의 전면을 따라 라이너막을 형성하는 단계;
    상기 라이너막이 형성된 결과물의 전체 구조상에 제2절연막을 형성하는 단계; 및
    상기 기판의 표면이 노출될 때까지 평탄화 공정을 수행하여, 상기 셀 영역 및 NMOS 영역에 위치하는 제2소자분리막을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  10. 제 9 항에 있어서,
    상기 복수의 트렌치 형성 단계 후에,
    산화 공정에 의해 상기 트렌치의 내벽에 측벽 산화막을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  11. 셀 영역, NMOS 영역 또는 PMOS 영역에 위치하는 복수의 소자분리막을 포함하는 반도체 장치에 있어서,
    상기 PMOS 영역에 위치하고, 제1절연막을 포함하는 제1소자분리막; 및
    상기 셀 영역 또는 상기 NMOS 영역에 위치하고, 제1절연막, 제2절연막 및 상기 제1절연막과 제2절연막 사이에 개재된 라이너막을 포함하는 제2소자분리막
    을 포함하는 반도체 장치.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 라이너막은,
    라이너 산화막 또는 라이너 질화막을 포함하는
    반도체 장치.
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