KR20060001196A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000000034 method Methods 0.000 title claims abstract description 35
- 238000002955 isolation Methods 0.000 title claims abstract description 23
- 230000002093 peripheral effect Effects 0.000 claims abstract description 12
- 150000004767 nitrides Chemical class 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 2
- 230000014759 maintenance of location Effects 0.000 abstract description 7
- 238000004904 shortening Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B99/22—Subject matter not provided for in other groups of this subclass including field-effect components
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 셀 영역의 측벽 산화막은 얇게 형성하고 주변 회로 영역의 측벽 산화막은 두껍게 형성하여 반도체 소자의 리텐션 시간(retention time) 특성을 향상시키며, 핫 캐리어(Hot Carrier) 현상을 방지하고 스탠 바이 전류(Stand by Current)를 감소시킴으로써 반도체 소자의 특성을 향상시키는 기술이다.
Description
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들.
< 도면의 주요 부분에 대한 부호 설명 >
10, 100 : 반도체 기판 20, 110 : 패드 산화막
30, 120 : 패드 질화막 40, 130 : 하드 마스크 패턴
50, 135 : 트렌치 60, 140 : 측벽 산화막
70, 170 : 라이너 질화막 80, 180 : 라이너 산화막
90, 190 : HDP 산화막 150 : 감광막 패턴
A : 셀 영역 B : 주변 회로 영역
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 셀 영역의 측벽 산화막은 얇게 형성하고 주변 회로 영역의 측벽 산화막은 두껍게 형성하여 반도체 소자의 리텐션 시간(retention time) 특성을 향상시키며, 핫 캐리어(Hot Carrier) 현상을 방지하고 스탠 바이 전류(Stand by Current)를 감소시킴으로써 반도체 소자의 특성을 향상시키는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 셀 영역과 주변 회로 영역으로 이루어진 반도체 기판(10) 상부에 패드 산화막(20) 및 패드 질화막(30)을 순차적으로 형성한다. 다음에 하드 마스크 패턴(40)을 식각 마스크로 트렌치(50)를 형성한다.
도 1b를 참조하면, 트렌치(50)의 측벽에 측벽 산화막(60)을 형성한다. 여기서, 셀 영역의 측벽 산화막(60)과 주변 회로 영역의 측벽 산화막(60)은 동일한 두께로 형성하는 것이 바람직하다.
도 1c를 참조하면, 트렌치(50)를 포함한 반도체 기판(10)의 전체 표면에 라이너 질화막(70) 및 라이너 산화막(80)을 순차적으로 형성한다.
도 1d를 참조하면, 트렌치(50)를 매립하는 HDP 산화막(90)을 형성한다. 다음에 패드 질화막(30)이 노출되도록 평탄화 식각 공정을 수행한 후 패드 질화막(30)을 제거하는 공정을 수행하여 반도체 소자의 소자 분리막을 형성한다.
상술한 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법에서, 트렌치 형성시 반도체 기판 경계면의 졀정 결함을 방지하기 위하여 측벽 산화막을 형성한 다. 다음에 소자 분리용 HDP 산화막을 형성한다. 여기서, 상기 소자 분리용 HDP 산화막은 후속 열공정에서 부피가 팽창되면서 상기 반도체 기판에 컴프레스 스트레스(Compress stress)를 주어 접합 누설전류(Junction leakage)를 발생시키며, 이로인해 반도체 소자의 데이터 리텐션 시간(Data retention time) 특성이 악화되는 문제점이 있다.
또한, 라이너 질화막을 상기 소자 분리용 HDP 산화막과 반도체 기판 사이에 형성함으로써 소자 분리용 HDP 산화막의 반도체 기판에 대한 스트레스가 억제되며 데이터 리텐션 시간 특성이 향상된다. 그러나, 상기 라이너 질화막의 형성은 상기 측벽 산화막과 라이너 질화막 사이에 핫 일렉트론(Hot eletron)이 쉽게 형성되어 채널 쇼트닝(Channel Shortening) 현상 및 핫 캐리어(Hot carrier) 현상이 발생되어 PMOS 트랜지스터의 누설전류 특성을 악화시키며 스탠 바이 전류(Stand by current)가 증가된다. 또한, 누설전류에 의한 히팅 현상으로 반도체 소자의 스피드 특성을 악화시키는 문제점이 있다.
이러한 문제점을 해결하기 위하여 음전하(Nagative charge)가 트래핑(Trapping)되는 채널 에지부에 게이트 탭(Gate tab)을 달아 채널 에지부의 핫 캐리어(Hot carrier)효과를 억제한다. 그러나, 상기 방법도 게이트 탭이 추가된 만큼 채널 폭이 감소되는 문제점이 있다.
상기 문제점을 해결하기 위하여, 셀 영역의 측벽 산화막은 얇게 형성하고 주변 회로 영역의 측벽 산화막은 두껍게 형성하여 후속 공정에서 형성된 라이너 질화 막이 측벽 산화막으로부터 반도체 기판에 가하는 스트레스(Stress)를 완화시키는 역할을 하여 상기 반도체 기판의 접합 누설 전류(junction leakage)에 의한 반도체 소자의 리텐션 시간(retention time) 특성을 향상시키는 효과가 있다.
또한, 주변 회로 영역의 측벽 산화막의 두께를 두껍게 형성하여 상기 라이너 질화막과 측벽 산화막의 접합 영역에 형성되는 음전하의 형성을 방지하여 PMOS 트랜지스터의 채널 쇼트닝(Channel Shortening) 현상에 의한 핫 캐리어(Hot Carrier)를 방지하며 이로 인한 스탠 바이 전류(Stand by Current)를 감소시킴으로써 반도체 소자의 특성을 향상시키는 반도체 소자의 소자 분리막 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 소자 분리막 제조 방법은,
셀 영역과 주변 회로 영역을 구비한 반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계와,
소자 분리 영역으로 예정된 부분의 상기 패드 질화막, 패드 산화막 및 소정 두께의 반도체 기판을 식각하여 트렌치를 형성하는 단계와,
상기 트렌치의 측벽에 측벽 산화막을 형성하는 단계와,
상기 셀 영역의 측벽 산화막을 소정 두께 식각하는 단계와,
상기 트렌치를 포함한 전체 표면 상부에 라이너 질화막 및 라이너 산화막을 형성하는 단계와,
상기 트렌치를 매립하는 HDP 산화막을 증착시키는 단계와,
상기 패드 질화막이 노출되도록 평탄화 식각 공정을 수행하는 단계와,
상기 패드 질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a를 참조하면, 셀 영역(A)과 주변 회로 영역(B)을 구비한 반도체 기판(100) 상부에 패드 산화막(110) 및 패드 질화막(120)을 순차적으로 형성한 후 소자 분리 영역을 정의하는 감광막 패턴(130)을 식각 마스크로 패드 질화막(120), 패드 산화막(110) 및 소정 두께의 반도체 기판(100)을 식각하여 트렌치(135)를 형성한다. 다음에 감광막 패턴(130)을 제거한다.
도 2b를 참조하면, 트렌치(135)의 측벽에 측벽 산화막(140)을 형성한다. 여기서, 측벽 산화막(140)은 200 내지 300Å의 두께로 형성하는 것이 바람직하다.
도 2c를 참조하면, 셀 영역(A)을 노출시키는 감광막 패턴(150)을 형성한다.
도 2d를 참조하면, 감광막 패턴(150)을 마스크로 셀 영역(A)의 측벽 산화막(140)을 소정 두께 식각한다. 이때, 셀 영역(A)의 측벽 산화막(140)을 100 내지 150Å의 두께로 식각하되, 습식 식각 공정으로 수행하는 것이 바람직하다.
또한, 셀 영역(A) 측벽 산화막(140)의 식각 공정은 건식 식각 공정을 수행하여 50 내지 80Å의 두께를 식각한 후 습식 식각 공정을 수행하여 50 내지 80Å의 두께를 더 식각하는 것이 바람직하다.
도 2e를 참조하면, 트렌치(135)를 포함한 전체 표면 상부에 라이너 질화막 (170)및 라이너 산화막(180)을 순차적으로 형성한다. 라이너 질화막(170) 및 라이 너 산화막(180)은 800 내지 900℃의 온도에서 형성하는 것이 바람직하다.
도 2f를 참조하면, 트렌치(135)를 매립하는 HDP 산화막(190)을 증착시킨 후패드 질화막(120)이 노출되도록 평탄화 식각 공정을 수행한다. 다음에 패드 질화막(120)을 제거하여 소자 분리막을 형성한다.
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 셀 영역에 형성된 측벽 산화막의 두께를 주변 회로 영역 보다 얇게 형성하여 후속 공정에서 형성된 라이너 질화막이 측벽 산화막으로부터의 반도체 기판에 가하는 스트레스(Stress)를 완화시키는 역할을 하여 상기 반도체 기판의 접합 누설 전류(junction leakage)에 의한 반도체 소자의 리텐션 시간(retention time) 특성을 향상시키는 효과가 있다. 또한, 주변 회로 영역의 측벽 산화막의 두께를 두껍게 형성하여 상기 라이너 질화막과 측벽 산화막의 접합 영역에 형성되는 음전하의 형성을 방지하여 PMOS 트랜지스터의 채널 쇼트닝(Channel Shortening) 현상에 의한 핫 캐리어(Hot Carrier)를 방지하며 이로 인한 스탠 바이 전류(Stand by Current)를 감소시킴으로써 반도체 소자의 특성을 향상시키는 효과가 있다.
Claims (7)
- 셀 영역과 주변 회로 영역을 구비한 반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;소자 분리 영역으로 예정된 부분의 상기 패드 질화막, 패드 산화막 및 소정 두께의 반도체 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치의 측벽에 측벽 산화막을 형성하는 단계;상기 셀 영역의 측벽 산화막을 소정 두께 식각하는 단계;상기 트렌치를 포함한 전체 표면 상부에 라이너 질화막 및 라이너 산화막을 형성하는 단계;상기 트렌치를 매립하는 HDP 산화막을 증착시키는 단계;상기 패드 질화막이 노출되도록 평탄화 식각 공정을 수행하는 단계; 및상기 패드 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 셀 영역을 노출시키는 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 상기 셀 영역의 측벽 산화막을 소정 두께 식각하는 단계; 및상기 감광막 패턴을 제거하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 측벽 산화막은 200Å 내지 300 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 셀 영역의 측벽 산화막을 식각하는 단계는 습식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 식각되는 셀 영역의 측벽 산화막의 두께는 100Å 내지 150Å인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 셀 영역의 측벽 산화막을 식각하는 단계는 건식 식각 공정을 수행하여 50Å 내지 80Å의 두께를 식각하는 단계 및 습식 식각 공정을 수행하여 50Å 내지 80Å의 두께를 식각 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 라이너 질화막 및 라이너 산화막은 800 내지 900℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040050253A KR20060001196A (ko) | 2004-06-30 | 2004-06-30 | 반도체 소자의 소자 분리막 형성 방법 |
US10/998,806 US20060003541A1 (en) | 2004-06-30 | 2004-11-30 | Method for forming device isolation film of semiconductor device |
TW093137686A TW200601486A (en) | 2004-06-30 | 2004-12-07 | Method for forming device isolation film of semiconductor device |
CNA2004100817837A CN1716565A (zh) | 2004-06-30 | 2004-12-31 | 半导体器件中形成器件隔离膜的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040050253A KR20060001196A (ko) | 2004-06-30 | 2004-06-30 | 반도체 소자의 소자 분리막 형성 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20060001196A true KR20060001196A (ko) | 2006-01-06 |
Family
ID=35514543
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040050253A KR20060001196A (ko) | 2004-06-30 | 2004-06-30 | 반도체 소자의 소자 분리막 형성 방법 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20060003541A1 (ko) |
KR (1) | KR20060001196A (ko) |
CN (1) | CN1716565A (ko) |
TW (1) | TW200601486A (ko) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100546161B1 (ko) * | 2004-07-13 | 2006-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 제조 방법 |
JP2009266944A (ja) | 2008-04-23 | 2009-11-12 | Toshiba Corp | 三次元積層不揮発性半導体メモリ |
JP5259242B2 (ja) | 2008-04-23 | 2013-08-07 | 株式会社東芝 | 三次元積層不揮発性半導体メモリ |
JP2009266946A (ja) * | 2008-04-23 | 2009-11-12 | Toshiba Corp | 三次元積層不揮発性半導体メモリ |
KR101053647B1 (ko) * | 2009-12-29 | 2011-08-02 | 주식회사 하이닉스반도체 | 반도체 장치 제조 방법 |
JP2013058276A (ja) | 2011-09-07 | 2013-03-28 | Toshiba Corp | 半導体記憶装置 |
US8962474B2 (en) * | 2011-11-07 | 2015-02-24 | Globalfoundries Singapore Pte. Ltd. | Method for forming an air gap around a through-silicon via |
US9006080B2 (en) * | 2013-03-12 | 2015-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Varied STI liners for isolation structures in image sensing devices |
CN108110008B (zh) * | 2016-11-25 | 2020-07-28 | 旺宏电子股份有限公司 | 半导体元件及其制造方法与存储器的制造方法 |
TWI647828B (zh) * | 2017-07-10 | 2019-01-11 | 海華科技股份有限公司 | 可攜式電子裝置及其影像擷取模組與影像感測組件 |
US20210134744A1 (en) * | 2019-11-05 | 2021-05-06 | Nanya Technology Corporation | Semiconductor device and method for fabricating the same |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5981356A (en) * | 1997-07-28 | 1999-11-09 | Integrated Device Technology, Inc. | Isolation trenches with protected corners |
KR100346842B1 (ko) * | 2000-12-01 | 2002-08-03 | 삼성전자 주식회사 | 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법 |
-
2004
- 2004-06-30 KR KR1020040050253A patent/KR20060001196A/ko not_active Application Discontinuation
- 2004-11-30 US US10/998,806 patent/US20060003541A1/en not_active Abandoned
- 2004-12-07 TW TW093137686A patent/TW200601486A/zh unknown
- 2004-12-31 CN CNA2004100817837A patent/CN1716565A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
CN1716565A (zh) | 2006-01-04 |
TW200601486A (en) | 2006-01-01 |
US20060003541A1 (en) | 2006-01-05 |
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