KR100546161B1 - 반도체 소자의 소자 분리막 제조 방법 - Google Patents

반도체 소자의 소자 분리막 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자 분리막 제조 방법에 관한 것으로, 특히 주변 회로 영역의 라이너 산화막을 제거하고 라이너 질화막을 산화시킨 후 소자 분리막을 형성함으로써 HEIP 현상을 방지하고 트랜지스터의 구동 전류, 문턱 전압 및 리프레시 특성 등의 소자 특성을 향상시키는 반도체 소자의 소자 분리막 제조 방법에 관한 것이다.

Description

반도체 소자의 소자 분리막 제조 방법{METHOD FOR MANUFACTURING DEVICE ISOLATION FILM OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 소자 분리막 제조 방법을 도시한 단면도들.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 소자 분리막 제조 방법의 실시예를 도시한 단면도들.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 소자 분리막 제조 방법의 다른 실시예를 도시한 단면도들.
본 발명은 반도체소자의 소자 분리막 제조 방법에 관한 것으로, 특히 주변 회로 영역의 라이너산화막을 제거하고 노출된 라이너 질화막을 플라즈마를 이용한 산화 공정으로 산화시킨 후 소자 분리막을 형성함으로써 HEIP 현상을 방지하고 소자의 특성을 향상시키는 반도체 소자의 소자 분리막 제조 방법에 관한 것이다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 소자 분리막 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 셀 영역(1000a)과 주변회로 영역(1000b)을 구비한 반도체 기판(10) 상부에 패드 산화막(20) 및 패드 질화막(30)을 순차적으로 형성한다.
도 1b를 참조하면, 소자 분리 영역으로 예정된 부분의 패드 질화막(30), 패드 산화막(20) 및 소정 두께의 반도체 기판(10)을 식각하여 트렌치(40)를 형성한다.
도 1c를 참조하면, 트렌치(40)의 표면에 측벽 산화막(50)을 형성한 후 반도체 기판(10)의 전면에 라이너 질화막(60) 및 라이너 산화막(70)을 순차적으로 형성한다.
도 1d를 참조하면, 전체 표면 상부에 트렌치(40)를 매립하는 갭-필 절연막(80)을 형성한다.
도 1e를 참조하면, 패드 질화막(30)이 노출될 때까지 갭-필 절연막(80)을 평탄화식각한다. 다음에는, 패드 질화막(30) 및 패드 산화막(20)을 제거하여 소자 분리막(95)을 형성한다.
상술한 종래 기술에 따른 반도체 소자의 소자 분리막 제조 방법은 라이너 질화막 및 라이너 산화막에 의해 누설 전류가 감소되며 소자의 리프레시 특성이 향상된다는 장점이 있다. 그러나 종래 기술에 의한 소자 분리막의 경우 pMOS 트랜지스터가 형성되는 영역의 산화막과 질화막의 경계면에 전자 트랩이 발생하게 되어 핫 일렉트론이 트랩된다. 트랩된 핫 일렉트론은 pMOS 트랜지스터의 게이트에 전압이 인가되지 않은 경우에도 채널 영역에 전류가 흐르게 되는 HEIP(Hot electron Induced Punch-through) 현상을 유발시킨다. HEIP 현상은 DRAM의 스탠-바이 전류를 증가시켜 소자의 불량을 유발하여 수율을 감소시키는 문제점이 있다.
이러한 문제점을 해결하기 위하여 측벽 산화막의 두께를 증가시키거나 채널 길이를 증가시키는 방법이 제안되었으나, 측벽 산화막의 두께가 증가되면 갭-필 특성이 악화되고 활성 영역의 폭을 감소시켜 트랜지스터의 구동 전류 감소, 문턱 전압 감소 및 리프레시 특성의 악화 등을 유발하는 문제가 있다.
상기 문제점을 해결하기 위하여, 주변 회로 영역의 라이너 산화막을 제거하고 노출된 라이너 질화막을 플라즈마를 이용한 산화 공정으로 산화시킨 후 소자 분리막을 형성함으로써 HEIP 현상을 방지하고 리프레쉬 시간, 트랜지스터의 구동 전류 등 소자의 특성을 향상시키는 반도체 소자의 소자 분리막 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 소자 분리막 제조 방법은 pMOS 영역 및 nMOS 영역을 포함하는 주변회로 영역과 셀 영역을 구비한 반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계와, 소자 분리 영역으로 예정된 부분의 상기 패드 질화막, 패드 산화막 및 소정 두께의 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 표면에 측벽 산화막을 형성하는 단계와, 상기 반도체 기판 전면에 라이너 질화막 및 라이너 산화막을 순차적으로 형성하는 단계와, 상기 주변 회로 영역의 nMOS 영역 및 pMOS 영역에 형성된 라이너 산화막 중 적어도 상기 pMOS 영역의 라이너 산화막을 제거하여 상기 제거된 라이너 산화막 하 부의 라이너 질화막을 노출시키는 단계와, 상기 라이너 질화막의 노출된 부분을 산화시키는 단계와, 전체 표면 상부에 상기 트렌치를 매립하는 갭-필 산화막을 형성하는 단계와, 평탄화식각 공정을 수행하여 상기 패드 질화막을 노출시키는 단계; 및 상기 패드 질화막 및 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 소자 분리막 제조 방법의 실시예를 도시한 단면도들이다.
도 2a를 참조하면, 셀 영역(2000a)과 pMOS 영역(3000a) 및 nMOS 영역(3000b)을 포함하는 주변회로 영역(2000b)을 구비한 반도체 기판(100) 상부에 패드 산화막(110) 및 패드 질화막(120)을 순차적으로 형성한다.
도 2b를 참조하면, 소자 분리 영역으로 예정된 부분의 패드 질화막(120), 패드 산화막(110) 및 소정 두께의 반도체 기판(100)을 식각하여 트렌치(130)를 형성한다.
도 2c를 참조하면, 트렌치(130)의 표면에 측벽 산화막(140)을 형성한 후 반도체 기판(100)의 전면에 라이너 질화막(150) 및 라이너 산화막(160)을 순차적으로 형성한다. 여기서, 측벽 산화막(140)은 20 내지 200Å의 두께로 형성하고 NH3, N2O 또는 NO 분위기에서 열처리하는 것이 바람직하며 라이너 질화막(150)은 20 내지 100Å의 두께로 형성하고 H2 분위기에서 열처리하는 것이 바람직하다. 또한, 라이너 산화막(160)은 20 내지 200Å의 두께로 형성하는 것이 바람직하다.
도 2d를 참조하면, 셀 영역(2000a) 및 주변 회로 영역(2000b)의 nMOS 영역(3000b)을 도포하는 감광막 패턴(미도시)을 형성하고 상기 감광막 패턴을 식각 마스크로 pMOS 영역(3000a)에 형성된 라이너 산화막(160)을 제거하여 라이너 산화막 패턴(165)을 형성한다. pMOS 영역(3000a)에 형성된 라이너 산화막(160)의 제거 공정에 의하여 pMOS 영역(3000a)의 라이너 질화막(150)이 노출된다.
본 발명의 다른 실시예로서, 도 3a에 도시된 바와 같이, 셀 영역(2000a)을 도포하는 감광막 패턴(미도시)을 형성하고 상기 감광막 패턴을 식각 마스크로 pMOS 영역(3000a) 및 nMOS 영역(3000b)을 포함하는 주변 회로 영역(2000b)에 형성된 라이너 산화막(160) 전체를 제거하여 주변 회로 영역(2000b)의 라이너 질화막(150)을 노출시킬 수도 있다.
도 2e를 참조하면, 라이너 질화막(150)의 노출된 부분을 산화시킨다. pMOS 영역(3000a)의 라이너 산화막(160)만 제거된 경우에는 pMOS 영역(3000a)의 라이너 질화막(150)만을 바람직하게는 산화시키고, pMOS 영역(3000a) 및 nMOS 영역(3000b)을 포함하는 주변 회로 영역(2000b) 라이너 산화막(160) 전체가 제거된 경우에는 주변 회로 영역(2000b) 전체의 라이너 질화막(160)을 산화시킨다. 여기서, 라이너 질화막(160)의 산화 공정은 플라즈마를 이용한 산화 공정인 것이 바람직하다.
도 2f를 참조하면, 전체 표면 상부에 트렌치(130)를 매립하는 갭-필 산화막 (170)을 형성한다. 여기서, 갭-필 산화막(170)은 HDP(High Density Plasma) 산화막인 것이 바람직하며, 라이너 질화막(160)의 산화 공정은 상기 HDP 산화막 형성시 동시에 수행될 수 있다. 즉, 고밀도 플라즈마를 사용하여 갭-필 산화막(170)을 형성하는 공정에서 라이너 질화막(160)의 노출된 부분을 플라즈마를 이용하여 산화시킬 수도 있다.
도 2g를 참조하면, 패드 질화막(120)이 노출될 때까지 갭-필 산화막(170)을 평탄화식각한다. 다음에는, 패드 질화막(120) 및 패드 산화막(130)을 제거하여 소자 분리막(180)을 형성한다. 본 발명의 다른 실시예에 따라 주변 회로 영역(2000b)의 라이너 산화막(160)을 모두 제거한 경우에는 도 3b와 같은 소자 분리막(180)을 얻을 수 있다.
본 발명에 따른 반도체 소자의 소자 분리막 제조 방법은 주변 회로 영역의 라이너 산화막을 제거하고 라이너 질화막을 산화시킨 후 소자 분리막을 형성함으로써 전자 트랩을 감소시켜 HEIP 현상을 방지하고 HEIP 현상으로 인해 유발되는 소자 특성의 저하를 방지하는 효과가 있다. 또한 측벽 산화막의 두께를 증가시키지 않더라도 HEIP 현상을 방지할 수 있으므로 트랜지스터의 구동 전류 감소, 문턱 전압 감소 및 리프레시 특성의 악화 등을 방지하는 효과가 있다.

Claims (11)

  1. pMOS 영역 및 nMOS 영역을 포함하는 주변회로 영역과 셀 영역을 구비한 반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;
    소자 분리 영역으로 예정된 부분의 상기 패드 질화막, 패드 산화막 및 소정 두께의 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 표면에 측벽 산화막을 형성하는 단계;
    상기 반도체 기판 전면에 라이너 질화막 및 라이너 산화막을 순차적으로 형성하는 단계;
    상기 주변 회로 영역의 nMOS 영역 및 pMOS 영역에 형성된 라이너 산화막 중 적어도 상기 pMOS 영역의 라이너 산화막을 제거하여 상기 제거된 라이너 산화막 하부의 라이너 질화막을 노출시키는 단계;
    상기 라이너 질화막의 노출된 부분을 산화시키는 단계;
    전체 표면 상부에 상기 트렌치를 매립하는 갭-필 산화막을 형성하는 단계;
    평탄화식각 공정을 수행하여 상기 패드 질화막을 노출시키는 단계; 및
    상기 패드 질화막 및 패드 산화막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
  2. 제1항에 있어서,
    상기 측벽 산화막을 NH3, N2O 또는 NO 분위기에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
  3. 제1항에 있어서,
    상기 라이너 질화막을 H2 분위기에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
  4. 제1항에 있어서,
    라이너 산화막을 제거하는 단계는
    상기 셀 영역 및 상기 nMOS 영역을 도포하는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각 마스크로 상기 pMOS 영역의 라이너 산화막을 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
  5. 제1항에 있어서,
    라이너 산화막을 제거하는 단계는
    상기 셀 영역을 도포하는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각 마스크로 상기 nMOS 영역 및 pMOS 영역을 포함하는 주변 회로 영역의 라이너 산화막을 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
  6. 제1항에 있어서,
    상기 라이너 질화막의 노출된 부분을 산화시키는 단계는 플라즈마를 이용한 산화 공정인 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
  7. 제1항에 있어서,
    상기 측벽 산화막의 두께는 20 내지 200Å인 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
  8. 제1항에 있어서,
    상기 라이너 질화막의 두께는 20 내지 100Å인 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
  9. 제1항에 있어서,
    상기 라이너 산화막의 두께는 20 내지 200Å인 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
  10. 제1항에 있어서,
    상기 평탄화 식각 공정은 CMP 공정으로 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
  11. 제 1항에 있어서
    상기 라이너 질화막의 노출된 부분을 산화시키는 단계는 상기 갭-필 산화막을 플라즈마를 이용하여 HDP 산화막으로 형성하는 공정과 동시에 수행되는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
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