KR20080114065A - 반도체 소자의 소자분리막 형성 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 소자분리막 형성 방법은, 소자분리영역 및 활성영역을 갖는 반도체 기판의 셀 및 페리 영역에 각각 제1절연막이 매립된 트랜치를 형성하는 단계; 상기 페리 영역 상에 하드마스크막을 형성하는 단계; 상기 제1절연막이 상기 셀 영역 트랜치 내에 일부 두께로 잔류하도록 상기 셀 영역의 제1절연막을 제거하는 단계; 상기 셀 영역의 트랜치가 매립되도록 상기 셀 영역 및 페리 영역 상에 제2절연막을 형성하는 단계; 상기 제2절연막을 평탄화하는 단계; 및 상기 페리 영역 상의 하드마스크막을 제거하는 단계를 포함한다.
Description
도 1은 종래 갭필 공정이 진행된 소자분리막을 도시한 사진.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성 방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 기판 202 : 제1하드마스크막
204 : 측벽산화막 206 : 선형질화막
208 : 선형산화막 210 : 제1절연막
212 : 제2하드마스크막 216 : 제2절연막
T : 트랜치
본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 보다 상세하게는, 선형질화막의 소실을 방지함과 아울러 보이드의 형성 없이 소자분리막을 형성할 수 있는 반도체 소자의 소자분리막 형성 방법에 관한 것이다.
반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 치수의 고정밀화에 대한 요구가 점점 높아지고 있으며, 상기 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다.
소자분리막은 반도체 소자에서 가장 작은 폭의 패턴이 형성되는 셀(Cell) 영역의 활성(Active)층 사이를 전기적으로 분리시키는 영역이다. 상기 소자분리막은 종래 로커스(LOCOS) 공정에 의해 형성되었으나, 상기 로커스 공정은 소자분리막의 면적을 증대시킴과 아울러 누설전류를 발생시킨다. 따라서, 최근에는 STI(Shallow Trench Isolation) 공정을 이용하여 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 소자분리막을 형성하고 있다.
상기 STI 공정을 이용한 소자분리막의 형성 공정을 간단히 살펴보면, 우선, 활성영역과 소자분리영역을 구분하기 위하여 셀 및 페리 영역을 포함하는 반도체 기판 상에 마스크패턴을 형성하고, 식각 공정을 진행하여 반도체 기판에 트렌치를 형성한다. 이어서, 상기 트렌치 표면에 측벽산화막, 선형질화막(Nitride) 및 선형산화막(Oxide)을 형성한 후, 상기 트랜치가 매립되도록 소자분리막용 산화막을 증착한다. 그런 다음, 소자분리용 산화막을 CMP한 후, 상기 마스크패턴을 제거하여 소자분리막을 형성한다.
한편, 게이트 길이가 0.10㎛ 이하로 고집적화된 반도체 소자의 경우, 좁아지는 패턴 특성에 의해 전자가 통하는 길이인 채널 길이(Channel length)가 짧아지고, 이는, 문턱전압(Vt)을 감소시켜 전류의 흐름을 제어하기 어려운 문제를 발생시 킨다. 이에, 게이트 부분 하부를 일부 깊이로 식각해 짧아진 채널 길이를 늘려주는 리세스 게이트(Recessed gate) 구조의 사용이 필수적이다.
그러나. 리세스 게이트 구조를 갖는 반도체 소자의 경우, 상기 리세스된 채널로부터 누설되는 전자를 차단하기 위하여 높은 종횡비를 갖는 소자분리막의 형성이 필요하다. 따라서, 반도체 소자의 고집적화 및 리세스 게이트 구조에 의해 소자분리막은 큰 종횡비로 형성되어야 하며, 상기 큰 종횡비에 의해 소자분리막 내에 절연물질의 갭필(Gap Fill)하는 공정이 어려워지게 되었다.
현재, 큰 종횡비를 갖는 소자분리막의 갭필은 상기 소자분리막의 일부를 SOD(Spon On Dielectric)막으로 매립하고, 나머지 부분을 HDP(High Density Plasma)막으로 갭필하는 방법이 사용되고 있으나, 상기 방법은 셀 영역과 페리 영역간의 구조 차이에 의한 갭필 문제를 갖고 있다.
도 1은 종래 갭필 공정이 진행된 소자분리막을 도시한 사진이다.
도시된 바와 같이, 소자분리영역에 HDP막을 형성하는 경우, 큰 종횡비를 갖는 셀 영역에서는 고밀도 플라즈마에 의한 증착(Deposition)과 스퍼터링(Sputtering)에 의한 재증착(Redeposition) 및 스퍼터링이 동시에 발생하여 선형질화막의 소실 없이 HDP막을 형성할 수 있다. 그러나, 페리 영역에서는 상기 페리 영역의 구조상 고밀도 플라즈마에 의해 증착과 스퍼터링만 발생하므로 선형질화막의 소실이 발생한다.
이와 같이, 상기 페리 영역의 선형질화막 소실은, DRAM 동작에 있어, 트랜지스터를 구동하는 전류의 누설을 유발시켜 요구되는 트랜지스터의 전기적 특성을 얻 을 수 없다.
아울러, 상기 페리 영역의 선형질화막 소실을 줄이기 위해 스퍼터링 효과를 줄인 고밀도 플라즈마를 사용하여 공정을 진행하는 경우, 증착 및 스퍼터링이 동시에 일어나는 고밀도 플라즈마의 특성이 상당부분 사라져, 큰 종횡비를 갖는 셀 영역 트랜치의 상부에서 많이 증착이 발생하게 되고, 이에 따라, 소자분리막에 보이드가 발생하게 된다.
그리고, 소자분리막을 SOD막만으로 진행하는 경우, SOD막의 무른 특성으로 후속 리세스 게이트의 형성시 진행되는 식각 공정을 진행할 수 없다.
본 발명은 선형질화막의 소실을 방지함과 아울러 보이드의 형성 없이 소자분리막을 형성할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공한다.
본 발명에 따른 반도체 소자의 소자분리막 형성 방법은, 소자분리영역 및 활성영역을 갖는 반도체 기판의 셀 및 페리 영역에 각각 제1절연막이 매립된 트랜치를 형성하는 단계; 상기 페리 영역 상에 하드마스크막을 형성하는 단계; 상기 제1절연막이 상기 셀 영역 트랜치 내에 일부 두께로 잔류하도록 상기 셀 영역의 제1절연막을 제거하는 단계; 상기 셀 영역의 트랜치가 매립되도록 상기 셀 영역 및 페리 영역 상에 제2절연막을 형성하는 단계; 상기 제2절연막을 평탄화하는 단계; 및 상기 페리 영역 상의 하드마스크막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 반도체 기판에 제1절연막이 매립된 트랜치를 형성하는 단계는, 상기 반 도체 기판 상에 소자분리 영역을 노출시키는 마스크패턴을 형성하는 단계; 상기 반도체 기판을 식각하여 트랜치를 형성하는 단계; 상기 트랜치의 내부에 측벽산화막을 형성하는 단계; 상기 측벽산화막 및 마스크패턴을 포함한 반도체 기판 상에 선형질화막 및 선형산화막을 형성하는 단계; 상기 트랜치가 매립되도록 상기 반도체 기판 상에 제1절연막을 형성하는 단계; 상기 제1절연막을 열처리하는 단계; 및 상기 제1절연막을 평탄화하는 단계를 포함하는 것을 특징으로 한다.
상기 제1절연막은 SOD(Spin on dielectric)막으로 형성하는 것을 특징으로 한다.
상기 제2절연막은 HDP(Digh density plasma)막으로 형성하는 것을 특징으로 한다.
상기 하드마스크막은 실리콘질화막(SiN), 실리콘질산화막(SiON) 및 폴리실리콘막 중 어느 하나로 형성하는 것을 특징으로 한다.
상기 하드마스크막은 10 ∼ 10000Å의 두께로 형성하는 것을 특징으로 한다.
상기 제1절연막은 습식 식각 공정으로 제거하는 것을 특징으로 한다.
상기 하드마스크막은 습식 식각 공정, 건식 식각 공정 및 CMP 중 어느 하나로 제거하는 것을 특징으로 한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
본 발명은, 소자분리막의 형성시 페리 영역만을 가리는 마스크 공정을 이용 하여 종횡비가 큰 셀 영역에서 SOD막 및 HDP 막으로 이루어진 소자분리막을 형성하고, 페리 영역에서 SOD막만으로 이루어진 소자분리막을 형성하여 셀 영역 소자분리막에서의 보이드 발생을 억제하고, 페리 영역 소자분리막에서의 선형질화막의 소실을 방지한다.
자세하게, 셀 및 페리 영역의 소자분리 영역에 트랜치를 형성하고, SOD막을 매립한 후 평탄화한다. 이어서, 상기 페리 영역 상에만 하드마스크막을 형성하여 상기 셀 영역의 SOD막을 노출시키고, 식각 공정을 진행하여 셀 영역의 SOD막을 일부 두께가 잔류하도록 제거한다. 이후, HDP막으로 상기 셀 영역의 트랜치를 매립하고 페리 영역의 하드마스크막을 제거한 후, 평탄화하여 셀 영역은 HDP막과 SOD막의 적층막으로 형성하고 페리 영역은 SOD막으로 소자분리막을 형성한다.
따라서, 증착 및 스퍼터링 현상이 동시에 진행되는 고밀도 플라즈마 공정을 이용하여 종횡비가 큰 셀 영역에 소자분리막을 형성함으로써 보이드의 발생을 억제할 수 있고, 페리 영역에서는 고밀도 플라즈마 공정이 진행되지 않음으로써 선형질화막 소실을 방지할 수 있어 반도체 소자의 전기적인 특성 열화를 방지할 수 있다.
이하에서는, 도 2a 내지 도 2e를 참조하여 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성 방법을 상세히 설명하도록 한다.
도 2a를 참조하면, 셀 영역 및 페리 영역을 포함하는 반도체 기판(200) 상에 활성영역과 소자분리영역을 구분하기 위하여 상기 셀 및 페리 영역에 각각 소자분리영역을 노출시키는 제1하드마스크막(202)을 형성한다. 상기 제1하드마스크막(202)은 바람직하게 패드산화막과 패드질화막의 적층막으로 이루어진다. 이어서, 상기 제1하드마스크막(202)을 식각 마스크로 이용해서 상기 반도체 기판(200)을 식각하여 소자분리영역에 트렌치(T)를 형성한다.
이어서, 상기 트렌치(T)의 계면 상태가 후속 공정에서 문제될 소지가 있으므로 고온의 퍼니스(Purnace)에서 산화공정을 수행해서, 상기 트렌치(T) 표면에 측벽산화막(204)을 형성한다. 그런 다음, 상기 측벽산화막(204) 상에 후속 공정으로 형성되는 소자분리막용 산화막과의 열팽창계수, 스트레스 및 접착력 문제를 해결하기 위해 선형질화막(206) 및 선형산화막(208)을 형성한다.
이후, 상기 트랜치(T)가 매립되도록 상기 선형산화막(208)을 포함한 반도체기판(200) 상에 제1절연막(210)을 형성한다. 상기 제1절연막(210)은 소자분리막용 산화막으로서, 바람직하게 스핀-코팅 공정을 이용한 SOD(Spin on dielectric)막으로 형성한다.
상기 제1절연막(210)을 열처리한 후, 상기 제1절연막(210)을 CMP(Chemical mechanical polishing)하여 상기 제1하드마스크막(202)이 노출되도록 평탄화한다.
도 2b를 참조하면, 상기 셀 영역 및 페리 영역을 포함하는 반도체 기판(200) 상에 제2하드마스크막(212)을 형성한다. 상기 제2하드마스크막(212)은 산화막 계열의 막을 제외한 실리콘질화막(SiN), 실리콘질산화막(SiON) 및 폴리실리콘막 중 어느 하나의 막으로 10 ∼ 10000Å의 두께로 형성한다.
그런 다음, 상기 셀 영역의 제1하드마스크막(212)이 노출되도록 상기 페리 영역 상에만 포토레지스트로 이루어진 마스크패턴(214)을 형성한다.
도 2c를 참조하면, 상기 셀 영역에 식각 공정을 진행하여 상기 셀 영역 상의 제2하드마스크막(212)을 제거한 후, 상기 셀 영역의 트렌치(T) 내부에 형성되어 있는 SOD막(210)이 소정 두께로 잔류하도록 상기 셀 영역 트랜치(T) 내부의 상기 SOD막(210)을 제거한다. 상기 SOD막(210)의 제거는 바람직하게 습식 식각 공정으로 진행되며, 페리 영역의 SOD막(210)은 제2하드마스크막(212)에 의해 제거되지 않는다.
도 2d를 참조하면, 상기 페리 영역 상의 마스크패턴을 제거한 후, 상기 셀 영역의 트랜치(T)가 매립되도록 상기 셀 및 페리 영역을 포함한 반도체 기판(200) 상에 HDP 산화막(216)을 형성한다.
도 2e를 참조하면, 상기 셀 및 페리 영역 상에 형성된 HDP 산화막(216)을 CMP 하여 평턴화한 후, 상기 페리 영역에 형성된 제2하드마스크막을 습식 식각, 건식 식각 및 CMP 중 어느 하나의 공정을 사용하여 제거한다.
도 2f를 참조하면, 상기 셀 및 페리 영역 상에 형성된 상기 제1하드마스크막을 제거하여 소자분리막의 형성을 완료한다.
이와 같이, 본 발명은 페리 영역만을 가리는 마스크 공정을 이용하여 셀 영역의 소자분리막은 HDP막과 SOD막의 적층막으로 형성하고 페리 영역의 소자분리막은 SOD막만으로 형성하여, 셀 영역 소자분리막에서의 보이드 발생을 억제하고, 페리 영역 소자분리막에서의 선형질화막의 소실을 방지하여 반도체 소자의 전기적인 특성 열화를 방지할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 고밀도 플라즈마 공정 및 페리 영역만을 가리는 마스크 공정을 이용하여 셀 영역의 소자분리막은 HDP막과 SOD막의 적층막으로 형성하고 페리 영역의 소자분리막은 SOD막만으로 형성하여, 셀 영역 소자분리막에서의 보이드 발생을 억제할 수 있고, 페리 영역 소자분리막에서의 선형질화막의 소실을 방지할 수 있다.
따라서, 반도체 소자의 전기적인 특성 열화를 방지할 수 있다.
Claims (8)
- 소자분리영역 및 활성영역을 갖는 반도체 기판의 셀 및 페리 영역에 각각 제1절연막이 매립된 트랜치를 형성하는 단계;상기 페리 영역 상에 하드마스크막을 형성하는 단계;상기 제1절연막이 상기 셀 영역 트랜치 내에 일부 두께로 잔류하도록 상기 셀 영역의 제1절연막을 제거하는 단계;상기 셀 영역의 트랜치가 매립되도록 상기 셀 영역 및 페리 영역 상에 제2절연막을 형성하는 단계;상기 제2절연막을 평탄화하는 단계;상기 페리 영역 상의 하드마스크막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 반도체 기판에 제1절연막이 매립된 트랜치를 형성하는 단계는,상기 반도체 기판 상에 소자분리 영역을 노출시키는 마스크패턴을 형성하는 단계;상기 반도체 기판을 식각하여 트랜치를 형성하는 단계;상기 트랜치의 내부에 측벽산화막을 형성하는 단계;상기 측벽산화막 및 마스크패턴을 포함한 반도체 기판 상에 선형질화막 및 선형산화막을 형성하는 단계;상기 트랜치가 매립되도록 상기 반도체 기판 상에 제1절연막을 형성하는 단계;상기 제1절연막을 열처리하는 단계; 및상기 제1절연막을 평탄화하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 제1절연막은 SOD(Spin on dielectric)막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 제2절연막은 HDP(Digh density plasma)막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 하드마스크막은 실리콘질화막(SiN), 실리콘질산화막(SiON) 및 폴리실리콘막 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 하드마스크막은 10 ∼ 10000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 제1절연막은 습식 식각 공정으로 제거하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 하드마스크막은 습식 식각 공정, 건식 식각 공정 및 CMP 중 어느 하나로 제거하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8198171B2 (en) | 2009-10-30 | 2012-06-12 | Hynix Semiconductor Inc. | Semiconductor device and fabrication method thereof |
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2007
- 2007-06-26 KR KR1020070063264A patent/KR20080114065A/ko not_active Application Discontinuation
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| US8198171B2 (en) | 2009-10-30 | 2012-06-12 | Hynix Semiconductor Inc. | Semiconductor device and fabrication method thereof |
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