KR20090011947A - 반도체 소자의 소자분리막 형성 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 소자분리막 형성 방법은,소자분리영역 및 활성영역을 갖는 반도체 기판의 셀 및 페리 영역에 각각 트랜치를 형성하는 단계; 상기 반도체 기판 상에 상기 셀 영역의 트랜치가 매립되도록 함과 아울러 상기 페리 영역의 트랜치에는 일정 높이로 매립되도록 제1절연막을 형성하는 단계; 상기 제1절연막 상에 상기 페리 영역의 트랜치가 매립되도록 제2절연막을 형성하는 단계; 상기 제1 및 제2절연막을 경화시키는 단계; 및 상기 제1 및 제2절연막을 평탄화하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로서, 보다 상세하게는, 소자분리막을 형성하기 위한 경화 공정시 발생하는 소자분리막의 슬립을 방지하여 반도체 소자의 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 소자분리막 형성 방법에 관한 것이다.
반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 치수의 고정밀화에 대한 요구가 점점 높아지고 있으며, 상기 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다.
소자분리막은 반도체 소자에서 가장 작은 폭의 패턴이 형성되는 셀(Cell) 영역의 활성(Active)층 사이를 전기적으로 분리시키는 영역이다. 상기 소자분리막은 종래 로커스(LOCOS) 공정에 의해 형성되었으나, 상기 로커스 공정은 소자분리막의 면적을 증대시킴과 아울러 누설전류를 발생시킨다. 따라서, 최근에는 STI(Shallow Trench Isolation) 공정을 이용하여 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 소자분리막을 형성하고 있다.
상기 STI 공정을 이용한 소자분리막의 형성 공정을 간단히 살펴보면, 우선, 활성영역과 소자분리영역을 구분하기 위하여 셀 및 페리 영역을 포함하는 반도체 기판 상에 마스크패턴을 형성하고, 식각 공정을 진행하여 반도체 기판에 트렌치를 형성한다. 이어서, 상기 트렌치 표면에 측벽산화막, 선형질화막(Nitride) 및 선형산화막(Oxide)을 형성한 후, 상기 트랜치가 매립되도록 소자분리막용 산화막을 증착한다. 그런 다음, 소자분리용 산화막을 CMP한 후, 상기 마스크패턴을 제거하여 소자분리막을 형성한다.
한편, 최근에는 반도체 소자의 고집적화에 따라 게이트 하부를 일부 깊이로 식각해 짧아진 채널 길이를 늘려주는 리세스 게이트(Recessed gate) 구조의 사용이 필수적이며, 상기 리세스된 채널로부터 누설되는 전자를 차단하기 위하여 높은 종횡비를 갖는 소자분리막의 형성이 필요하게 되었다. 따라서, 반도체 소자의 고집적화 및 리세스 게이트 구조에 의해 소자분리막은 큰 종횡비로 형성되어야 하며, 상기 큰 종횡비에 의해 소자분리막 내에 절연물질의 갭필(Gap Fill)하는 공정이 어려워지게 되었다. 이에 따라, 상기 큰 종횡비를 갖는 소자분리막의 갭필 문제를 해결하기 위해 SOD(Spon On Dielectric)와 같이 흐름 특성이 우수한 갭필 물질이 도입되게 되었다.
그러나, 상기 흐름 특성이 우수한 절연물질의 경우, 갭필을 완료한 후 후속 경화 공정을 통해 절연막을 형성하는데, 이때, 과도한 압축 스트레스(Compressive stress)가 발생하게 된다. 상기 스트레스는 페리(Peri) 영역의 미세 패턴에 전 위(Dislocation)을 유발시키고, 심한 경우 슬립(Slip)이 발생하게 되어 공정 진행이 불가능한 경우가 발생하게 된다.
도 1a 및 도 1b는 종래 반도체 소자의 제조 과정에서 발생하는 불량을 설명하기 위하여 도시한 사진이다.
도 1a를 참조하면, 반도체 기판에 스핀-코팅 방법으로 소자분리막 영역에 SOD를 갭필 및 경화시키고, 상기 SOD막을 CMP(Chemical mechanical polishing)하여 소자분리막을 형성한 후, 상기 소자분리막 형성을 위한 마스크패턴일 질화막을 제거하는 공정을 진행할 경우, 상기 질화막이 완전히 제거되지 않는 영역이 발생하게 돈다.
이는, 도 2에 도시된 바와 같이, 상기 SOD막을 약 950℃ 정도의 고온에서 경화시킬 때 상기 질화막이 제거되지 않은 영역의 활성 영역에는 과도한 압축 스트레스에 의해 전위와 슬립이 발생한다.
본 발명은 소자분리막을 형성하기 위한 경화 공정시 발생하는 소자분리막의 슬립을 방지하여 반도체 소자의 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 소자분리막 형성 방법을 제공한다.
본 발명에 따른 반도체 소자의 소자분리막 형성 방법은,소자분리영역 및 활성영역을 갖는 반도체 기판의 셀 및 페리 영역에 각각 트랜치를 형성하는 단계; 상 기 반도체 기판 상에 상기 셀 영역의 트랜치가 매립되도록 함과 아울러 상기 페리 영역의 트랜치에는 일정 높이로 매립되도록 제1절연막을 형성하는 단계; 상기 제1절연막 상에 상기 페리 영역의 트랜치가 매립되도록 제2절연막을 형성하는 단계; 상기 제1 및 제2절연막을 경화시키는 단계; 및 상기 제1 및 제2절연막을 평탄화하는 단계를 포함하는 것을 특징으로 한다.
상기 제1절연막은 SOD막으로 형성하는 것을 특징으로 한다.
상기 제2절연막은 HDP막으로 형성하는 것을 특징으로 한다.
상기 제1절연막은 상기 페리 영역의 트랜치 내에 상기 트랜치의 전체의 30 ∼ 60%의 높이가 되도록 매립하는 것을 특징으로 한다.
본 발명은 반도체 소자의 소자분리막 형성시, 페리 영역의 소자분리막의 SOD막 및 HDP막의 적층막으로 형성하여 종래 SOD막 만으로 소자분리막을 형성할 경우, 경화 공정에서 페리 영역의 반도체 기판의 활성 영역에 발생하는 전위 및 슬립을 방지한다.
자세하게, 반도체 소자에 소자분리막을 형성하기 위하여 셀 및 페리 영역의 트랜치에 소자분리막 형성 물질을 갭필 할 때, 셀 영역의 트랜치 내에는 SOD막으로만 갭필하고, 페리 영역의 트랜치 내부에는 SOD막과 HDP막의 적층막을 갭필한다.
이에 따라, 소자분리막을 형성하기 위한 경화 공정시 상기 SOD막이 줄어들면서(Shrink) 발생하는 압축 스트레스를 상기 HDP막의 인장 스트레스(Tensile stress)가 보상하여 활성 영역에 인가되는 스트레스를 줄여 소자분리막 측면 활성 영역의 전위 및 슬립을 방지한다.
따라서, 소자분리막의 전위 및 슬립을 방지하여 반도체 소자의 신뢰성 및 수율을 향상시킬 수 있다.
이하에서는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성 방법을 도 2a 내지 도 2d를 참조하여 상세히 설명하도록 한다.
도 2a를 참조하면, 셀 영역 및 페리 영역을 포함하는 반도체 기판(100) 상에 활성영역과 소자분리영역을 구분하기 위하여 상기 셀 및 페리 영역에 각각 소자분리영역을 노출시키는 마스크패턴(106)을 형성한다. 상기 마스크패턴(106)은 바람직하게 패드산화막(102)과 패드질화막(104)의 적층막으로 이루어진다.
이어서, 상기 마스크패턴(106)을 식각 마스크로 이용해서 상기 반도체 기판(100)의 노출된 영역을 식각하여 소자분리영역에 트렌치(T)를 형성한다.
그런 다음, 상기 트렌치(T)의 계면 상태가 후속 공정에서 문제될 소지가 있으므로 고온의 퍼니스(Purnace)에서 산화공정을 수행해서, 상기 트렌치(T) 표면에 측벽산화막(108)을 형성한다.
이후, 상기 측벽산화막(108) 상에 후속 공정으로 형성되는 소자분리막용 산화막과의 열팽창계수, 스트레스 및 접착력 문제를 해결하기 위해 선형질화막(110) 및 선형산화막(112)을 형성한다.
도 2b를 참조하면, 상기 반도체 기판(100)의 셀 영역에 형성된 공간이 좁은 트랜치(T)는 완전히 매립되도록 함과 아울러 상기 페리 영역의 상대적으로 넓은 공간의 트랜치(T)는 일정 높이로만 매립되도록 제1절연막(114)을 형성한다. 상기 제1 절연막(114)은 소자분리막용 산화막으로서, 바람직하게 스핀-코팅 공정을 이용한 SOD(Spin on dielectric)막으로 형성하며, 스핀-코팅 공정 시 SOD의 양을 조절하여 매립 공정을 수행한다.
도 2c를 참조하면, 상기 SOD막(114)이 형성된 반도체 기판(100) 상에 상기 페리 영역의 트랜치(T)가 완전히 매립되도록 HDP(High density plasma)막(116)을 형성한다.
그런 다음, 상기 반도체 기판(100)에 열 공정을 진행하여 상기 SOD막(114) 및 HDP막(116) 경화시킨다. 이때, 상기 열 공정시 상기 SOD막(114)이 줄어들면서(Shrink) 발생하는 압축 스트레스를 상기 HDP막(116)의 인장 스트레스(Tensile stress)가 보상하여 활성 영역에 인가되는 스트레스를 줄여 소자분리막 측면 활성 영역의 전위 및 슬립을 방지한다.
도 2d를 참조하면, 상기 HDP막(116)막 및 SOD막에 CMP 공정을 진행하여 평탄화한 후, 상기 마스크패턴을 제거하여 소자분리막의 형성을 완료한다.
이상에서와 같이, 본 발명은 페리 영역의 트랜치 내부에는 SOD막과 HDP막의 적층막을 갭필하고 경화시켜 소자분리막을 형성함으로써, 경화 공정시 상기 SOD막이 줄어들면서(Shrink) 발생하는 압축 스트레스를 상기 HDP막의 인장 스트레스(Tensile stress)가 보상하여 활성 영역에 인가되는 스트레스를 줄여 소자분리막 측면 활성 영역의 전위 및 슬립을 방지할 수 있다.
따라서, 소자분리막의 전위 및 슬립을 방지하여 반도체 소자의 신뢰성 및 수율을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 및 도 1b는 종래 반도체 소자의 제조 과정에서 발생하는 불량을 설명하기 위하여 도시한 사진.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성 방법을 설명하기 위한 공정별 단면도.
Claims (4)
- 소자분리영역 및 활성영역을 갖는 반도체 기판의 셀 및 페리 영역에 각각 트랜치를 형성하는 단계;상기 반도체 기판 상에 상기 셀 영역의 트랜치가 매립되도록 함과 아울러 상기 페리 영역의 트랜치에는 일정 높이로 매립되도록 제1절연막을 형성하는 단계;상기 제1절연막 상에 상기 페리 영역의 트랜치가 매립되도록 제2절연막을 형성하는 단계;상기 제1 및 제2절연막을 경화시키는 단계; 및상기 제1 및 제2절연막을 평탄화하는 단계;를포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 제1절연막은 SOD막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 제2절연막은 HDP막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 제1절연막은 상기 페리 영역의 트랜치 내에 상기 트랜치의 전체의 30 ∼ 60%의 높이가 되도록 매립하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
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|---|---|---|---|---|
| US8129238B2 (en) | 2010-01-06 | 2012-03-06 | Samsung Electronics Co., Ltd. | Semiconductor devices having dual trench, methods of fabricating the same, and electronic system having the same |
| US8530329B2 (en) | 2010-08-05 | 2013-09-10 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices having various isolation regions |
| KR101528391B1 (ko) * | 2011-08-25 | 2015-06-11 | 도쿄엘렉트론가부시키가이샤 | 트렌치의 매립 방법 및 반도체 집적 회로 장치의 제조 방법 |
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2007
- 2007-07-27 KR KR1020070076014A patent/KR20090011947A/ko not_active Application Discontinuation
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| US8519484B2 (en) | 2010-01-06 | 2013-08-27 | Samsung Electronics Co., Ltd. | Semiconductor devices having dual trench, methods of fabricating the same, and electronic system having the same |
| US8530329B2 (en) | 2010-08-05 | 2013-09-10 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices having various isolation regions |
| KR101528391B1 (ko) * | 2011-08-25 | 2015-06-11 | 도쿄엘렉트론가부시키가이샤 | 트렌치의 매립 방법 및 반도체 집적 회로 장치의 제조 방법 |
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