KR101167194B1 - 반도체 소자의 소자 분리막 형성방법 - Google Patents

반도체 소자의 소자 분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자에서 조밀지역과 소밀지역 간의 단차에 의해 야기되는 소자 분리막의 손실에 의한 누설전류를 방지할 수 있는 반도체 소자의 소자 분리막 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 제1 지역과, 상기 제1 지역보다 소자 분리막용 트렌치가 소밀하게 형성될 제2 지역으로 정의된 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계와, 상기 패드 질화막, 상기 패드 산화막 및 상기 기판을 식각하여 상기 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 소자 분리막용 절연막을 증착하는 단계와, 상기 소자 분리막용 절연막을 평탄화하는 단계와, 상기 평탄화 공정시 상기 제1 및 제2 지역 간의 발생된 단차를 보상하기 위하여 상기 소자 분리막용 절연막이 형성된 상기 기판 상에 보상막을 코팅하는 단계와, 에치백 공정을 실시하여 상기 제1 및 제2 지역을 균일하게 평탄화하는 단계와, 상기 패드 질화막을 제거하는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법을 제공한다.
반도체 소자, 소자 분리막, 보상막, SOG막, BARC

Description

반도체 소자의 소자 분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 소자 분리막 형성방법을 도시한 공정 단면도.
도 2는 도 1a 내지 도 1d에 도시된 종래기술에 따른 반도체 소자의 소자 분리막 형성방법을 통해 제조된 반도체 소자에서 발생되는 누설전류를 설명하기 위하여 도시한 단면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위하여 도시한 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
10, 110 : 기판
11, 111 : 패드 산화막
12, 112 : 패드 질화막
13 : 포토레지스트 패턴
14 : 트렌치
15, 115 : HDP 산화막
15a, 15b, 115a, 115b : 소자 분리막
116 : 보상막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 STI(Shallow Trench Isolation) 공정을 적용하고 있는 반도체 소자의 소자 분리막 형성방법에 관한 것이다.
현재 로직(logic) 0.25급 이하의 소자 분리공정은 STI(Shallow Trench Isolation) 방식이 사용되고 있다. STI 방식은 기존의 LOCOS(LOCal Oxidation of Silicon) 방식에서 발생되는 문제, 예컨대 버즈 비크(bird's beak) 현상을 해결하였다.
일반적인 STI 방식을 소자 분리막 형성공정을 도 1a 내지 도 1d를 참조하여 설명하기로 한다.
도 1a 내지 도 1d는 일례로 반도체 소자 중 CMOS 이미지 센서의 소자 분리막 형성공정을 도시한 공정 단면도로서, 'DP'은 소자 분리막이 조밀하게 형성될 조밀 패턴(Dense Pattern) 지역으로 셀 영역(이하, 조밀지역이라 함)에 해당되며 ,'RP'는 소자 분리막이 소밀하게 형성될 소밀 패턴(Rare Pattern) 지역으로 SRAM 또는 로직소자, 예컨대 ADC(Analog/Digital Converter)가 형성될 주변회로 영역(이하, 소밀지역이라 함)에 해당된다.
먼저, 도 1a에 도시된 바와 같이, 조밀지역(DP)와 소밀지역(RP)으로 정의된 기판(10) 상에 패드 산화막(pad oxide, 11)과 패드 질화막(pad nitride, 12)을 순차적으로 형성한다.
이어서, 도 1b에 도시된 바와 같이, 마스크 공정을 실시하여 패드 질화막(12) 상에 포토레지스트 패턴(photoresist pattern, 13)을 형성한 후 이 포토레지스트 패턴(13)을 식각 마스크로 이용한 식각공정을 실시하여 트렌치(trench, 14)를 형성한다.
이어서, 도 1c에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(13)을 제거하고, 트렌치(14) 내부가 매립되도록 HDP(High Density Plasma) 산화막(15)을 증착한 다음, CMP(Chemical Mechanical Polishing) 공정을 실시하여 평탄화한다. 이때, 패턴 밀도가 낮은 소밀지역(RP)은 패턴 밀도가 높은 조밀지역(DP)에 비해 상대적으로 연마율이 높아 잔류되는 패드 질화막(12)의 두께가 조밀지역(DP)에서보다 낮게 제어된다. 결국, 동도면에 도시된 바와 같이 소밀지역(RP)에 비해 조밀지역(DP)에서 더 높게(H1>H2) 패드 질화막(12)이 잔류되게 된다.
이어서, 도 1d에 도시된 바와 같이, 습식식각공정(16)을 실시하여 패드 질화막(12)을 제거한 후 세정공정(미도시)을 실시하여 패드 산화막(11)을 제거한다. 이로써, 동도면에 도시된 바와 같은 소자 분리막(15a, 15b)이 정의된다. 이때, 도 1c 와 같이 조밀지역(DP)에서 비교적 두껍게 잔류된 패드 질화막(12)을 제거하기 위하여 식각타겟을 설정하는 경우 소밀지역(RP)에서 소자 분리막(15b)이 과도식각되어 움푹 파이게 된다.
이와 같이, 종래기술에 따른 소자 분리막 형성공정에서는 조밀지역(DP)과 소밀지역(RP) 간에 잔류되는 패드 질화막(12)의 두께 차에 의해 후속 패드 질화막(12)을 제거하기 위한 습식식각공정(16)시 소밀지역(RP)의 소자 분리막(15b)이 과도식각되는 현상이 발생된다. 이처럼 과도식각되는 부위는 후속 게이트 전극을 정의하기 위한 식각공정시 중첩마진(overlap margin)의 부족으로 인해 오정렬(misalign)되어 소자 분리막(15b)의 측부가 손실(도2의 'A'참조)되는 경우 누설전류를 유발하는 원인이 된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위해 안출된 것으로서, 반도체 소자에서 조밀지역과 소밀지역 간의 단차에 의해 야기되는 소자 분리막의 손실에 의한 누설전류를 방지할 수 있는 반도체 소자의 소자 분리막 형성방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 일측면에 따른 본 발명은 제1 지역과, 상기 제1 지역보다 소자 분리막용 트렌치가 소밀하게 형성될 제2 지역으로 정의된 기판 상 에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계와, 상기 패드 질화막, 상기 패드 산화막 및 상기 기판을 식각하여 상기 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 소자 분리막용 절연막을 증착하는 단계와, 상기 소자 분리막용 절연막을 평탄화하는 단계와, 상기 평탄화 공정시 상기 제1 및 제2 지역 간의 발생된 단차를 보상하기 위하여 상기 소자 분리막용 절연막이 형성된 상기 기판 상에 보상막을 코팅하는 단계와, 에치백 공정을 실시하여 상기 제1 및 제2 지역을 균일하게 평탄화하는 단계와, 상기 패드 질화막을 제거하는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법을 제공한다.
상기 보상막은 스핀 코팅 방식으로 코팅되어 형성된다.
상기 보상막은 상기 패드 질화막과 식각 선택비가 높은 산화막 계열의 물질로 형성한다.
상기 보상막은 SOG막 또는 포토레지스트막 계열의 BARC막으로 형성한다.
상기 보상막은 산화질화막으로 형성한다.
상기 보상막은 BPSG, PSG 및 TEOS막 중 선택된 어느 하나의 막으로 형성한다.
상기 에치백 공정은 상기 보상막과 상기 패드 질화막 간의 식각 선택비를 높게하여 상기 제2 지역에만 상기 보상막이 잔류되도록 실시한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위하여 CMOS 이미지 센서의 소자 분리막 형성공정을 도시한 공정 단면도로서, 'DP'은 소자 분리막이 조밀하게 형성될 조밀 패턴 지역으로 셀 영역(이하, 조밀지역이라 함)에 해당되며 ,'RP'는 소자 분리막이 소밀하게 형성될 소밀 패턴 지역으로 SRAM 또는 로직소자, 예컨대 ADC가 형성될 주변회로 영역(이하, 소밀지역이라 함)에 해당된다.
먼저, 도 3a에 도시된 바와 같이, 조밀지역(DP)와 소밀지역(RP)으로 정의된 기판(110) 상에 패드 산화막(111)과 패드 질화막(112)을 순차적으로 형성한 후 패드 질화막(112), 패드 산화막(111) 및 기판(110)을 식각하여 트렌치(미도시)를 형성한다.
이어서, 트렌치를 형성하기 위한 식각공정시 트렌치 내부면의 손상을 보상하고, 모서리 부위의 라운딩(rounding) 처리를 위해 내부면에 월 산화막(wall oxide, 미도시)을 형성할 수도 있다.
이어서, 트렌치 내부가 매립되도록 소자 분리막용 절연막으로 매립 특성이 우수한 HDP 산화막(115)을 증착한 다음, CMP(Chemical Mechanical Polishing) 공정을 실시하여 평탄화한다. 이때, 패턴 밀도가 낮은 소밀지역(RP)은 패턴 밀도가 높은 조밀지역(DP)에 비해 상대적으로 연마율이 높아 잔류되는 패드 질화막(112)의 두께가 조밀지역(DP)에서보다 낮게 제어된다. 결국, 동도면에 도시된 바와 같이 소밀지역(RP)에 비해 조밀지역(DP)에서 더 높게(H1>H2) 패드 질화막(112)이 잔류되게 된다.
이어서, 도 3b에 도시된 바와 같이, HDP 산화막(115)을 포함하는 전체 구조 상부에 보상막(116)을 코팅(coating)한다. 이때, 보상막(116)은 조밀지역(DP)과 소밀지역(RP) 간의 단차를 보상하기 위하여 스핀 코팅(spin coating) 공정을 통해 증착되는 산화막 계열의 물질, 예컨대 SOG(Spin On Glass)막 또는 포토레지스트 계열의 BARC(Bottom Anti Reflection coating)막으로 형성한다. 이처럼 스핀 코팅 공정을 통해 보상막(116)을 형성하는 경우 조밀지역(DP)과 소밀지역(RP) 간에 단차가 존재한다 하더라도, 스핀 공정 특성 상 조밀지역(DP)과 소밀지역(RP) 간에 단차를 제거할 수 있다.
이외, 보상막(116)은 플로우(flow)가 가능한 BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate) 등의 산화막 계열의 물질로 형성하거나, 산화질화막으로 형성할 수도 있다.
이어서, 도 3c에 도시된 바와 같이, 에치백(etch back) 공정(117)을 실시하여 평탄화한다. 이때, 에치백 공정(117)은 보상막(116)과 패드 질화막(112) 간의 식각 선택비를 높게 하여 실시한다. 여기서, '116a'는 에치백 공정(117) 후 보상막(116)의 잔류막이다.
이어서, 도 3d에 도시된 바와 같이, 습식식각공정(118)을 실시하여 선택적으로 패드 질화막(112)만을 제거한다. 이때, 습식식각공정(118)은 인산(H3PO4)을 이용하여 실시한다. 이로써, 동도면에 도시된 바와 같은 프로파일을 갖는 소자 분리막(115a, 115b)이 정의된다. 여기서, 'H3'와 'H4'는 서로 동일한 높이로 균일해지게 된다.
이어서, 세정공정을 통해 패드 산화막(111)을 제거한 후 게이트 산화막(미도시)을 형성한 후 그 상부에 게이트 전극용 도프트(doped) 또는 언도프트(un-doped) 폴리 실리콘막(미도시)을 증착한다. 한편, 상기에서 패드 산화막(111)은 제거하지 않을 수도 있다.
지금까지 본 발명의 실시예에서는 CMOS 이미지 센서의 소자 분리막 형성방법을 일례로 들어 설명하였으나, 이는 일례로서 본 발명은 STI 공정을 적용하는 모든 반도체 소자, 예컨대 DRAM, SRAM, EEPROM, 플래시 메모리 소자에도 모두 적용할 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한 다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 소자 분리막을 분리하기 위한 CMP 공정 후 반도체 소자의 조밀지역과 소밀지역 간에 발생되는 단차를 보상하기 위하여 기판 상부에 스핀 코팅 방식으로 패드 질화막 간의 식각 선택비가 높은 물질을 코팅한 다음 에치백 공정을 통해 평탄화하여 소밀지역에서의 단차를 보상함으로써 소자 분리막의 손실을 방지하여 소자 분리막의 손실에 기인한 누설전류를 방지할 수 있다.
또한, 본 발명에 의하면, 소자 분리막을 분리하기 위한 CMP 공정 후 반도체 소자의 조밀지역과 소밀지역 간에 발생되는 단차를 보상하기 위하여 기판 상부에 스핀 코팅 방식으로 패드 질화막 간의 식각 선택비가 높은 물질을 코팅한 다음 에치백 공정을 통해 평탄화하여 소밀지역에서의 단차를 보상함으로써 상기 CMP 공정시 타겟(target)을 깊게 가져가 최소한의 두께로 패드 질화막을 잔류시키는 것이 가능하여 후속 패드 질화막 제거공정시 식각용액에 의해 소자 분리막이 손실되는 것을 방지할 수 있다. 결국, 소자 분리막의 모서리 부위에서 발생되는 모트(moat)를 방지할 수 있다.

Claims (7)

  1. 제1 지역과, 상기 제1 지역보다 소자 분리막용 트렌치가 소밀하게 형성될 제2 지역으로 정의된 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;
    상기 패드 질화막, 상기 패드 산화막 및 상기 기판을 식각하여 상기 트렌치를 형성하는 단계;
    상기 트렌치가 매립되도록 소자 분리막용 절연막을 증착하는 단계;
    상기 소자 분리막용 절연막을 평탄화하는 단계;
    상기 평탄화 공정시 상기 제1 및 제2 지역 간의 발생된 단차를 보상하기 위하여 상기 소자 분리막용 절연막이 형성된 상기 기판 상에 보상막을 코팅하는 단계;
    상기 보상막과 상기 패드 질화막 사이의 식각 선택비를 높게하여 상기 제2 지역에만 상기 보상막이 잔류되도록 에치백 공정을 실시하여 상기 제1 및 제2 지역을 균일하게 평탄화하는 단계; 및
    상기 패드 질화막을 제거하는 단계
    를 포함하는 반도체 소자의 소자 분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 보상막은 스핀 코팅 방식으로 코팅하여 형성하는 반도체 소자의 소자 분리막 형성방법.
  3. 제 2 항에 있어서,
    상기 보상막은 상기 패드 질화막과 식각 선택비가 높은 산화막 계열의 물질로 형성하는 반도체 소자의 소자 분리막 형성방법.
  4. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 보상막은 SOG막 또는 포토레지스트막 계열의 BARC막으로 형성하는 반도체 소자의 소자 분리막 형성방법.
  5. 제 1 항에 있어서,
    상기 보상막은 산화질화막으로 형성하는 반도체 소자의 소자 분리막 형성방법.
  6. 제 1 항에 있어서,
    상기 보상막은 BPSG, PSG 및 TEOS막 중 선택된 어느 하나의 막으로 형성하는 반도체 소자의 소자 분리막 형성방법.
  7. 삭제
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