KR100829371B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 화학적 기계적 연마 공정의 수행시 연마 대상의 하부에 형성되어 있는 패턴들 사이의 단차또는 연마대상물의 연마 속도의 차이에 무관하게 화학적 기계적 연마에 의한 평탄화가 균일하게 이루어지는 반도체 소자 제조방법에 관한 것으로서,
본 발명의 반도체 소자 제조방법은 반도체 기판 상에 하드 마스크층을 형성하는 단계;와, 반도체 기판의 필드 영역에 트렌치를 형성하는 단계;와, 상기 트렌치를 충분히 매우도록 소자 분리용 절연막을 적층시키는 단계;와, 상기 소자 분리용 절연막 상에 사전 평탄도를 확보하는 평탄화 보조막을 적층시키는 단계;와, 상기 하드 마스크층이 드러나도록 상기 소자 분리용 절연막과 평탄화 보조막을 연마하여 평탄화하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
평탄화, SOG
Description
도 1 내지 도 3는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도.
도 4 내지 도 8은 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도.
<도면의 주요 부분에 대한 설명>
401 : 반도체 기판 402 : 희생막
403 : 하드 마스크층 405 : 아이솔레이션용 절연막
407 : 평탄화 보조막
본 발명은 반도체 소자 제조방법에 관한 것으로서, 보다 상세하게는 화학적 기계적 연마 공정의 수행시 연마 대상의 하부에 형성되어 있는 패턴들 사이의 단차 또는 연마대상물의 연마 속도의 차이에 무관하게 화학적 기계적 연마에 의한 평탄화가 균일하게 이루어지는 반도체 소자 제조방법에 관한 것이다.
일반적으로, 반도체소자의 아이솔레이션(Isolation) 기술로는 질화막을 이용한 LOCOS(Local Oxidation of Silicon) 기술이 사용되어 왔다. LOCOS 기술의 단점을 보완하기 위한 새로운 아이솔레이션 기술들이 활발하게 개발되어 왔고 그 중에서 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 등의 기술이 널리 사용되어 왔다. 이들 기술들은 공정이 복잡하고 실리콘산화막에 의한 채널 영역의 잠식(Bird's Beak)을 근본적으로 감소시킬 수 없어 반도체소자의 고집적화에 한계가 있으며 소자 형성부분과의 단차가 심하게 발생하여 이를 후속 공정에서 평탄화할 필요가 있다.
최근에 들어, 이를 개선한 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정이 도입되기 시작하였다. 상기 샐로우 트렌치 아이솔레이션 공정은 종래의 아이솔레이션 기술에 비하여 소자 분리 특성이 우수하고 점유 면적도 작기 때문에 반도체소자의 고집적화에 매우 적합하다.
상기 STI공정은 반도체기판의 일부 영역에 트렌치를 형성하고 갭 필링(Gap Filling) 공정에 의해 상기 트렌치 내에 산화막을 갭 필링시킨 후 상기 산화막을 화학기계연마(Chemical Mechanical Polishing: CMP)공정으로 연마하여 트렌치 내의 산화막과 반도체기판을 평탄화시킨다. 따라서, 반도체기판의 격리영역에 필드산화막이 형성된다.
상기 트렌치를 갭 필링하는 산화막으로는 갭 필링 특성과 평탄화 특성이 양 호한 O3-TEOS(Tetra-Ethyl-Ortho-Silicate) 상압 화학기상증착(Atmospheric Pressure Chemical Vapor Deposition: APCVD) 산화막, 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 산화막이 주로 사용되어 오고 있다.
종래의 샐로우 트렌치 아이솔레이션 공정은 도 1 내지 도 3에 도시된 바와 같이 이루어진다. 즉, 도 1에 도시된 바와 같이, 먼저, 실리콘 기판과 같은 반도체 기판(101)의 표면 전체에 희생막(102)으로서 산화막을 형성시키고, 그 위에 하드 마스크층(103)으로서의 질화막을 적층시킨다. 그런 다음, 사진식각공정을 이용하여 상기 반도체 기판(101)의 필드영역에 상기 하드 마스크층(103) 및 상기 희생막(102)의 개구부(104)를 형성시킨다. 이어서, 도 2에 도시된 바와 같이, 상기 하드 마스크층(103)을 식각 마스크층으로 이용하여 상기 반도체 기판(101)을 일정 깊이만큼 식각함으로써 상기 반도체 기판(101)의 필드영역에 트렌치(105)를 형성시킨다. 도 3에 도시된 바와 같이, 상기 트렌치(105)의 반도체 기판(101)의 식각면에 산화막(도시하지 않음)을 성장시키고 상기 트렌치(105)에 산화막과 같은 절연막을 매립시키기 위해 상기 트렌치(105)와 그 외측의 하드 마스크층(103) 상에 아이솔레이션용 절연막(106)을 두껍게 적층시킨다. 이후, 상기 절연막(106)을 화학기계연마공정에 의해 상기 하드 마스크층(103)에 평탄화시킴으로써 상기 절연막(106)을 상기 트렌치(105)에만 남기고, 고온 열처리공정에 의해 상기 트렌치(105) 내의 절연막(106)을 치밀화시킨다. 따라서, 샐로우 트렌치 아이솔레이션 공정이 완료된다.
그러나, 상기와 같은 종래 기술에 따르면, 액티브 영역을 정의하는 소자 분리 영역의 너비가 큰 부분에서 화학적 기계적 연마 공정을 수행할 때 연마대상막들의 연마 속도의 차이와 절연막 하부의 패턴들 사이의 단차 차이로 인해 균일하게 평탄화되지 않고 패턴 사이가 움푹 파이는 이른바 디싱(dishing) 현상(107)이 유발되는 문제점 있다.
이와 같은 디싱 현상을 방지하기 위한 방법으로 종래의 또 다른 반도체 소자 제조방법에서는 너비가 큰 소자 분리 영역의 경우에서는 소자 분리 영역의 트렌치 형성 후에 트렌치 공간에 액티브 영역과 단차 차이가 거의 없도록 소정의 더미 패턴을 형성시킴으로써, 향후 화학적 기계적 연마 공정 수행시 디싱(dishing)이 유발되지 않도록 하는 공정을 제안하였다. 그러나, 이와 같은 방법은 더미 패턴의 형성시 주위와의 전기적 영향 등을 고려하여 설계해야 하는 부담이 있으며 또한, 더미 패턴의 모양 역시 자유롭게 설정할 수 없는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 화학적 기계적 연마 공정의 수행시, 연마 대상물의 하부에 형성되어 있는 패턴들 사이의 단차 또는 연마대상물의 연마 속도의 차이에 무관하게 화학적 기계적 연마에 의한 평탄화가 균일하게 이루어지는 반도체 소자 제조방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조방법은 반도체 기판 상에 하드 마스크층을 형성하는 단계;와, 반도체 기판의 필드 영역에 트렌치를 형성하는 단계;와, 상기 트렌치를 충분히 매우도록 소자 분리용 절연막을 적층시키는 단계;와, 상기 소자 분리용 절연막 상에 사전 평탄도를 확보하는 평탄화 보조막을 적층시키는 단계;와, 상기 하드 마스크층이 드러나도록 상기 소자 분리용 절연막과 평탄화 보조막을 연마하여 평탄화하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 평탄화 보조막은 SOG(Spin On Glass), 감광막 중 어느 하나를 이용하여 형성하는 것을 특징으로 한다.
바람직하게는, 상기 평탄화 보조막의 두께는 스텝 높이의 1.5∼2배 정도로 하는 것을 특징으로 한다.
바람직하게는, 상기 SOG는 300∼400℃ 정도의 온도에서 큐어링을 하는 것을 특징으로 한다.
바람직하게는, 상기 감광막은 100∼150℃ 정도의 온도에서 큐어링을 하는 것을 특징으로 한다.
바람직하게는, 상기 평탄화 보조막은 500∼2500 rpm의 속도로 적층시키는 것을 특징으로 한다.
본 발명의 특징에 따르면, 평탄화 대상물인 층간 절연막 상에 사전 평탄도를 확보할 수 있는 평탄화 보조막을 형성시킴으로써 후속의 평탄화 공정 수행시 층간 절연막의 부분적 연마 속도 차이로 인해 유발되는 디싱 현상을 최소화할 수 있어 반도체 소자의 안정성을 담보할 수 있게 된다.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자 제조방법을 상세히 설명하기로 한다.
도 4 내지 도 8은 본 발명의 반도체 소자 제조방법을 설명하기 위한 공정 단면도이다. 먼저, 도 4를 참조하면, 단결정 실리콘기판과 같은 반도체 기판(401)의 표면 상에 고온 열산화공정에 의해 희생막(402)으로서 산화막을 40∼150Å의 두께로 성장시킨다. 이어서, 상기 희생막(402) 상에 저압 화학기상증착공정에 의해 하드 마스크층(403)을 600∼1500Å의 두께로 적층시킨다. 상기 희생막(402)은 상기 반도체 기판(401)과 상기 하드 마스크층(403)의 스트레스를 완화시켜주기 위한 것이다. 상기 하드 마스크층(403)은 트렌치(404)의 형성 때 식각 마스크층으로서 사용되며 후속의 화학기계연마(Chemical Mechanical Polishing) 공정에서 식각정지막으로서의 역할도 담당한다.
그런 다음, 상기 반도체 기판(401)의 필드영역에 개구부가 위치한 감광막(도시 안됨)의 패턴을 상기 반도체 기판(401)의 액티브영역 상에 형성시키고, 상기 감광막의 패턴을 식각 마스크로 이용하여 상기 개구부 내의 하드 마스크층(403)과 희생막(402)을 이방성 식각 특성을 갖는 건식 식각공정, 예를 들어 반응성 이온 에칭(Reactive Ion Etching: RIE) 공정에 의해 완전히 식각함으로써 상기 반도체 기판(401)의 필드영역을 노출시킨 후 상기 감광막의 패턴을 제거시킨다.
이어서, 상기 남은 하드 마스크층(403)을 식각 마스크층으로 이용하여 상기 개구부 내의 반도체 기판(401)을 반응성 이온 에칭 공정에 의해 3000Å 정도의 얕은 깊이로 식각시킨다. 따라서, 상기 반도체 기판(401)의 필드영역에 트렌치(404)가 형성된다.
이어서, 도 5에 도시한 바와 같이, 상기 트렌치(404) 및 그 외측의 하드 마스크층(403) 상에 아이솔레이션용 절연막(405)을 상기 트렌치(404)의 매립에 충분한 두꺼운 두께로 적층시킨다.
여기서, 상기 절연막(405)은 반도체소자의 설계 룰(Design Rule)에 따라 다소 차이가 있지만, 오존-TEOS(Tetra Ortho Silicate Glass) 상압 화학기상증착 공정이나 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정 또는 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 공정에 의해 적층될 수 있다. 상기 트렌치(404) 내의 절연막(405)에는 빈 공간, 즉 보이드(Void)가 존재하지 않는 것이 바람직하다.
또한, 상기 트렌치를 매립하는 절연막(405)은 트렌치의 너비가 큰 영역에 있어서는 도 5에 도시한 바와 같이, 단차 차이로 인해 오목한 형상(406)을 갖게 된다. 이는 반도체 소자 제조공정에 있어서 필연적으로 유발되는 현상이다.
이어, 도 6에 도시한 바와 같이, 상기 절연막(405)을 포함한 기판 전면에 평탄화 보조막(407)을 적층시킨다. 상기 평탄화 보조막(407)은 후속의 평탄화 공정 수행시 트렌치 영역이 있는 부위에서 절연막(405)이 빠르게 연마되어 디싱 현상이 유발되는 것을 최소화시키는 역할을 하는 것으로서, 기본적으로 상기 절연막(405) 상의 사전 평탄도를 유지하는 역할을 수행한다.
이와 같이 반도체 소자 표면의 사전 평탄도를 유지할 수 있는 물질로서 본 발명에서는 SOG(Spin On Glass) 또는 포토레지스트와 같은 감광막을 적용시킨다. 이 때, 상기 SOG 또는 감광막의 적층 두께는 스텝 높이(Step height)의 1.5∼2배 정도이다. 참고로, 상기 스텝 높이는 상기 절연막(405) 하부에 형성되어 있는 패턴들에 있어서 최대 높이의 패턴과 최소 높이의 패턴 사이의 단차를 말하는 것이다. SOG 또는 감광막의 적층 두께를 스텝 높이의 1배 이하로 적용시킬 경우에는 사전 평탄도가 확보되지 않으며, 스텝 높이의 2배가 넘을 경우에는 공정 효율성에 있어서 문제가 생긴다.
또한, 상기 SOG, 감광막과 같은 평탄화 보조막(407)을 적층시킬 때의 공정 조건은 다음과 같은데 먼저 고려해야 할 점이 있다. 상기와 같은 평탄화 보조막(407)을 적층시킨 후 후속의 평탄화 공정을 진행시키는데 있어서 평탄화 대상물이 오목한(凹) 형상인 경우와, 볼록한(凸) 형상인 경우에 있어서 공정 조건을 다르게 설정해야 한다.
먼저, 평탄화 대상물이 오목한(凹) 형상인 경우에는 SOG 또는 감광막을 1500∼2500 rpm의 속도로 적층시키고 볼록한(凸) 경우에는 500∼1000 rpm의 속도로 적층시킨다.
그리고, 평탄화 보조막(407)이 SOG 인 경우에는 큐어링(curing) 온도를 300∼400℃ 정도로 적용시키고, 평탄화 보조막(407)이 감광막일 경우에는 100∼150℃ 정도로 적용시킨다.
이상과 같이, 절연막(405) 상에 평탄화 보조막(407)을 적층시킨 다음, 도 7 에 도시한 바와 같이, 상기 절연막(405) 및 평탄화 보조막(407)을 화학기계연마공정에 의해 연마함으로써 상기 하드 마스크층(403)에 평탄화시킨다. 이와 같이 평탄화 공정을 진행함으로써 종래 발생하던 절연막(405)의 디싱 현상이 최소화될 수 있다.
상술한 바와 같은 본 발명의 반도체 소자 제조방법은 다음과 같은 효과가 있다.
평탄화 대상물인 층간 절연막 상에 사전 평탄도를 확보할 수 있는 평탄화 보조막을 형성시킴으로써 후속의 평탄화 공정 수행시 층간 절연막의 부분적 연마 속도 차이로 인해 유발되는 디싱 현상을 최소화할 수 있어 반도체 소자의 안정성을 담보할 수 있게 된다.
Claims (6)
- 반도체 기판 상에 하드 마스크층을 형성하는 단계;반도체 기판의 필드 영역에 트렌치를 형성하는 단계;상기 트렌치를 충분히 매우도록 소자 분리용 절연막을 적층시키는 단계;상기 소자 분리용 절연막 상에 사전 평탄도를 확보하는 평탄화 보조막을 스텝(상기 절연막 하부에 형성된 패턴 중 최대 높이의 패턴과 최소 높이의 패턴 사이의 단차) 높이의 1.5 배 내지 2배로 적층시키는 단계;상기 하드 마스크층이 드러나도록 상기 소자 분리용 절연막과 평탄화 보조막을 연마하여 평탄화하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서, 상기 평탄화 보조막은 SOG(Spin On Glass) 또는 감광막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 삭제
- 제 2 항에 있어서, 상기 SOG는 300∼400℃의 온도에서 큐어링을 하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 2 항에 있어서, 상기 감광막은 100∼150℃의 온도에서 큐어링을 하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서, 상기 평탄화 보조막은 500∼2500 rpm의 속도로 적층시키는 것을 특징으로 하는 반도체 소자 제조방법.
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2002
- 2002-12-30 KR KR1020020086910A patent/KR100829371B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010063731A (ko) * | 1999-12-24 | 2001-07-09 | 박종섭 | 반도체 소자의 소자 분리막 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040061128A (ko) | 2004-07-07 |
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