KR20030053693A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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KR20030053693A KR1020010083641A KR20010083641A KR20030053693A KR 20030053693 A KR20030053693 A KR 20030053693A KR 1020010083641 A KR1020010083641 A KR 1020010083641A KR 20010083641 A KR20010083641 A KR 20010083641A KR 20030053693 A KR20030053693 A KR 20030053693A
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김영실
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Abstract

본 발명은 반도체소자의 제조방법을 개시한다. 이에 의하면, 반도체 기판 상에 희생막과 그 위의 하드 마스크층을 적층시키고, 상기 반도체 기판의 필드영역에 샐로우 트렌치에 해당하는 개구부가 위치하도록 상기 하드 마스크층 및 희생막의 패턴을 형성시키고, 상기 하드 마스크층을 등방성 습식 식각공정에 의해 식각시킴으로써 상기 하드 마스크층의 개구부를 상기 희생막의 개구부보다 확대시키고, 상기 하드 마스크층을 식각 마스크층으로 이용하여 상기 개구부 내의 반도체 기판을 얕은 깊이로 식각시킴으로써 상기 반도체 기판의 필드영역에 트렌치를 형성시키고, 상기 트렌치에 절연막을 매립시킨 후 상기 절연막을 상기 하드 마스크층에 평탄화시키고, 상기 하드 마스크층과 상기 희생막을 각각의 습식 식각공정에 의해 제거시킴으로써 상기 반도체 기판의 액티브영역을 노출시킨다.
따라서, 본 발명은 상기 희생막을 습식 식각하더라도 상기 트렌치의 상측에 디벗을 발생시킨다. 그 결과, 상기 반도체 기판의 액티브영역에 형성되는 모스 트랜지스터가 문턱전압 이하에서 작동하는 불량 현상을 방지시킴으로써 반도체소자의 전기적 특성 저하를 방지시킬 수가 있다. 또한, 상기 디벗의 발생을 일으키는, 희생막의 습식 식각공정에 대한 공정 마진을 확대함으로써 공정 편의성을 높이고 생산성도 높일 수 있다. 나아가, 반도체소자의 수율을 향상시킬 수가 있다.

Description

반도체소자의 제조방법{Method For Manufacturing Semiconductor Devices}
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 기판의 액티브영역과 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation) 영역의 경계지점에서 발생하는 디벗(Divot)을 최소화시키도록 한 반도체소자의 제조방법에 관한 것이다.
일반적으로, 반도체소자의 아이솔레이션(Isolation) 기술로는 질화막을 이용한 LOCOS(Local Oxidation of Silicon) 기술이 사용되어 왔다. LOCOS 기술의 단점을 보완하기 위한 새로운 아이솔레이션 기술들이 활발하게 개발되어 왔고 그 중에서 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 등의 기술이 널리 사용되어 왔다. 이들 기술들은 공정이 복잡하고 실리콘산화막에 의한 채널 영역의 잠식(Bird's Beak)을 근본적으로 감소시킬 수 없어 반도체소자의 고집적화에 한계가 있으며 소자 형성부분과의 단차가 심하게 발생하여 이를 후속 공정에서 평탄화할 필요가 있다.
최근에 들어, 이를 개선한 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정이 도입되기 시작하였다. 상기 샐로우 트렌치 아이솔레이션 공정은 종래의 아이솔레이션 기술에 비하여 소자 분리 특성이 우수하고 점유 면적도 작기 때문에 반도체소자의 고집적화에 매우 적합하다.
상기 STI공정은 반도체기판의 일부 영역에 트렌치를 형성하고 갭 필링(Gap Filling) 공정에 의해 상기 트렌치 내에 산화막을 갭 필링시킨 후 상기 산화막을 화학기계연마(Chemical Mechanical Polishing: CMP)공정으로 연마하여 트렌치 내의 산화막과 반도체기판을 평탄화시킨다. 따라서, 반도체기판의 격리영역에 필드산화막이 형성된다.
상기 트렌치를 갭 필링하는 산화막으로는 갭 필링 특성과 평탄화 특성이 양호한 O3-TEOS(Tetra-Ethyl-Ortho-Silicate) 상압 화학기상증착(Atmospheric Pressure Chemical Vapor Deposition: APCVD) 산화막, 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 산화막이 주로 사용되어 오고 있다.
종래의 샐로우 트렌치 아이솔레이션 공정은 도 1 내지 도 5에 도시된 바와 같이 이루어진다. 즉, 도 1에 도시된 바와 같이, 먼저, 실리콘 기판과 같은 반도체 기판(10)의 표면 전체에 희생막(11)으로서 산화막을 형성시키고, 그 위에 하드 마스크층(13)으로서의 질화막을 적층시킨다. 그런 다음, 사진식각공정을 이용하여 상기 반도체 기판(10)의 필드영역에 상기 하드 마스크층(13) 및 상기 희생막(11)의 개구부(14)를 형성시킨다. 이어서, 도 2에 도시된 바와 같이, 상기 하드 마스크층(13)을 식각 마스크층으로 이용하여 상기 반도체 기판(10)을 일정 깊이만큼 식각함으로써 상기 반도체 기판(10)의 필드영역에 트렌치(15)를 형성시킨다. 도 3에 도시된 바와 같이, 상기 트렌치(15)의 반도체 기판(10)의 식각면에 산화막(17)을 성장시키고 상기 트렌치(15)에 산화막과 같은 절연막(19)을 매립시키기 위해 상기 트렌치(15)와 그 외측의 하드 마스크층(13) 상에 아이솔레이션용 절연막(19)을 두껍게 적층시킨다. 이후, 상기 절연막(19)을 화학기계연마공정에 의해 상기 하드 마스크층(13)에 평탄화시킴으로써 상기 절연막(19)을 상기 트렌치(15)에만 남기고, 고온 열처리공정에 의해 상기 트렌치(15) 내의 절연막(19)을 치밀화시킨다. 도 4에 도시된 바와 같이, 상기 절연막(19)의 높이를 낮추기 위해 상기 절연막(19)을 일정 두께만큼 습식 식각시킨다. 도 5에 도시된 바와 같이, 상기 하드 마스크층(13)을 인산 용액으로 식각시킴으로써 희생막(11)을 노출시키고 그 다음에 불산 용액으로 상기 희생막(11)을 식각시켜 상기 반도체 기판(10)의 액티브영역을 노출시킨다. 따라서, 샐로우 트렌치 아이솔레이션 공정이 완료된다.
그런데, 종래에는 상기 절연막(19)의 치밀화를 위한 고온 열처리공정을 완료한 후 상기 절연막(19)의 높이를 낮추기 위해 상기 하드 마스크층(13)을 식각 마스크층으로 이용하여 상기 절연막(19)을 식각시킨다.
이때, 상기 절연막(19)과 상기 하드 마스크층(13) 사이의 계면 부분이 다른 부분에 비하여 빠른 속도로 식각되는데, 이는 상기 절연막(19)과 상기 하드 마스크층(13) 사이의 계면 부분에서 작은 디벗(Divot)(21)이 발생하는 결과를 초래한다.
더욱이, 상기 희생막(11)을 식각할 때에도 상기 절연막(19)이 식각되므로 상기 디벗(21)이 디벗(23)으로 더욱 심화하여 상기 트렌치(15)의 내부로 진입한다. 상기 트렌치(15)의 내부에 상기 디벗(23)이 존재하는 경우, 후속의 공정에서 상기 반도체 기판(10)의 액티브영역 상에 열산화공정에 의해 게이트 산화막(도시 안됨)을 성장시킬 때 상기 디벗(23)에서 상기 게이트 산화막의 두께가 다른 부분에 비하여 얇게 성장한다.
이로써, 상기 반도체 기판(10)의 액티브영역에 모스 트랜지스터가 완성되고 나면, 상기 모스 트랜지스터의 문턱전압(VT) 이하에서 상기 모스 트랜지스터가 작동하는 오동작 현상이 발생하기 쉽다. 그 결과, 반도체소자의 전기적 특성이 악화되고 반도체소자의 수율이 저하된다.
따라서, 본 발명의 목적은 샐로우 트렌치 아이솔레이션용 트렌치에서 발생하는 디벗을 최소화시킴으로써 전기적 특성의 악화를 방지하도록 한 반도체소자의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 또한, 디벗을 발생시키던 습식 식각공정의 마진을 확대함으로써 생산성을 높이도록 한 반도체소자의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 반도체소자의 수율 향상을 이루도록 한 반도체소자의 제조방법을 제공하는데 있다.
도 1 내지 도 5는 종래의 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation) 공정을 나타낸 단면 공정도.
도 6 내지 도 10은 본 발명에 의한 반도체소자의 제조방법에 적용된 샐로우 트렌치 아이솔레이션공정을 나타낸 단면 공정도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은
반도체 기판 상에 희생막과 그 위의 하드 마스크층을 적층시키는 단계;
상기 반도체 기판의 필드영역에 상기 하드 마스크층 및 희생막의 동일한 개구부를 형성시키는 단계;
상기 하드 마스크층의 개구부를 상기 희생막의 개구부보다 확대시키는 단계;
상기 하드 마스크층을 식각 마스크층으로 이용하여 상기 반도체 기판의 필드영역에 트렌치를 형성시키는 단계;
상기 트렌치에 아이솔레이션용 절연막을 매립시키고 평탄화시키는 단계;
상기 트렌치 내의 절연막의 높이를 낮추기 위해 상기 절연막을 식각시키는 단계; 및
상기 하드 마스크층을 식각시킨 후 상기 희생막을 식각시켜 상기 반도체 기판의 액티브영역을 노출시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 하드 마스크층의 개구부를 확대시키기 위해 상기 하드마스크층을 등방성 습식 식각공정에 의해 식각시킬 수 있다. 상기 하드 마스크층을 200∼400Å의 두께로 식각시키는 것이 바람직하다.
이하, 본 발명에 의한 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 6을 참조하면, 먼저, 단결정 실리콘기판과 같은 반도체 기판(10)의 표면 상에 고온 열산화공정에 의해 희생막(11)으로서 산화막을 40∼150Å의 두께로 성장시킨다. 이어서, 상기 희생막(11) 상에 저압 화학기상증착공정에 의해 하드 마스크층(13)을 600∼1500Å의 두께로 적층시킨다. 상기 희생막(11)은 상기 반도체 기판(10)과 상기 하드 마스크층(13)의 스트레스를 완화시켜주기 위한 것이다. 상기 하드 마스크층(13)은 트렌치(15)의 형성 때 식각 마스크층으로서 사용되며 후속의 화학기계연마(Chemical Mechanical Polishing) 공정에서 식각정지막으로서의 역할도 담당한다.
그런 다음, 상기 반도체 기판(10)의 필드영역에 개구부가 위치한 감광막(도시 안됨)의 패턴을 상기 반도체 기판(10)의 액티브영역 상에 형성시키고, 상기 감광막의 패턴을 식각 마스크로 이용하여 상기 개구부 내의 하드 마스크층(13)과 희생막(11)을 이방성 식각 특성을 갖는 건식 식각공정, 예를 들어 반응성 이온 에칭(Reactive Ion Etching: RIE) 공정에 의해 완전히 식각함으로써 상기 반도체 기판(10)의 필드영역을 노출시킨 후 상기 감광막의 패턴을 제거시킨다.
이어서, 상기 남은 하드 마스크층(13)을 식각 마스크층으로 이용하여 상기 개구부 내의 반도체 기판(10)을 반응성 이온 에칭 공정에 의해 3000Å 정도의 얕은 깊이로 식각시킨다. 따라서, 상기 반도체 기판(10)의 필드영역에 트렌치(15)가 형성된다.
도 7을 참조하면, 상기 트렌치(15)의 형성이 완료되고 나면, 상기 하드 마스크층(13)을 등방성 식각 특성을 갖는 습식 식각공정, 즉 인산 용액을 이용한 식각공정에 의해 일정 두께(D)만큼 식각시킨다. 따라서, 상기 하드 마스크층(13)의 상부면과 측면이 등방성 식각되므로 상기 하드 마스크층(23)의 개구부가 상기 희생막(11)의 개구부보다 확대된다.
이때, 상기 하드 마스크층(13)을 예를 들어 200∼400Å의 두께로 식각시키는 것이 바람직하다. 이는 상기 하드 마스킹층(13)을 200∼400Å의 두께 이상으로 식각시켜버리면, 후속 공정에서 상기 트렌치(15)에 도 8의 절연막(19)을 매립시켰을 때, 상기 반도체 기판(10)의 액티브영역이 좁아지므로 반도체소자의 특성이 악화되기 쉽기 때문이다.
도 8을 참조하면, 상기 하드 마스크층(23)의 개구부가 확대되고 나면, 상기 트렌치(15) 내의 반도체 기판(10)의 식각면에 절연막(17), 예를 들어 산화막을 열산화공정에 의해 200∼400Å의 두께로 성장시킨다. 이는 상기 트렌치(15)의 반도체 기판(10)의 식각면에 존재하는 손상된 실리콘 격자를 치유하고 또한, 상기 트렌치(15) 내에 절연막(19)이 매립되었을 때 상기 트렌치(15)에서의 누설 전류의 발생을 억제시켜주기 위함이다. 물론, 상기 절연막(17)은 산화막의 단일층으로 구성되거나 산화막과 질화막의 적층 구조로 구성되어도 무방하다.
이어서, 상기 트렌치(15) 및 그 외측의 하드 마스크층(23) 상에 아이솔레이션용 절연막(19)을 상기 트렌치(15)의 매립에 충분한 두꺼운 두께로 적층시킨다. 이때, 상기 하드 마스크층(23)이 상기 두께(D)만큼 추가로 식각되어 있기 때문에 상기 절연막(19)이 상기 트렌치(15)의 상측부 가장자리에 이웃한 상기 희생막(11)의 상부면 일부분 상에도 적층된다.
여기서, 상기 절연막(19)은 반도체소자의 설계 룰(Design Rule)에 따라 다소 차이가 있지만, 오존-TEOS(Tetra Ortho Silicate Glass) 상압 화학기상증착 공정이나 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정 또는 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 공정에 의해 적층될 수 있다. 상기 트렌치(15) 내의 절연막(19)에는 빈 공간, 즉 보이드(Void)가 존재하지 않는 것이 바람직하다.
그런 다음, 상기 절연막(19)을 화학기계연마공정에 의해 연마함으로써 상기 하드 마스크층(23)에 평탄화시킨다. 따라서, 상기 트렌치(15) 내에만 상기 절연막(19)이 존재하고 상기 트렌치(15) 외측의 하드 마스크층(23) 상에는 상기 절연막(19)이 잔존하지 않는다.
도 9를 참조하면, 상기 절연막(19)의 평탄화가 되고 나면, 상기 절연막(19)을 고온 열처리공정에 의해 치밀화시킨다. 이는 상기 절연막(19)의 절연 특성을 강화시켜서 누설 전류의 증가를 억제시키기 위함이다.
이어서, 상기 절연막(19)의 높이를 조절하기 위해 상기 하드 마스크층(23)을식각 마스크층으로 이용하여 상기 절연막(19)을 일정 두께만큼 습식 식각공정에 의해 식각시킨다.
이때, 상기 절연막(19)과 상기 하드 마스크층(23)의 계면이 상기 절연막(19)의 다른 부분보다 빠른 속도로 식각되므로 상기 절연막(19)과 상기 하드 마스크층(23)의 계면에서 디벗(31)이 발생한다. 하지만, 상기 절연막(19)과 상기 하드 마스크층(23)의 계면이 종래에 비하여 상기 반도체 기판(10)의 액티브영역으로 일정 거리, 즉 상기 두께(D)만큼 이동한 상기 희생막(11)의 상부면 상에 위치한다. 따라서, 상기 디벗(31)이 상기 트렌치(15)의 외측에 위치한다.
도 10을 참조하면, 상기 하드 마스크층(23)을 인산 용액을 이용한 습식 식각공정에 의해 제거시키고 나서 상기 희생막(11)을 산화막의 식각 용액을 이용한 등방성 습식 식각공정에 의해 제거시킨다. 이때, 상기 절연막(19)이 산화막으로 구성되어 있기 때문에 상기 절연막(19)도 상기 희생막(11)과 함께 등방성 식각된다.
이때, 상기 희생막(11)의 식각 전에 상기 디벗(31)이 상기 트렌치(15) 외측에 위치하였으므로 상기 희생막(11)의 식각 후에는 디벗(33)이 상기 디벗(31)보다 심화되지 않을 뿐만 아니라 상기 트렌치(15)의 상측에 위치하게 된다. 이에 비하여 종래에는 상기 희생막(11)의 식각 후에는 도 5의 디벗(23)이 트레치(15)의 내부에 위치한다.
따라서, 상기 트렌치(15)의 상부에 상기 디벗(33)이 존재하므로 후속의 공정에서 상기 반도체 기판(10)의 액티브영역 상에 열산화공정에 의해 게이트 산화막(도시 안됨)을 성장시키더라도 종래와 달리 상기 트렌치(15) 내의 디벗에서 상기 게이트 산화막의 두께가 다른 부분에 비하여 얇게 성장하는 현상을 근본적으로 방지시킬 수가 있다.
따라서, 상기 반도체 기판(10)의 액티브영역에 모스 트랜지스터가 완성되고 나면, 상기 모스 트랜지스터의 문턱전압(VT) 이하에서 상기 모스 트랜지스터가 작동하는 오동작 현상이 발생하지 않게 되므로 상기 디벗으로 인한 반도체소자의 전기적 특성 저하가 방지된다.
또한, 본 발명은 상기 디벗의 발생을 일으키는, 희생막의 습식 식각공정에 대한 공정 마진을 확대하여 제조공정의 편의성을 높임으로써 생산성을 높일 수 있다. 그 결과, 반도체소자의 수율이 향상될 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체소자의 제조방법은 반도체 기판 상에 희생막과 그 위의 하드 마스크층을 적층시키고, 상기 반도체 기판의 필드영역에 샐로우 트렌치에 해당하는 개구부가 위치하도록 상기 하드 마스크층 및 희생막의 패턴을 형성시키고, 상기 하드 마스크층을 등방성 습식 식각공정에 의해 식각시킴으로써 상기 하드 마스크층의 개구부를 상기 희생막의 개구부보다 확대시키고, 상기 하드 마스크층을 식각 마스크층으로 이용하여 상기 개구부 내의 반도체 기판을 얕은 깊이로 식각시킴으로써 상기 반도체 기판의 필드영역에 트렌치를 형성시키고, 상기 트렌치에 절연막을 매립시킨 후 상기 절연막을 상기 하드 마스크층에 평탄화시키고, 상기 하드 마스크층과 상기 희생막을 각각의 습식 식각공정에 의해 제거시킴으로써 상기 반도체 기판의 액티브영역을 노출시킨다.
따라서, 본 발명은 상기 희생막을 습식 식각하더라도 상기 트렌치의 상측에 디벗을 발생시킨다. 그 결과, 상기 반도체 기판의 액티브영역에 형성되는 모스 트랜지스터가 문턱전압 이하에서 작동하는 불량 현상을 방지시킴으로써 반도체소자의 전기적 특성 저하를 방지시킬 수가 있다. 또한, 상기 디벗의 발생을 일으키는, 희생막의 습식 식각공정에 대한 공정 마진을 확대함으로써 공정 편의성을 높이고 생산성도 높일 수 있다. 나아가, 반도체소자의 수율을 향상시킬 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (3)

  1. 반도체 기판 상에 희생막과 그 위의 하드 마스크층을 적층시키는 단계;
    상기 반도체 기판의 필드영역에 상기 하드 마스크층 및 희생막의 동일한 개구부를 형성시키는 단계;
    상기 하드 마스크층의 개구부를 상기 희생막의 개구부보다 확대시키는 단계;
    상기 하드 마스크층을 식각 마스크층으로 이용하여 상기 반도체 기판의 필드영역에 트렌치를 형성시키는 단계;
    상기 트렌치에 아이솔레이션용 절연막을 매립시키고 평탄화시키는 단계;
    상기 트렌치 내의 절연막의 높이를 낮추기 위해 상기 절연막을 식각시키는 단계; 및
    상기 하드 마스크층을 식각시킨 후 상기 희생막을 식각시켜 상기 반도체 기판의 액티브영역을 노출시키는 단계를 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서, 상기 하드 마스크층의 개구부를 확대시키기 위해 상기 하드 마스크층을 등방성 습식 식각공정에 의해 식각시키는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 2 항에 있어서, 상기 하드 마스크층을 200∼400Å의 두께로 식각시키는 것을 특징으로 하는 반도체소자의 제조방법,
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