JP2000323565A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置

Info

Publication number
JP2000323565A
JP2000323565A JP11132539A JP13253999A JP2000323565A JP 2000323565 A JP2000323565 A JP 2000323565A JP 11132539 A JP11132539 A JP 11132539A JP 13253999 A JP13253999 A JP 13253999A JP 2000323565 A JP2000323565 A JP 2000323565A
Authority
JP
Japan
Prior art keywords
film
oxide film
silicon
buried oxide
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11132539A
Other languages
English (en)
Other versions
JP2000323565A5 (ja
Inventor
Yasunori Morino
寧規 森野
Yoshihiko Kusakabe
嘉彦 草壁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP11132539A priority Critical patent/JP2000323565A/ja
Publication of JP2000323565A publication Critical patent/JP2000323565A/ja
Publication of JP2000323565A5 publication Critical patent/JP2000323565A5/ja
Pending legal-status Critical Current

Links

Landscapes

  • Element Separation (AREA)

Abstract

(57)【要約】 (修正有) 【課題】 シリコン基板に形成した溝部を、その上端が
シリコン基板表面より上方に突出した埋め込み酸化膜で
埋めこんだトレンチ型素子分離において、埋め込み酸化
膜のエッジ部におけるくぼみ部の発生を防止したトレン
チ型素子分離の製造方法及びその構造を提供する。 【解決手段】 シリコン基板1に形成した溝部13を埋
め込む埋め込み酸化膜11を、シリコン基板の表面上
で、溝部の開口部より広がるように形成する。また、埋
め込み酸化膜の側壁を覆うように、シリコン窒化膜を形
成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、埋め込み型の素子
分離領域を有するトレンチ型素子分離を備えた半導体装
置の製造方法及びその構造に関する。
【0002】
【従来の技術】微細化、高集積化の進んだDRAM等の
半導体集積回路では、素子間を分離するために、素子分
離領域を狭くできるシャロートレンチ分離(STI)が
LOCOS分離に代わって用いられている。図5は、例
えば、米国特許4,104,086に記載された従来の
トレンチ型素子分離の製造工程の改良例の断面図であ
る。この製造工程では、まず、図5(a)に示すよう
に、シリコン基板1上に、下敷酸化膜2、シリコン窒化
膜3を順次、積層形成する。次に、図5(b)に示すよ
うに、写真製版パターン(図示せず)をマスクに用い
て、シリコン窒化膜3、下敷酸化膜2、シリコン基板1
をエッチングし、溝部13を形成する。次に、図5
(c)に示すように、熱酸化により溝の内壁に熱酸化膜
10を形成した後、図5(d)に示すように、CVD法
により、溝部13を埋め込みように、埋め込み酸化膜1
1を全面に堆積させる。次に、図5(e)に示すよう
に、シリコン窒化膜3をストッパとしたCMP法により
シリコン窒化膜3上部の埋め込み酸化膜11を除去する
ことにより、溝部13の内部にのみ埋め込み酸化膜11
を残す。次に、図5(f)に示すように、熱リン酸によ
りシリコン窒化膜3を除去した後、図5(g)に示すよ
うに、下敷酸化膜2をフッ化水素酸で除去してトレンチ
型素子分離構造が完成する。
【0003】
【発明が解決しようとする課題】トレンチ型素子分離構
造の製造方法においては、図6に示す活性領域24に素
子形成を行うために、最終的に活性領域24上に形成し
た下敷酸化膜2の除去が不可欠であるが、従来の製造方
法では、図5(g)に示す下敷酸化膜2の除去工程にお
いて、CVD酸化膜11と熱酸化膜10とが同時にエッ
チングされ、分離領域の埋め込み酸化膜11のエッジ部
分においてくぼみ部22が発生してしまうという問題点
があった。
【0004】また、図6に示すように、集積回路ではト
レンチ型素子分離上にゲート電極23を形成し、活性領
域24に形成したトランジスタをかかるゲート電極23
により制御する構造を採る。しかし、くぼみ部22が存
在した場合、ゲート電極がトレンチのエッジ部分で活性
領域24の側部を回り込むように取り囲むため、この部
分で電界集中が発生してトランジスタのしきい値電圧が
低下するという逆ナローチャネル効果が発生する。特
に、半導体素子の集積化が進み、活性領域の幅(トレン
チとトレンチの間隔)が狭くなるほど、逆ナローチャネ
ル効果の影響は顕著となり、トランジスタのしきい値電
圧の制御が非常に困難となり、回路動作に悪影響を及ぼ
す。
【0005】そこで、本発明は、シリコン基板に形成し
た溝部を、その上端がシリコン基板表面より上方に突出
した埋め込み酸化膜で埋めこんだトレンチ型素子分離に
おいて、埋め込み酸化膜のエッジ部におけるくぼみ部の
発生を防止したトレンチ型素子分離の製造方法及びその
構造を提供することを目的とする。
【0006】
【課題を解決するための手段】そこで、発明者らは鋭意
研究の結果、シリコン基板に形成した溝部を埋め込む埋
め込み酸化膜を、シリコン基板の表面上に溝部の開口部
より広がるように形成することにより、埋め込み酸化膜
のエッジ部分におけるくぼみ部の発生を防止できること
を見出し、本発明を完成した。また、埋め込み酸化膜の
側壁をシリコン窒化膜で保護することにより、埋め込み
酸化膜のエッジ部分におけるくぼみ部の発生を防止でき
ることを見出し、本発明を完成した。
【0007】即ち、本発明は、シリコン基板に溝部を形
成し、該溝部を、その上端が該シリコン基板表面より上
方に突出すように埋め込み酸化膜で埋めこんだトレンチ
型素子分離を有する半導体装置の製造方法であって、シ
リコン基板の表面上に下敷酸化膜とシリコン窒化膜とを
順次積層形成する工程と、該シリコン窒化膜の表面から
該シリコン基板内に至る溝部を形成する溝部形成工程
と、該溝部を埋めるように該シリコン窒化膜上に埋め込
み酸化膜を堆積させる工程と、該埋め込み酸化膜の膜厚
を表面から減じて、該シリコン窒化膜上の該埋め込み酸
化膜を除去する工程と、該シリコン窒化膜を除去する工
程と、該下敷酸化膜を除去する工程とを含み、該溝部形
成工程の後に、該シリコン窒化膜の該溝部の開口幅を、
該シリコン基板の該溝部の開口幅より広く広げる工程を
備えることにより、該溝部に埋めこまれた該埋め込み酸
化膜が該下敷酸化膜上に広がった広がり部を形成し、該
広がり部を残しながら該下敷酸化膜を除去することを特
徴とする半導体装置の製造方法である。下敷酸化膜のエ
ッチング工程において、同時に埋め込み酸化膜もエッチ
ングされるが、本発明にかかる方法では、埋め込み酸化
膜の端部がシリコン基板内に形成された溝部の開口部よ
りも外方に広がるように形成されているため、かかる下
敷酸化膜のエッチング工程において溝内の埋め込み酸化
膜のエッジ部がエッチングされるのを防止でき、かかる
領域にくぼみ部が形成されることを防ぐことができる。
【0008】上記広がり部の幅aと、該広がり部の高さ
bは、上記下敷酸化膜の膜厚より大きいことが好まし
い。本実施の形態にかかるトレンチ構造では、埋め込み
酸化膜の上端がシリコン基板の表面より上方に突出する
ように形成されるため、aとbとが下敷酸化膜の膜厚よ
り大きくなるように形成することにより、下敷酸化膜が
除去される前に、埋め込み酸化膜の突出部や横方向に広
がった広がり部分がエッチングされてしまうことがなく
なる。従って、下敷酸化膜のエッチング工程において、
埋め込み酸化膜の広がり部分がエッチングされて消滅す
ることはなく、埋め込み酸化膜の端部が局所的にエッチ
ングされてくぼみ部が形成されるのを防止できる。な
お、埋め込み酸化膜、下敷酸化膜の形成条件等によって
は、これらの酸化膜のエッチング速度が変わることもあ
るが、かかる場合には、下敷酸化膜が除去された時点
で、埋め込み酸化膜の突出部と横方向に広がった広がり
部とがエッチングされずに残るように、a、bの大きさ
を決めれば良い。
【0009】また、本発明は、シリコン基板に溝部を形
成し、該溝部を、その上端が該シリコン基板表面より上
方に突出すように埋め込み酸化膜で埋めこんだトレンチ
型素子分離を有する半導体装置の製造方法であって、シ
リコン基板の表面上に、下敷酸化膜と、非単結晶シリコ
ン膜と、シリコン窒化膜とを順次積層形成する工程と、
該シリコン窒化膜の表面から該シリコン基板内に至る溝
部を形成する溝部形成工程と、該溝部を埋めるように該
シリコン窒化膜上に埋め込み酸化膜を堆積させる工程
と、該埋め込み酸化膜の膜厚を表面から減じて、該シリ
コン窒化膜上の該埋め込み酸化膜を除去する工程と、該
シリコン窒化膜を除去する工程と、該非単結晶シリコン
膜を除去する工程と、該下敷酸化膜を除去する工程とを
含み、該製造方法が、更に、少なくとも該非単結晶シリ
コン膜の側壁部を窒化して側壁窒化膜を形成する側壁窒
化膜形成工程を備え、該側壁窒化膜で該埋め込み酸化膜
の側面を保護しながら該下敷酸化膜を除去することを特
徴とする半導体装置の製造方法でもある。このように、
本発明にかかる方法によれば、埋め込み酸化膜の側壁部
がフッ化水素酸にエッチングされにくいシリコン窒化膜
(側壁窒化膜)に覆われているため、下敷酸化膜をエッ
チングする工程において、埋め込み酸化膜が横方向から
エッチングされるのを防止することができる。従って、
従来方法のように、埋め込み酸化膜のエッジ部において
くぼみ部が発生することを防止することができる。
【0010】上記側壁窒化膜形成工程は、少なくとも該
溝部内に露出した該非単結晶シリコン層の露出面を窒化
する工程であっても良い。かかる方法を用いることによ
り、側壁窒化膜の形成が可能となるからである。
【0011】上記溝部形成工程の後に、更に、該溝部内
の該非単結晶シリコン膜表面と該シリコン基板表面とを
熱酸化する工程を備え、上記側壁窒化膜形成工程が、熱
酸化された非単結晶シリコン膜の表面を通して、該熱酸
化された非単結晶シリコン膜と、熱酸化されていない非
単結晶シリコン膜との界面に接した該熱酸化されていな
い非単結晶シリコン膜を窒化する工程であっても良い。
かかる方法を用いることにより、溝部の内部を熱酸化し
た場合においても側壁窒化膜の形成が可能となるからで
ある。
【0012】上記シリコン窒化膜は、更に酸素を含んだ
シリコン酸窒化膜であっても良い。
【0013】また、本発明は、シリコン基板に形成され
た溝部を、その上端が該シリコン基板表面より上方に突
出した埋め込み酸化膜で埋めこんだトレンチ型素子分離
を有する半導体装置であって、該シリコン基板の表面よ
り上方の該埋め込み酸化膜の幅が、該溝部の開口部の幅
より広くなり、該埋め込み酸化膜が、該シリコン基板の
表面上に広がった広がり部を有することを特徴とする半
導体装置でもある。かかる半導体装置では、埋め込み酸
化膜はくぼみ部を有さず、かつ活性領域側へなだらかな
傾斜を持って延びている。このため、トレンチ型素子分
離構造上にゲート電極を形成した半導体素子では、ゲー
ト電極はなだらかに伸びて形成され、従来構造のように
活性領域を回りこみように取り囲むことはない。従っ
て、埋め込み酸化膜のエッジ部近傍におけるゲート電極
での電界集中を防止することができ、トランジスタの逆
ナローチャネル効果を抑制することが可能となる。
【0014】上記広がり部の側壁は、シリコン窒化膜で
覆われたものであっても良い。
【0015】また、本発明は、シリコン基板に形成され
た溝部を、その上端が該シリコン基板表面より上方に突
出した埋め込み酸化膜で埋めこんだトレンチ型素子分離
を有する半導体装置であって、該シリコン基板の表面よ
り上方に突出した該埋め込み酸化膜の側壁が、シリコン
窒化膜で覆われたことを特徴とする半導体装置でもあ
る。かかる半導体装置でも、埋め込み酸化膜はくぼみ部
を有さず、埋め込み酸化膜のエッジ部近傍におけるゲー
ト電極での電界集中を防止することができ、トランジス
タの逆ナローチャネル効果を抑制することが可能とな
る。
【0016】
【発明の実施の形態】実施の形態1.本発明の第1の実
施の形態について、図1を参照しながら説明する。図1
は、本実施の形態にかかるトレンチ型素子分離の形成工
程の断面図である。まず、図1(a)に示すように、シ
リコン基板1上に、熱酸化により形成されたシリコン酸
化膜である下敷酸化膜2を約5〜30nm程度形成す
る。続いて、シリコン窒化膜3を約100〜300nm
程度、積層形成する。
【0017】続いて、図1(b)に示すように、写真製
版パターン(図示せず)をマスクに用いて、RIE等の
異方性エッチングにより、素子分離領域のシリコン窒化
膜3、下敷酸化膜2をエッチングし、更に、シリコン基
板1を約100〜500nm程度の深さにエッチングす
る。これにより、シリコン窒化膜3がシリコン基板1の
溝壁部と連続する側壁部を有するように、シリコン窒化
膜3の表面からシリコン基板1に至る溝部13が形成さ
れる。なお、シリコン窒化膜(SiN膜)3の代わり
に、更に、酸素成分を含んだシリコン酸窒化膜(SiO
N膜)を使用することも可能である。
【0018】続いて、図1(c)に示すように、シリコ
ン窒化膜3を熱リン酸等で等方性エッチングすることに
より、シリコン窒化膜3の開口部の幅を、シリコン基板
1の開口部の幅よりも広くなるように(活性領域側にな
るように)形成する。
【0019】続いて、図1(d)に示すように、CVD
法により、シリコン酸化膜からなる埋め込み酸化膜11
を全面に堆積させる。これにより、溝部13も埋め込み
酸化膜11により埋め込まれる。
【0020】続いて、図1(e)に示すように、CMP
法により、シリコン窒化膜3をストッパ層として用いて
シリコン窒化膜3の膜厚を減ずることにより、シリコン
窒化膜3上の埋め込み酸化膜11を除去する。この場
合、シリコン窒化膜3の上に埋め込み酸化膜11が残ら
ないようにオーバーポリッシュするため、シリコン窒化
膜3の上面もわずかにポリッシングされる。
【0021】続いて、図1(f)に示すように、熱リン
酸を用いてシリコン窒化膜3を選択的に除去する。図1
(c)でシリコン窒化膜3の開口部を広くしたため、シ
リコン窒化膜3を選択的に除去した後には、下敷酸化膜
2上にシリコン窒化膜3の一部が広がった広がり部21
を備えたシリコン窒化膜3が形成される。ここで、広が
り部の幅aと、広がり部の高さbとは、下敷酸化膜の膜
厚より大きくなるように形成される。本実施の形態にか
かる素子分離構造では、下敷酸化膜2をエッチングした
後に、埋め込み酸化膜11がシリコン基板1の表面から
突出して残るため、このような寸法とすることにより、
埋め込み酸化膜11のエッチング後、即ち、下敷酸化膜
1の除去後においても、埋め込み酸化膜11の突出部と
ともに広がり部21が残るからである。具体的には、距
離aは、シリコン窒化膜3を除去する工程以降の埋め込
み酸化膜11の総エッチング量以上、例えば、約100
〜600nm程度とすることで、くぼみ部の発生を確実
に防止できる。また、埋め込み酸化膜11の広がり部2
1の端部をなめらかにするために、広がり部21の幅a
を、広がり部21の高さbより大きくする(a>b)こ
とが望ましい。なお、埋め込み酸化膜11、下敷酸化膜
2の形成条件、エッチング条件等によっては、これらの
酸化膜のエッチング速度が変わることもある。かかる場
合には、下敷酸化膜2が除去された時点で、埋め込み酸
化膜11の突出部と横方向に広がった広がり部21とが
エッチングされずに残るように、a、bの大きさを決定
すれば良い。
【0022】最後に、図1(g)に示すように、フッ化
水素酸を用いたウエットエッチングにより、下敷酸化膜
2を除去する。溝部13近傍の下敷酸化膜2の上面を、
埋め込み酸化膜11の広がり部21で覆いながら下敷酸
化膜2をエッチングすることにより、従来方法のよう
に、溝部13の上端から埋め込み酸化膜11にエッチン
グ液がしみこむのを防止し、埋め込み酸化膜11のエッ
ジ部分にくぼみ部が形成されるのを防止することが可能
となる。以上の工程により、シリコン基板1の表面から
上方に突出した埋め込み酸化膜11が、シリコン基板1
の溝部13の開口部の端部から外方(活性領域側)に広
がった広がり部21を有するトレンチ型素子分離構造を
形成できる。
【0023】このように、本発明の第1の実施の形態に
かかる方法では、図1(g)に示す下敷酸化膜2のエッ
チング工程において、同時に埋め込み酸化膜11もエッ
チングされるが、埋め込み酸化膜11の端部はシリコン
基板1内に形成された溝部13の開口部よりも外方に広
がるように形成されているため、従来のように溝内の埋
め込み酸化膜11のエッジ部においてくぼみ部22が発
生しない。
【0024】図4は、本発明の実施の形態1にかかる方
法で作製したトレンチ型素子分離構造上にゲート電極を
形成した場合の断面図である。かかる素子分離構造で
は、素子分離領域として作用する埋め込み酸化膜11の
上面は、シリコン基板1の表面より上部に突出してお
り、埋め込み酸化膜11は、溝の開口部の端部よりも活
性領域側に広がった広がり部21を有している。埋め込
み酸化膜11には、従来構造(図6)に見られるような
くぼみ部22は発生していない。更に、埋め込み酸化膜
11の広がり部21の端部は、シリコン基板1表面近傍
において、活性領域側へなだらかな傾斜を持って延びて
いる。このため、トレンチ型素子分離構造上にゲート電
極23を形成したトランジスタでは、ゲート電極はなだ
らかに伸びて形成され、従来構造のように活性領域を回
りこみように取り囲むことはない。従って、従来構造の
ゲート電極構造で発生するような、埋め込み酸化膜11
のエッジ部の上部におけるゲート電極23での電界集中
の発生を防止でき、トランジスタの逆ナローチャネル効
果を抑制することが可能となる。
【0025】以上に述べたように、第1の実施の形態に
よれば、トレンチ型素子分離の埋め込み酸化膜のエッジ
部において、くぼみ部の発生しないトレンチ型素子分離
構造を製造することが可能となり、かかる素子分離構造
を備えた半導体素子の特性の劣化、不良品の発生を防止
し、製造歩留り及び信頼性を向上させることが可能とな
る。
【0026】実施の形態2.本発明の第2の実施の形態
について、図2を参照しながら説明する。図2は、本実
施の形態にかかるトレンチ型素子分離構造の製造工程の
断面図であり、図中、図1と同一符号は、同一又は相当
の部材又は要素を示す。
【0027】本実施の形態にかかる製造方法では、ま
ず、図2(a)に示すように、シリコン基板1上に、熱
酸化によりシリコン酸化膜である下敷酸化膜2を約5〜
30nm程度、非単結晶シリコン膜としてポリシリコン
膜4を約30〜100nm程度、シリコン窒化膜3を約
100〜300nm程度、順次積層形成する。
【0028】続いて、図2(b)に示すように、レジス
トマスク(図示せず)を用いた異方性エッチングによ
り、素子分離領域のシリコン窒化膜3、ポリシリコン膜
4、下敷酸化膜2を開口し、更に、シリコン基板1を約
100〜500nm程度の深さにエッチングして、溝部
13を形成する。これによって、ポリシリコン膜4及
び、シリコン窒化膜3がシリコン基板1の溝壁部と連続
する側壁部を有するように、シリコン窒化膜3の表面か
らシリコン基板1に至る溝部13が形成される。なお、
非単結晶シリコン膜としては、ポリシリコン膜4の代わ
りに、アモルファスシリコン膜を使用しても良い。ま
た、シリコン窒化膜(SiN膜)3の代わりに、シリコ
ン酸窒化膜(SiON膜)を使用しても良い。
【0029】続いて、図2(c)に示すように、窒素雰
囲気で熱処理を行うことにより、溝部13の内壁の窒化
処理を行う。かかる窒化処理工程では、シリコン基板1
の側壁と、ポリシリコン膜4の側壁が窒化され、シリコ
ン窒化膜(側壁窒化膜)14が形成される。尚、本実施
の形態では、少なくともポリシリコン膜4の側壁が窒化
されれば足りる。かかる窒化処理は、図2(d)に示す
埋め込み酸化膜11の堆積後におこなっても良く、又
は、図2(e)に示すCMP後に行っても良い。
【0030】続いて、図2(d)に示すように、CVD
法により、溝部13を埋めこむように、全面に、シリコ
ン酸化膜である埋め込み酸化膜11を堆積させる。
【0031】続いて、図2(e)に示すように、CMP
法により、シリコン窒化膜3をストッパ層に用いて、シ
リコン窒化膜3の上部に堆積された埋め込み酸化膜11
を除去する。この時、シリコン窒化膜3上に埋め込み酸
化膜11が残らないようにオーバーポリッシュするた
め、シリコン窒化膜3の上面もわずかにエッチングされ
る。
【0032】続いて、図2(f)に示すように、熱リン
酸によりシリコン窒化膜3を選択的にエッチングする。
続いて、ドライエッチング法により、ポリシリコン膜4
を選択的にエッチングする。
【0033】最後に、図2(g)に示すように、下敷酸
化膜2をフッ化水素酸を用いてウエットエッチングして
除去する。埋め込み酸化膜11の側壁部にはシリコン窒
化膜14が形成されており、かかるシリコン窒化膜14
は、フッ化水素酸にエッチングされにくい。このため、
下敷酸化膜2のエッチング工程において、シリコン窒化
膜14がエッチングマスクの役割を果たすことで、埋め
込み酸化膜11が横方向からエッチングされるのを防止
することができる。従って、シリコン基板1の表面より
上方に突出した埋め込み酸化膜11の側壁部分はエッチ
ングされず、図2(g)に示すような埋め込み型のトレ
ンチ型素子分離構造を作製することが可能となる。
【0034】このように、本発明の第2の実施の形態に
かかる製造方法では、図2(g)に示す下敷酸化膜2の
エッチング工程において、同時に埋め込み酸化膜11も
上部からエッチングされるが、埋め込み酸化膜11の側
壁部が、フッ化水素酸にエッチングされにくいシリコン
窒化膜14に覆われているため、横方向からのエッチン
グを防止することができる。従って、従来構造(図6参
照)のように、埋め込み酸化膜11のエッジ部において
くぼみ部22が発生しない。
【0035】また、図2(g)に示す第2の実施の形態
にかかるトレンチ型素子分離構造では、素子分離領域と
して作用する埋め込み酸化膜11の上面が、半導体基板
の表面より上方に突出しており、埋め込み酸化膜11の
端部(図2(g)では両端)も、シリコン基板1の表面
より上に形成されている。また、埋め込み酸化膜11に
はくぼみ部が発生していない。従って、かかるトレンチ
型素子分離構造上にゲート電極を形成したトランジスタ
(図示せず)においては、従来構造のゲート電極構造
(図6参照)の埋め込み酸化膜11のエッジ部でみられ
るように、ゲート電極が活性領域を回りこみように取り
囲むことはなく、かかる部分おける電界の集中を防止で
き、トランジスタの逆ナローチャネル効果を抑制するこ
とが可能となる。この結果、かかるトレンチ型分離構造
を備えた半導体素子の特性劣化、不良品発生を防止し、
半導体素子の製造歩留り及び信頼性を向上させることが
可能となる。
【0036】実施の形態3.本発明の第3の実施の形態
について、図3を参照しながら説明する。図3は、本実
施の形態にかかるトレンチ型素子分離構造の製造工程の
断面図であり、図中、図1と同一符号は、同一又は相当
の部材又は要素を示す。
【0037】本実施の形態にかかる製造方法では、ま
ず、図3(a)に示すように、シリコン基板1上に、熱
酸化によりシリコン酸化膜である下敷酸化膜2を約5〜
30nm程度、非単結晶シリコン膜としてポリシリコン
膜4を約30〜100nm程度、シリコン窒化膜3を約
100〜300nm程度、順次積層形成する。
【0038】続いて、図3(b)に示すように、レジス
トマスク(図示せず)を用いた異方性エッチングによ
り、素子分離領域のシリコン窒化膜3、ポリシリコン膜
4、下敷酸化膜2を開口し、更に、シリコン基板1を約
100〜500nm程度の深さにエッチングする。これ
により、ポリシリコン膜4及びシリコン窒化膜3が、シ
リコン基板1の側壁部と連続する側壁部を有するよう
に、シリコン窒化膜3の表面からシリコン基板1に至る
溝部13が形成される。なお、非単結晶シリコン膜とし
ては、ポリシリコン膜に代えて、アモルファスシリコン
膜を用いても良い。また、シリコン窒化膜(SiN膜)
3に代えて、シリコン酸窒化膜(SiON膜)を用いて
も良い。
【0039】続いて、図3(c)に示すように、熱酸化
により、溝部13の内部にシリコン酸化膜10を約10
〜100nm程度形成する。このとき、ポリシリコン膜
4の側壁部も酸化されて、熱酸化膜12が形成される。
一般に、O2やH2Oのような酸化剤は、酸化膜中を拡散
しやすいため、かかる酸化工程では下敷酸化膜2中を酸
化剤が拡散し、下敷酸化膜2近傍のシリコン基板1、ポ
リシリコン層4が酸化されることとなる。このため、図
3(c)に示すように、熱酸化膜10、12が、下敷酸
化膜2の近傍で、外部(図3(c)では横方向)になめ
らかに厚くなるような構造となる。
【0040】続いて、窒素雰囲気で熱処理を行うことに
より、窒化処理を行う。かかる窒化処理では、少なくと
も、上述の熱酸化工程によりポリシリコン膜4の側壁に
形成された熱酸化膜12と、酸化されていないポリシリ
コン膜4との界面に、シリコン窒化層14を形成する。
また、かかる工程では、更に、シリコン基板1の表面に
形成された熱酸化膜10と、シリコン基板1との界面に
もシリコン窒化膜14を形成してもかまわない。なお、
かかる窒化処理は、図3(d)に示すCVD法による埋
め込み酸化膜11形成工程後に行っても良いが、図3
(e)に示すCMP工程後に行っても良い。
【0041】続いて、図3(d)に示すように、CVD
法により、溝部13を埋め込むように、全面にシリコン
酸化膜である埋め込み酸化膜11を堆積させる。
【0042】続いて、図3(e)に示すように、CMP
法により、シリコン窒化膜3の上部に堆積された埋め込
み酸化膜11を、シリコン窒化膜3をストッパ層に用い
て除去する。
【0043】続いて、図3(f)に示すように、熱リン
酸によりシリコン窒化膜3を選択的にエッチングする。
続いて、ドライエッチング法によりポリシリコン膜4を
選択的にエッチングする。ポリシリコン膜4を除去する
ことにより、ポリシリコン膜4と熱酸化膜12との界面
に形成したシリコン窒化層14が表面に露出する。
【0044】最後に、図3(g)に示すように、下敷酸
化膜2をフッ化水素酸により、ウエットエッチングして
除去する。かかるウエットエッチング工程において、熱
酸化膜12の表面にはシリコン窒化層14が形成されて
おり、これがエッチングマスクの役割を果たすため、熱
酸化膜12、埋め込み酸化膜11の側壁がサイドエッチ
ングされるのを防止できる。この結果、図3(g)に示
すように、シリコン基板1の表面より埋め込み酸化膜1
1が上方に突出し、その周囲に形成された熱酸化膜12
がシリコン基板1の表面近傍で活性領域内側に広がった
構造のトレンチ型素子分離構造を形成できる。
【0045】このように、本発明の第3の実施の形態に
かかる方法では、図3(g)に示す下敷酸化膜2のエッ
チング工程において、同時に埋め込み酸化膜11も上部
からエッチングされるが、埋め込み酸化膜11の周囲に
形成された熱酸化膜12の周囲がシリコン窒化層14に
覆われているため、横方向過度のエッチングを防止でき
る。従って、従来構造(図6参照)のように、溝部13
内の埋め込み酸化膜11のエッジ部においてくぼみ部2
2が発生しない。
【0046】また、本実施の形態による製造方法で作製
したトレンチ型素子分離構造では、素子分離領域として
作用する埋め込み酸化膜11の上面は、シリコン基板1
1の表面より上方に突出しており、埋め込み酸化膜11
の周囲に形成された熱酸化膜12は、シリコン基板1上
で、溝部13の開口部端部から活性領域側に伸びるよう
に形成されている。また、埋め込み酸化膜11には、従
来のようなくぼみ部が発生していない。更に、熱酸化膜
12の端部21は、シリコン基板11表面近傍におい
て、活性領域側へなだらかな傾斜を有してなめらかに延
びている。従って、かかるトレンチ型素子分離構造上に
ゲート電極を形成した半導体装置では、従来構造のゲー
ト電極(図6参照)において発生した電界集中を防止で
き、トランジスタの逆ナローチャネル効果を抑制するこ
とが可能となる。
【0047】以上に述べたように、本実施の形態にかか
る方法を用いることにより、トレンチ型素子分離の埋め
込み酸化膜11のエッジ部において、くぼみ部の発生し
ないトレンチ型素子分離構造を作製できる。また、かか
る分離構造を用いた半導体素子の特性の劣化、不良品の
発生をなくして、半導体素子の製造歩留り及び信頼性を
向上させることが可能となる。
【0048】
【発明の効果】以上の説明から明らかなように、本発明
にかかる製造方法を用いることにより、シリコン基板上
において、埋め込み酸化膜が溝部の開口部より横方向に
広がって伸びた状態で形成されるため、下敷酸化膜の除
去工程において、埋込み酸化膜のエッジ部がエッチング
されるのを防止できる。
【0049】また、本発明にかかる製造方法を用いるこ
とにより、埋め込み酸化膜の側面をシリコン窒化層で覆
って保護しながら下敷酸化膜をエッチングするため、埋
め込み酸化膜が横方向からエッチングされるのを防止
し、埋め込み酸化膜のエッジ部におけるくぼみ部の発生
を防止できる。
【0050】また、本発明にかかる製造方法を用いるこ
とにより、溝部の内部に熱酸化膜を形成した場合でも、
かかる熱酸化膜の側面をシリコン窒化層で覆って保護し
ながら下敷酸化膜をエッチングするため、熱酸化膜、及
び埋め込み酸化膜が横方向からエッチングされるのを防
止し、埋め込み酸化膜のエッジ部におけるくぼみ部の発
生を防止できる。
【0051】また、本発明にかかるトレンチ型素子分離
構造を用いて、その上にゲート電極を有する半導体装置
を形成した場合、上面にくぼみ部がなくなめらかな傾斜
を持って形成された埋め込み酸化膜上にゲート電極が形
成されるため、ゲート電極での局所的な電界集中を防止
することができ、トランジスタの逆ナローチャネル効果
を抑制することが可能となる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1にかかるトレンチ型素
子分離構造の製造工程断面図である。
【図2】 本発明の実施の形態2にかかるトレンチ型素
子分離構造の製造工程断面図である。
【図3】 本発明の実施の形態3にかかるトレンチ型素
子分離構造の製造工程断面図である。
【図4】 本発明の実施の形態1にかかる製造方法によ
り作製したトレンチ型素子分離構造の断面図である。
【図5】 従来のトレンチ型素子分離構造の製造工程断
面図である。
【図6】 従来の製造方法により作製したトレンチ型素
子分離構造の断面図である。
【符号の説明】
1 シリコン基板、2 下敷酸化膜、3 シリコン窒化
膜、4 ポリシリコン膜、10 熱酸化膜、11 埋め
込み酸化膜、12 熱酸化膜、13 溝部、14 シリ
コン窒化層、20 シリコン窒化膜後退部分、21 埋
め込み酸化膜基板表面部端、22 くぼみ部、23 ゲ
ート電極、24 活性領域。

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 シリコン基板に溝部を形成し、該溝部
    を、その上端が該シリコン基板表面より上方に突出すよ
    うに埋め込み酸化膜で埋めこんだトレンチ型素子分離を
    有する半導体装置の製造方法であって、 シリコン基板の表面上に下敷酸化膜とシリコン窒化膜と
    を順次積層形成する工程と、 該シリコン窒化膜の表面から該シリコン基板内に至る溝
    部を形成する溝部形成工程と、 該溝部を埋めるように該シリコン窒化膜上に埋め込み酸
    化膜を堆積させる工程と、 該埋め込み酸化膜の膜厚を表面から減じて、該シリコン
    窒化膜上の該埋め込み酸化膜を除去する工程と、 該シリコン窒化膜を除去する工程と、 該下敷酸化膜を除去する工程とを含み、 該溝部形成工程の後に、該シリコン窒化膜の該溝部の開
    口幅を、該シリコン基板の該溝部の開口幅より広く広げ
    る工程を備えることにより、該溝部に埋めこまれた該埋
    め込み酸化膜が該下敷酸化膜上に広がった広がり部を形
    成し、該広がり部を残しながら該下敷酸化膜を除去する
    ことを特徴とする半導体装置の製造方法。
  2. 【請求項2】 上記広がり部の幅aと、該広がり部の高
    さbとが、上記下敷酸化膜の膜厚より大きいことを特徴
    とする請求項1に記載の半導体装置の製造方法。
  3. 【請求項3】 シリコン基板に溝部を形成し、該溝部
    を、その上端が該シリコン基板表面より上方に突出すよ
    うに埋め込み酸化膜で埋めこんだトレンチ型素子分離を
    有する半導体装置の製造方法であって、 シリコン基板の表面上に、下敷酸化膜と、非単結晶シリ
    コン膜と、シリコン窒化膜とを順次積層形成する工程
    と、 該シリコン窒化膜の表面から該シリコン基板内に至る溝
    部を形成する溝部形成工程と、 該溝部を埋めるように該シリコン窒化膜上に埋め込み酸
    化膜を堆積させる工程と、 該埋め込み酸化膜の膜厚を表面から減じて、該シリコン
    窒化膜上の該埋め込み酸化膜を除去する工程と、 該シリコン窒化膜を除去する工程と、 該非単結晶シリコン膜を除去する工程と、 該下敷酸化膜を除去する工程とを含み、 該製造方法が、更に、少なくとも該非単結晶シリコン膜
    の側壁部を窒化して側壁窒化膜を形成する側壁窒化膜形
    成工程を備え、該側壁窒化膜で該埋め込み酸化膜の側面
    を保護しながら該下敷酸化膜を除去することを特徴とす
    る半導体装置の製造方法。
  4. 【請求項4】 上記側壁窒化膜形成工程が、少なくとも
    該溝部内に露出した該非単結晶シリコン層の露出面を窒
    化する工程であることを特徴とする請求項3に記載の製
    造方法。
  5. 【請求項5】 上記溝部形成工程の後に、更に、該溝部
    内の該非単結晶シリコン膜表面と該シリコン基板表面と
    を熱酸化する工程を備え、 上記側壁窒化膜形成工程が、熱酸化された非単結晶シリ
    コン膜の表面を通して、該熱酸化された非単結晶シリコ
    ン膜と熱酸化されていない非単結晶シリコン膜との界面
    に接した該熱酸化されていない非単結晶シリコン膜を窒
    化する工程であることを特徴とする請求項3に記載の製
    造方法。
  6. 【請求項6】 上記シリコン窒化膜が、更に酸素を含ん
    だシリコン酸窒化膜であることを特徴とする請求項1〜
    5のいずれかに記載の製造方法。
  7. 【請求項7】 シリコン基板に形成された溝部を、その
    上端が該シリコン基板表面より上方に突出した埋め込み
    酸化膜で埋めこんだトレンチ型素子分離を有する半導体
    装置であって、 該シリコン基板の表面より上方の該埋め込み酸化膜の幅
    が、該溝部の開口部の幅より広くなり、該埋め込み酸化
    膜が、該シリコン基板の表面上に広がった広がり部を有
    することを特徴とする半導体装置。
  8. 【請求項8】 上記広がり部の側壁が、シリコン窒化膜
    で覆われたことを特徴とする請求項7に記載の半導体装
    置。
  9. 【請求項9】 シリコン基板に形成された溝部を、その
    上端が該シリコン基板表面より上方に突出した埋め込み
    酸化膜で埋めこんだトレンチ型素子分離を有する半導体
    装置であって、 該シリコン基板の表面より上方に突出した該埋め込み酸
    化膜の側壁が、シリコン窒化膜で覆われたことを特徴と
    する半導体装置。
JP11132539A 1999-05-13 1999-05-13 半導体装置の製造方法及び半導体装置 Pending JP2000323565A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11132539A JP2000323565A (ja) 1999-05-13 1999-05-13 半導体装置の製造方法及び半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11132539A JP2000323565A (ja) 1999-05-13 1999-05-13 半導体装置の製造方法及び半導体装置

Publications (2)

Publication Number Publication Date
JP2000323565A true JP2000323565A (ja) 2000-11-24
JP2000323565A5 JP2000323565A5 (ja) 2005-08-04

Family

ID=15083653

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11132539A Pending JP2000323565A (ja) 1999-05-13 1999-05-13 半導体装置の製造方法及び半導体装置

Country Status (1)

Country Link
JP (1) JP2000323565A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002252291A (ja) * 2001-02-27 2002-09-06 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
KR20030053693A (ko) * 2001-12-22 2003-07-02 동부전자 주식회사 반도체소자의 제조방법
US6825128B2 (en) 2002-06-14 2004-11-30 Nec Electronics Corporation Method for manufacturing semiconductor device
KR100461327B1 (ko) * 2002-07-05 2004-12-14 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
JP2006253623A (ja) * 2005-03-10 2006-09-21 Hynix Semiconductor Inc フラッシュメモリ素子の製造方法
US7589391B2 (en) 2002-03-18 2009-09-15 Fujitsu Microelectronics Limited Semiconductor device with STI and its manufacture
KR100920037B1 (ko) * 2002-12-14 2009-10-07 매그나칩 반도체 유한회사 반도체소자의 트렌치 형성방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002252291A (ja) * 2001-02-27 2002-09-06 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
KR20030053693A (ko) * 2001-12-22 2003-07-02 동부전자 주식회사 반도체소자의 제조방법
US7589391B2 (en) 2002-03-18 2009-09-15 Fujitsu Microelectronics Limited Semiconductor device with STI and its manufacture
US6825128B2 (en) 2002-06-14 2004-11-30 Nec Electronics Corporation Method for manufacturing semiconductor device
KR100461327B1 (ko) * 2002-07-05 2004-12-14 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR100920037B1 (ko) * 2002-12-14 2009-10-07 매그나칩 반도체 유한회사 반도체소자의 트렌치 형성방법
JP2006253623A (ja) * 2005-03-10 2006-09-21 Hynix Semiconductor Inc フラッシュメモリ素子の製造方法

Similar Documents

Publication Publication Date Title
US6331469B1 (en) Trench isolation structure, semiconductor device having the same, and trench isolation method
US6121110A (en) Trench isolation method for semiconductor device
US6500726B2 (en) Shallow trench isolation type semiconductor device and method of forming the same
US5880006A (en) Method for fabrication of a semiconductor device
US6143623A (en) Method of forming a trench isolation for semiconductor device with lateral projections above substrate
KR100366619B1 (ko) 트랜치 소자분리방법, 트랜치를 포함하는 반도체소자의제조방법 및 그에 따라 제조된 반도체소자
JP3439387B2 (ja) 半導体装置の製造方法
KR19990006860A (ko) 반도체 장치의 제조방법
KR100674896B1 (ko) 반도체 집적회로의 트렌치 소자 분리 방법
JP2000323565A (ja) 半導体装置の製造方法及び半導体装置
JPH0521591A (ja) 半導体装置の製造方法
JP3127893B2 (ja) 半導体装置および半導体装置の製造方法
US6444539B1 (en) Method for producing a shallow trench isolation filled with thermal oxide
JPH05291395A (ja) 半導体装置の製造方法
KR100247940B1 (ko) 트렌치 소자분리방법
JP2002190515A (ja) 半導体装置およびその製造方法
JP2001332613A (ja) 半導体装置の製造方法
US6846721B2 (en) Manufacturing method of semiconductor device
JP3053009B2 (ja) 半導体装置の製造方法
KR100470160B1 (ko) 반도체 소자의 소자분리막 형성 방법
JP2002100670A (ja) 半導体装置及びその製造方法
JP2000200830A (ja) トレンチ素子分離領域を有する半導体装置の製造方法
KR100586072B1 (ko) 얕은 트렌치 아이솔레이션 코너의 모우트 개선방법
KR100800106B1 (ko) 반도체 소자의 트렌치 절연막 형성 방법
JP2001244327A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050105

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050105

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060822

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080909

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090127