JP2002190515A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 信頼性の高い半導体装置を提供する。
【解決手段】 シリコン基板１の主表面上１ｆに開口
部３ｈを有するシリコン窒化膜３を形成する。開口部３
ｈは側面３ｓから形成される。シリコン窒化膜３をマス
クとして用いてシリコン基板１をエッチングすることに
よりトレンチ１ｈを形成する。シリコン窒化膜３の側面
３ｓを変質させてシリコン酸化膜３ｂを形成する。シリ
コン酸化膜３ｂに接するようにトレンチ１ｈを充填する
シリコン酸化膜５を形成する。シリコン酸化膜５に接す
るシリコン酸化膜３ｂを残存させた状態でシリコン窒化
膜３を除去する。
部３ｈを有するシリコン窒化膜３を形成する。開口部３
ｈは側面３ｓから形成される。シリコン窒化膜３をマス
クとして用いてシリコン基板１をエッチングすることに
よりトレンチ１ｈを形成する。シリコン窒化膜３の側面
３ｓを変質させてシリコン酸化膜３ｂを形成する。シリ
コン酸化膜３ｂに接するようにトレンチ１ｈを充填する
シリコン酸化膜５を形成する。シリコン酸化膜５に接す
るシリコン酸化膜３ｂを残存させた状態でシリコン窒化
膜３を除去する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、隣り合う電界効果トラン
ジスタがトレンチにより分離される半導体装置の製造方
法およびその方法で製造した半導体装置に関するもので
ある。
びその製造方法に関し、特に、隣り合う電界効果トラン
ジスタがトレンチにより分離される半導体装置の製造方
法およびその方法で製造した半導体装置に関するもので
ある。
【０００２】
【従来の技術】近年、半導体装置の需要が急速に拡大し
ている。これに伴い、半導体装置の信頼性を高める技術
の開発が進められている。半導体装置のうち、複数の電
界効果トランジスタを有する半導体装置では、隣り合う
電界効果トランジスタを分離するために、トレンチを形
成する技術が知られている。
ている。これに伴い、半導体装置の信頼性を高める技術
の開発が進められている。半導体装置のうち、複数の電
界効果トランジスタを有する半導体装置では、隣り合う
電界効果トランジスタを分離するために、トレンチを形
成する技術が知られている。
【０００３】図１１から１７は、従来の半導体装置の製
造方法を示す断面図である。図１８は、従来の半導体装
置を示す平面図である。図１９は、図１８中のＸＩＸ−
ＸＩＸ線に沿ってみた断面図である。図１１を参照し
て、シリコン基板１の主表面１ｆにシリコン酸化膜２を
形成する。シリコン酸化膜２上にシリコン窒化膜３を形
成する。シリコン窒化膜３上にレジストパターン４を形
成する。レジストパターン４をマスクとしてシリコン窒
化膜３をエッチングすることにより開口部３ｈを形成す
る。開口部３ｈは、シリコン窒化膜３の側面３ｓにより
形成される。なお、シリコン酸化膜２も除去される。
造方法を示す断面図である。図１８は、従来の半導体装
置を示す平面図である。図１９は、図１８中のＸＩＸ−
ＸＩＸ線に沿ってみた断面図である。図１１を参照し
て、シリコン基板１の主表面１ｆにシリコン酸化膜２を
形成する。シリコン酸化膜２上にシリコン窒化膜３を形
成する。シリコン窒化膜３上にレジストパターン４を形
成する。レジストパターン４をマスクとしてシリコン窒
化膜３をエッチングすることにより開口部３ｈを形成す
る。開口部３ｈは、シリコン窒化膜３の側面３ｓにより
形成される。なお、シリコン酸化膜２も除去される。
【０００４】図１２を参照して、レジストパターン４お
よびシリコン窒化膜３をマスクとしてシリコン基板１を
エッチングする。これにより、側壁１ａを有するトレン
チ１ｈを形成する。
よびシリコン窒化膜３をマスクとしてシリコン基板１を
エッチングする。これにより、側壁１ａを有するトレン
チ１ｈを形成する。
【０００５】図１３を参照して、トレンチ１ｈの側壁１
ａを高温の酸化性雰囲気で酸化してシリコン酸化膜１ｂ
を形成する。この時シリコン窒化膜３の表面は酸化され
ない。
ａを高温の酸化性雰囲気で酸化してシリコン酸化膜１ｂ
を形成する。この時シリコン窒化膜３の表面は酸化され
ない。
【０００６】図１４を参照して、トレンチ１ｈを充填
し、かつシリコン窒化膜３を覆うようにシリコン酸化膜
５を形成する。
し、かつシリコン窒化膜３を覆うようにシリコン酸化膜
５を形成する。
【０００７】図１５を参照して、化学的機械的研磨法
（ＣＭＰ：Chemical Mechanical Polishing）によりシ
リコン酸化膜５の一部分を除去する。これにより、シリ
コン窒化膜３の上面を露出させる。
（ＣＭＰ：Chemical Mechanical Polishing）によりシ
リコン酸化膜５の一部分を除去する。これにより、シリ
コン窒化膜３の上面を露出させる。
【０００８】図１６を参照して、熱リン酸によりシリコ
ン窒化膜３を除去する。これによりシリコン酸化膜２ｎ
上面が露出する。
ン窒化膜３を除去する。これによりシリコン酸化膜２ｎ
上面が露出する。
【０００９】図１７を参照して、フッ酸溶液により、シ
リコン酸化膜２を除去する。この時、トレンチ１ｈを埋
め込むシリコン酸化膜５のうち、シリコン酸化膜２に近
い部分が横方向から大きくエッチングされる。これによ
り、相対的に表面の高さが他の部分よりも低い低部５ｂ
が形成される。
リコン酸化膜２を除去する。この時、トレンチ１ｈを埋
め込むシリコン酸化膜５のうち、シリコン酸化膜２に近
い部分が横方向から大きくエッチングされる。これによ
り、相対的に表面の高さが他の部分よりも低い低部５ｂ
が形成される。
【００１０】図１８および１９を参照して、シリコン基
板１上にゲート酸化膜１１を形成する。ゲート酸化膜１
１上に導電層を形成し、この導電層をエッチングするこ
とによりゲート電極１２を形成する。ゲート電極１２を
マスクとしてシリコン基板１に不純物を注入することに
よりソース領域２１ｓおよびドレイン領域２１ｄを形成
する。これにより、電界効果トランジスタ１００ａおよ
び１００ｂが完成する。隣り合う電界効果トランジスタ
１００ａおよび１００ｂは、トレンチ１ｈのシリコン酸
化膜５により分離されている。
板１上にゲート酸化膜１１を形成する。ゲート酸化膜１
１上に導電層を形成し、この導電層をエッチングするこ
とによりゲート電極１２を形成する。ゲート電極１２を
マスクとしてシリコン基板１に不純物を注入することに
よりソース領域２１ｓおよびドレイン領域２１ｄを形成
する。これにより、電界効果トランジスタ１００ａおよ
び１００ｂが完成する。隣り合う電界効果トランジスタ
１００ａおよび１００ｂは、トレンチ１ｈのシリコン酸
化膜５により分離されている。
【００１１】
【発明が解決しようとする課題】従来の半導体装置の製
造方法で生じる問題について以下に説明する。
造方法で生じる問題について以下に説明する。
【００１２】従来の製造方法では、図１７で示す工程
で、シリコン酸化膜５に低部５ｂが形成される。この低
部５ｂとそれ以外の部分とでは、表面の高さが異なるの
で、図１８に示すように低部５ｂ近傍のゲート酸化膜１
１およびその上のゲート電極１２の膜厚が不均一とな
る。これにより、しきい値電圧が変動する等、半導体装
置の信頼性を低下させるという問題があった。
で、シリコン酸化膜５に低部５ｂが形成される。この低
部５ｂとそれ以外の部分とでは、表面の高さが異なるの
で、図１８に示すように低部５ｂ近傍のゲート酸化膜１
１およびその上のゲート電極１２の膜厚が不均一とな
る。これにより、しきい値電圧が変動する等、半導体装
置の信頼性を低下させるという問題があった。
【００１３】そこで、この発明は上述の問題を解決する
ためになされたものであり、信頼性の高い半導体装置お
よびその製造方法を提供することを目的とするものであ
る。
ためになされたものであり、信頼性の高い半導体装置お
よびその製造方法を提供することを目的とするものであ
る。
【００１４】
【課題を解決するための手段】この発明に従った半導体
装置に製造方法は、半導体基板の主表面上に開口部を有
する下地層と第１の層を形成する工程を備える。開口部
は下地層と第１の層の側面から形成される。半導体装置
の製造方法は、さらに、第１の層をマスクとして用いて
半導体基板をエッチングすることにより、下地層と第１
の層の側面に連なる側壁を有する溝を形成する工程と、
第１の層の側面を変質させて下地層に接する変質層を形
成する工程と、変質層に接するように溝を充填する第２
の層を形成する工程と、第２の層に接する変質層を残存
させた状態で第１の層を除去する工程と、第１の層を除
去した後、第２の層が溝を充填した状態で下地層を除去
する工程とを備える。
装置に製造方法は、半導体基板の主表面上に開口部を有
する下地層と第１の層を形成する工程を備える。開口部
は下地層と第１の層の側面から形成される。半導体装置
の製造方法は、さらに、第１の層をマスクとして用いて
半導体基板をエッチングすることにより、下地層と第１
の層の側面に連なる側壁を有する溝を形成する工程と、
第１の層の側面を変質させて下地層に接する変質層を形
成する工程と、変質層に接するように溝を充填する第２
の層を形成する工程と、第２の層に接する変質層を残存
させた状態で第１の層を除去する工程と、第１の層を除
去した後、第２の層が溝を充填した状態で下地層を除去
する工程とを備える。
【００１５】このような工程を備えた半導体装置の製造
方法に従えば、下地層を除去する際には第２の層は下地
層の保護されているため、第２の層が大きく除去される
ことがない。そのため、第２の層の上面に半導体基板の
主表面よりも低い部分が形成されない。その結果、第２
の層の上面および半導体基板の主表面の上に電界効果ト
ランジスタを形成しても、その特性に劣化が生じること
がなく、半導体装置の信頼性を向上させることができ
る。
方法に従えば、下地層を除去する際には第２の層は下地
層の保護されているため、第２の層が大きく除去される
ことがない。そのため、第２の層の上面に半導体基板の
主表面よりも低い部分が形成されない。その結果、第２
の層の上面および半導体基板の主表面の上に電界効果ト
ランジスタを形成しても、その特性に劣化が生じること
がなく、半導体装置の信頼性を向上させることができ
る。
【００１６】また好ましくは、変質層を形成する工程
は、第１の層の側面および上面を変質させて変質層を形
成することを含む。
は、第１の層の側面および上面を変質させて変質層を形
成することを含む。
【００１７】また好ましくは、第１の層を除去する工程
は、第１の層のエッチング速度が変質層および第２の層
のエッチング速度よりも大きい条件で第１の層をエッチ
ングして除去することを含む。この場合、第１の層のエ
ッチング速度が相対的に大きく、変質層および第２の層
のエッチング速度が相対的に小さいので、変質層および
第２の層がエッチングされるのを防止することができ
る。
は、第１の層のエッチング速度が変質層および第２の層
のエッチング速度よりも大きい条件で第１の層をエッチ
ングして除去することを含む。この場合、第１の層のエ
ッチング速度が相対的に大きく、変質層および第２の層
のエッチング速度が相対的に小さいので、変質層および
第２の層がエッチングされるのを防止することができ
る。
【００１８】また好ましくは、第１の層はシリコン窒化
膜を含み、下地層と変質層と第２の層はシリコン酸化膜
を含む。
膜を含み、下地層と変質層と第２の層はシリコン酸化膜
を含む。
【００１９】また好ましくは、半導体基板はシリコン基
板であり、半導体装置の製造方法は、第１の層を形成す
る前に半導体基板の主表面にシリコン酸化膜からなる下
地層を形成する工程をさらに備える。第１の層を形成す
る工程は、下地層上に第１の層を形成することを含む。
この場合、シリコン基板とシリコン窒化膜との間にシリ
コン酸化膜が介在するので、半導体装置の特性を劣化さ
せることがない。
板であり、半導体装置の製造方法は、第１の層を形成す
る前に半導体基板の主表面にシリコン酸化膜からなる下
地層を形成する工程をさらに備える。第１の層を形成す
る工程は、下地層上に第１の層を形成することを含む。
この場合、シリコン基板とシリコン窒化膜との間にシリ
コン酸化膜が介在するので、半導体装置の特性を劣化さ
せることがない。
【００２０】また好ましくは、変質層を形成する工程
は、第１の層の側面を酸化させることを含む。
は、第１の層の側面を酸化させることを含む。
【００２１】また好ましくは、変質層を形成する工程
は、第１の層の側面と溝の側壁とを酸化させることを含
む。この場合、溝の側壁を酸化して溝の側壁の欠陥を消
失させると同時に変質層を形成できるため、工程を増加
させることなく、変質層を形成することができる。
は、第１の層の側面と溝の側壁とを酸化させることを含
む。この場合、溝の側壁を酸化して溝の側壁の欠陥を消
失させると同時に変質層を形成できるため、工程を増加
させることなく、変質層を形成することができる。
【００２２】さらに好ましくは、第１の層の側面を酸化
させることは、酸化二窒素ガスを用いて第１の層の側面
を酸化させることを含む。この場合、酸化二窒素を用い
ることにより、シリコン窒化膜により構成される第１の
膜の側壁を確実に酸化することができる。
させることは、酸化二窒素ガスを用いて第１の層の側面
を酸化させることを含む。この場合、酸化二窒素を用い
ることにより、シリコン窒化膜により構成される第１の
膜の側壁を確実に酸化することができる。
【００２３】また好ましくは、第１の層の側面を酸化さ
せることは、酸素ガスと酸化窒素ガスの混合ガスを用い
て第１の層の側面を酸化させることを含む。この場合、
混合ガスにより、シリコン窒化膜により構成される第１
の膜の側壁を確実に酸化することができる。
せることは、酸素ガスと酸化窒素ガスの混合ガスを用い
て第１の層の側面を酸化させることを含む。この場合、
混合ガスにより、シリコン窒化膜により構成される第１
の膜の側壁を確実に酸化することができる。
【００２４】また好ましくは、第１の層の側面を酸化さ
せることは、酸素ガスと水素ガスの混合ガスを用いて第
１の層の側面を酸化させることを含む。この場合、混合
ガスにより、シリコン窒化膜により構成される第１の膜
の側壁を確実に酸化することができる。
せることは、酸素ガスと水素ガスの混合ガスを用いて第
１の層の側面を酸化させることを含む。この場合、混合
ガスにより、シリコン窒化膜により構成される第１の膜
の側壁を確実に酸化することができる。
【００２５】また好ましくは、第２の層を形成する工程
は、溝を充填し、かつ第１の層を覆う第２の層を形成す
ることを含む。半導体装置の製造方法は、第１の層を除
去する前に第１の層を覆う第２の層を除去する工程をさ
らに備える。
は、溝を充填し、かつ第１の層を覆う第２の層を形成す
ることを含む。半導体装置の製造方法は、第１の層を除
去する前に第１の層を覆う第２の層を除去する工程をさ
らに備える。
【００２６】この発明に従った半導体装置は、上述のい
ずれかの方法で製造される。このような半導体装置で
は、第２の層の上面が半導体基板の主表面より低い部分
が形成されないので、信頼性の高い半導体装置となる。
ずれかの方法で製造される。このような半導体装置で
は、第２の層の上面が半導体基板の主表面より低い部分
が形成されないので、信頼性の高い半導体装置となる。
【００２７】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。 （実施の形態１）図１から８は、この発明の半導体装置
の製造方法を示す断面図である。図９は、この発明の半
導体装置を示す平面図である。図１０は、図９中のＸ−
Ｘ線に沿ってみた断面図である。図１を参照して、シリ
コン基板１の主表面１ｆに熱酸化により下地層としての
シリコン酸化膜２を形成する。シリコン酸化膜２上にＣ
ＶＤ（化学気相蒸着法）により第１の層としてのシリコ
ン窒化膜３を形成する。シリコン窒化膜３上にレジスト
を塗布し、このレジストをフォトリソグラフィーにより
パターニングしてレジストパターン４を形成する。
いて図面を参照して説明する。 （実施の形態１）図１から８は、この発明の半導体装置
の製造方法を示す断面図である。図９は、この発明の半
導体装置を示す平面図である。図１０は、図９中のＸ−
Ｘ線に沿ってみた断面図である。図１を参照して、シリ
コン基板１の主表面１ｆに熱酸化により下地層としての
シリコン酸化膜２を形成する。シリコン酸化膜２上にＣ
ＶＤ（化学気相蒸着法）により第１の層としてのシリコ
ン窒化膜３を形成する。シリコン窒化膜３上にレジスト
を塗布し、このレジストをフォトリソグラフィーにより
パターニングしてレジストパターン４を形成する。
【００２８】図２を参照して、レジストパターン４をマ
スクとしてシリコン窒化膜３をエッチングする。これに
より、シリコン窒化膜３に開口部３ｈを形成する。開口
部３ｈは、シリコン窒化膜３の側面３ｓおよびシリコン
酸化膜２の側面２ｓにより形成される。なお、シリコン
酸化膜２も除去されて主表面１ｆが露出する。
スクとしてシリコン窒化膜３をエッチングする。これに
より、シリコン窒化膜３に開口部３ｈを形成する。開口
部３ｈは、シリコン窒化膜３の側面３ｓおよびシリコン
酸化膜２の側面２ｓにより形成される。なお、シリコン
酸化膜２も除去されて主表面１ｆが露出する。
【００２９】図３を参照して、レジストパターン４およ
びシリコン窒化膜３をマスクとしてシリコン基板１をエ
ッチングする。これにより、側壁１ａを有する溝として
のトレンチ１ｈを形成する。トレンチ１ｈは凹状であ
り、紙面の手前側から奥側へ延びる。側面２ｓおよび３
ｓと側壁１ａが連なるようにトレンチ１ｈが形成され
る。その後、レジストパターン４を除去する。
びシリコン窒化膜３をマスクとしてシリコン基板１をエ
ッチングする。これにより、側壁１ａを有する溝として
のトレンチ１ｈを形成する。トレンチ１ｈは凹状であ
り、紙面の手前側から奥側へ延びる。側面２ｓおよび３
ｓと側壁１ａが連なるようにトレンチ１ｈが形成され
る。その後、レジストパターン４を除去する。
【００３０】図４を参照して、トレンチ１ｈの側壁１ａ
を酸素ガスと水素ガスの混合ガスで酸化する。同時にシ
リコン窒化膜３の側面３ｓと上面３ｔも酸化する。これ
により、トレンチ１ｈの側壁１ａにシリコン酸化膜１ｂ
を形成する。これにより、側壁１ａに生じた欠陥を消滅
させる。同時に、シリコン窒化膜３の側面３ｓと上面３
ｔも酸化して変質層としてのシリコン酸化膜３ｂを形成
する。
を酸素ガスと水素ガスの混合ガスで酸化する。同時にシ
リコン窒化膜３の側面３ｓと上面３ｔも酸化する。これ
により、トレンチ１ｈの側壁１ａにシリコン酸化膜１ｂ
を形成する。これにより、側壁１ａに生じた欠陥を消滅
させる。同時に、シリコン窒化膜３の側面３ｓと上面３
ｔも酸化して変質層としてのシリコン酸化膜３ｂを形成
する。
【００３１】図５を参照して、トレンチ１ｈを充填し、
かつシリコン酸化膜３ｂを覆うようにＣＶＤによりシリ
コン酸化膜５を形成する。
かつシリコン酸化膜３ｂを覆うようにＣＶＤによりシリ
コン酸化膜５を形成する。
【００３２】図６を参照して、ＣＭＰによりシリコン酸
化膜５の一部分とシリコン窒化膜３の上面３ｔに形成さ
れたシリコン酸化膜３ｂを除去する。これにより、シリ
コン窒化膜３の上面３ｔを露出させる。シリコン窒化膜
３の側面３ｓにおいてシリコン酸化膜５に接するように
形成されたシリコン酸化膜３ｂは残存する。
化膜５の一部分とシリコン窒化膜３の上面３ｔに形成さ
れたシリコン酸化膜３ｂを除去する。これにより、シリ
コン窒化膜３の上面３ｔを露出させる。シリコン窒化膜
３の側面３ｓにおいてシリコン酸化膜５に接するように
形成されたシリコン酸化膜３ｂは残存する。
【００３３】図７を参照して、熱リン酸によりシリコン
窒化膜３を除去する。このとき、シリコン窒化膜３のエ
ッチング速度は相対的に大きく、シリコン酸化膜３ｂお
よび５のエッチング速度は相対的に小さい。これによ
り、シリコン酸化膜２の上面が露出する。
窒化膜３を除去する。このとき、シリコン窒化膜３のエ
ッチング速度は相対的に大きく、シリコン酸化膜３ｂお
よび５のエッチング速度は相対的に小さい。これによ
り、シリコン酸化膜２の上面が露出する。
【００３４】図８を参照して、フッ酸溶液により、シリ
コン酸化膜２を除去する。この時、トレンチ１ｈを埋め
込むシリコン酸化膜５と、シリコン酸化膜５に接するシ
リコン酸化膜３ｂも一部分が除去される。これにより、
トレンチ１ｈからはみ出た部分にシリコン酸化膜からな
る肩部５ａが残存する。肩部５ａは、主表面１ｆの上に
延びるように形成される。
コン酸化膜２を除去する。この時、トレンチ１ｈを埋め
込むシリコン酸化膜５と、シリコン酸化膜５に接するシ
リコン酸化膜３ｂも一部分が除去される。これにより、
トレンチ１ｈからはみ出た部分にシリコン酸化膜からな
る肩部５ａが残存する。肩部５ａは、主表面１ｆの上に
延びるように形成される。
【００３５】図９および１０を参照して、シリコン基板
１上にゲート酸化膜１１を形成する。ゲート酸化膜１１
上にドープトポリシリコンからなる導電層を形成する。
この導電層を所定の形状にエッチングすることにより、
一方向に延びるゲート電極１２を形成する。ゲート電極
１２をマスクとしてシリコン基板１に不純物を注入する
ことにより、ゲート電極１２の両側にソース領域２１ｓ
およびドレイン領域２１ｄを形成する。これにより、電
界効果トランジスタ１００ａおよび１００ｂが完成す
る。隣り合う電界効果トランジスタ１００ａおよび１０
０ｂは、トレンチ１ｈに埋め込まれたシリコン酸化膜５
より分離されている。肩部５ａはトレンチ１ｈからはみ
出して形成されている。
１上にゲート酸化膜１１を形成する。ゲート酸化膜１１
上にドープトポリシリコンからなる導電層を形成する。
この導電層を所定の形状にエッチングすることにより、
一方向に延びるゲート電極１２を形成する。ゲート電極
１２をマスクとしてシリコン基板１に不純物を注入する
ことにより、ゲート電極１２の両側にソース領域２１ｓ
およびドレイン領域２１ｄを形成する。これにより、電
界効果トランジスタ１００ａおよび１００ｂが完成す
る。隣り合う電界効果トランジスタ１００ａおよび１０
０ｂは、トレンチ１ｈに埋め込まれたシリコン酸化膜５
より分離されている。肩部５ａはトレンチ１ｈからはみ
出して形成されている。
【００３６】このような半導体装置の製造方法に従え
ば、図７で示す工程において、トレンチ１ｈを埋め込む
シリコン酸化膜５を残存させると同時にシリコン酸化膜
５に接するシリコン酸化膜３ｂも残存させる。そのた
め、図８で示すように、その後の工程でシリコン酸化膜
２をエッチングする場合でも、シリコン酸化膜５がエッ
チングされすぎることがない。その結果、シリコン酸化
膜５に、相対的に低い部分が形成されず、図９および１
０の工程で、シリコン酸化膜５上にゲート酸化膜１１お
よびゲート電極１２を形成しても、ゲート電極１２の膜
厚が不均一になることがなく、電界効果トランジスタ１
００ａおよび１００ｂに悪影響を与えることがない。
ば、図７で示す工程において、トレンチ１ｈを埋め込む
シリコン酸化膜５を残存させると同時にシリコン酸化膜
５に接するシリコン酸化膜３ｂも残存させる。そのた
め、図８で示すように、その後の工程でシリコン酸化膜
２をエッチングする場合でも、シリコン酸化膜５がエッ
チングされすぎることがない。その結果、シリコン酸化
膜５に、相対的に低い部分が形成されず、図９および１
０の工程で、シリコン酸化膜５上にゲート酸化膜１１お
よびゲート電極１２を形成しても、ゲート電極１２の膜
厚が不均一になることがなく、電界効果トランジスタ１
００ａおよび１００ｂに悪影響を与えることがない。
【００３７】さらに、トレンチ１ｈの側壁１ａを酸化す
るのと同時にシリコン窒化膜３の側面３ｓおよび上面３
ｔを酸化するため、シリコン窒化膜を酸化するために特
に工程を付与することがない。そのため、従来と同様の
工程数で信頼性の高い半導体装置を製造することができ
る。 （実施の形態２）実施の形態２では、実施の形態１の図
４で示す工程の、トレンチ１ｈの側壁１ａの酸化とシリ
コン窒化膜３の側面３ｓおよび上面３ｔの酸化を、急速
熱処理（ＲＴＰ：Rapid Thermal Process)で行なう。こ
れにより、より活性な雰囲気で酸化を行なうことができ
る。 （実施の形態３）実施の形態３では、実施の形態１の図
４で示す工程の、トレンチ１ｈの側壁１ａとシリコン窒
化膜３の側面３ｓおよび上面３ｔを、酸化二窒素（Ｎ2
Ｏ）で酸化する。これにより、実施の形態１と同様の効
果を奏する。また、その酸化工程でシリコン酸化膜３ｂ
中に窒素が導入されるので、その後の工程でのトレンチ
１ｈ内の酸化を抑制し、応力の発生を抑制することがで
きる。 （実施の形態４）実施の形態４では、実施の形態３の図
４で示す工程の、トレンチ１ｈの側壁１ａの酸化とシリ
コン窒化膜３の側面３ｓおよび上面３ｔの酸化を、ＲＴ
Ｐで行なう。これにより、より活性な雰囲気で酸化を行
なうことができる。 （実施の形態５）実施の形態５では、実施の形態１の図
４で示す工程の、トレンチ１ｈの側壁１ａとシリコン窒
化膜３の側面３ｓおよび上面３ｔを、酸素と酸化窒素
（ＮＯ）で酸化する。これにより、実施の形態３と同様
の効果を奏する。また、より効果的に窒素を導入するこ
とができる。 （実施の形態６）実施の形態６では、実施の形態５の図
４で示す工程の、トレンチ１ｈの側壁１ａの酸化とシリ
コン窒化膜３の側面３ｓおよび上面３ｔの酸化を、ＲＴ
Ｐで行なう。これにより、より活性な雰囲気で酸化を行
なうことができる。 （実施の形態７）実施の形態７では、実施の形態１の図
４で示す工程の、トレンチ１ｈの側壁１ａとシリコン窒
化膜３の側面３ｓおよび上面３ｔの酸化を、活性酸素を
含むプラズマで酸化する。
るのと同時にシリコン窒化膜３の側面３ｓおよび上面３
ｔを酸化するため、シリコン窒化膜を酸化するために特
に工程を付与することがない。そのため、従来と同様の
工程数で信頼性の高い半導体装置を製造することができ
る。 （実施の形態２）実施の形態２では、実施の形態１の図
４で示す工程の、トレンチ１ｈの側壁１ａの酸化とシリ
コン窒化膜３の側面３ｓおよび上面３ｔの酸化を、急速
熱処理（ＲＴＰ：Rapid Thermal Process)で行なう。こ
れにより、より活性な雰囲気で酸化を行なうことができ
る。 （実施の形態３）実施の形態３では、実施の形態１の図
４で示す工程の、トレンチ１ｈの側壁１ａとシリコン窒
化膜３の側面３ｓおよび上面３ｔを、酸化二窒素（Ｎ2
Ｏ）で酸化する。これにより、実施の形態１と同様の効
果を奏する。また、その酸化工程でシリコン酸化膜３ｂ
中に窒素が導入されるので、その後の工程でのトレンチ
１ｈ内の酸化を抑制し、応力の発生を抑制することがで
きる。 （実施の形態４）実施の形態４では、実施の形態３の図
４で示す工程の、トレンチ１ｈの側壁１ａの酸化とシリ
コン窒化膜３の側面３ｓおよび上面３ｔの酸化を、ＲＴ
Ｐで行なう。これにより、より活性な雰囲気で酸化を行
なうことができる。 （実施の形態５）実施の形態５では、実施の形態１の図
４で示す工程の、トレンチ１ｈの側壁１ａとシリコン窒
化膜３の側面３ｓおよび上面３ｔを、酸素と酸化窒素
（ＮＯ）で酸化する。これにより、実施の形態３と同様
の効果を奏する。また、より効果的に窒素を導入するこ
とができる。 （実施の形態６）実施の形態６では、実施の形態５の図
４で示す工程の、トレンチ１ｈの側壁１ａの酸化とシリ
コン窒化膜３の側面３ｓおよび上面３ｔの酸化を、ＲＴ
Ｐで行なう。これにより、より活性な雰囲気で酸化を行
なうことができる。 （実施の形態７）実施の形態７では、実施の形態１の図
４で示す工程の、トレンチ１ｈの側壁１ａとシリコン窒
化膜３の側面３ｓおよび上面３ｔの酸化を、活性酸素を
含むプラズマで酸化する。
【００３８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００３９】
【発明の効果】この発明に従えば、信頼性の高い半導体
装置を提供することができる。
装置を提供することができる。
【図面の簡単な説明】
【図１】 この発明の半導体装置の製造方法の第１工程
を示す断面図である。
を示す断面図である。
【図２】 この発明の半導体装置の製造方法の第２工程
を示す断面図である。
を示す断面図である。
【図３】 この発明の半導体装置の製造方法の第３工程
を示す断面図である。
を示す断面図である。
【図４】 この発明の半導体装置の製造方法の第４工程
を示す断面図である。
を示す断面図である。
【図５】 この発明の半導体装置の製造方法の第５工程
を示す断面図である。
を示す断面図である。
【図６】 この発明の半導体装置の製造方法の第６工程
を示す断面図である。
を示す断面図である。
【図７】 この発明の半導体装置の製造方法の第７工程
を示す断面図である。
を示す断面図である。
【図８】 この発明の半導体装置の製造方法の第８工程
を示す断面図である。
を示す断面図である。
【図９】 この発明の半導体装置を示す平面図である。
【図１０】 図９中のＸ−Ｘ線に沿ってみた断面図であ
る。
る。
【図１１】 従来の半導体装置の製造方法の第１工程を
示す断面図である。
示す断面図である。
【図１２】 従来の半導体装置の製造方法の第２工程を
示す断面図である。
示す断面図である。
【図１３】 従来の半導体装置の製造方法の第３工程を
示す断面図である。
示す断面図である。
【図１４】 従来の半導体装置の製造方法の第４工程を
示す断面図である。
示す断面図である。
【図１５】 従来の半導体装置の製造方法の第５工程を
示す断面図である。
示す断面図である。
【図１６】 従来の半導体装置の製造方法の第６工程を
示す断面図である。
示す断面図である。
【図１７】 従来の半導体装置の製造方法の第７工程を
示す断面図である。
示す断面図である。
【図１８】 従来の半導体装置を示す平面図である。
【図１９】 図１８中のＸＩＸ−ＸＩＸ線に沿ってみた
断面図である。
断面図である。
１ シリコン基板、１ａ 側壁、１ｂ，２,３ｂ，５
シリコン酸化膜、１ｈトレンチ、３ シリコン窒化膜、
３ｈ 開口部、３ｓ 側面、３ｔ 上面。
シリコン酸化膜、１ｈトレンチ、３ シリコン窒化膜、
３ｈ 開口部、３ｓ 側面、３ｔ 上面。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梅田 浩司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F032 AA34 AA44 BA01 CA07 CA17 DA02 DA24 DA33 DA43 DA53 5F040 DA15 DC01 EC07 EC22 EC26 EJ01 EK05 FC10
Claims (12)
- 【請求項１】 半導体基板の主表面上に開口部を有する
下地層と第１の層を形成する工程を備え、 前記開口部は前記下地層と前記第１の層の側面から形成
され、さらに、 前記第１の層をマスクとして用いて前記半導体基板をエ
ッチングすることにより、前記下地層と前記第１の層の
側面に連なる側壁を有する溝を形成する工程と、 前記第１の層の側面を変質させて前記下地層に接する変
質層を形成する工程と、 前記変質層に接するように前記溝を充填する第２の層を
形成する工程と、 前記第２の層に接する変質層を残存させた状態で前記第
１の層を除去する工程と、 前記第１の層を除去した後、前記第２の層が前記溝を充
填した状態で前記下地層を除去する工程とを備えた、半
導体装置の製造方法。 - 【請求項２】 前記変質層を形成する工程は、前記第１
の層の側面および上面を変質させて変質層を形成するこ
とを含む、請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第１の層を除去する工程は、前記第
１の層のエッチング速度が前記変質層および前記第２の
層のエッチング速度よりも大きい条件で前記第１の層を
エッチングして除去することを含む、請求項１または２
に記載の半導体装置の製造方法。 - 【請求項４】 前記第１の層はシリコン窒化膜を含み、
前記下地層と前記変質層と前記第２の層はシリコン酸化
膜を含む、請求項１から３のいずれか１項に記載の半導
体装置の製造方法。 - 【請求項５】 前記半導体基板はシリコン基板であり、
前記第１の層を形成する前に前記半導体基板の主表面に
シリコン酸化膜からなる下地層を形成する工程をさらに
備え、前記第１の層を形成する工程は、前記下地層上に
前記第１の層を形成することを含む、請求項４に記載の
半導体装置の製造方法。 - 【請求項６】 前記変質層を形成する工程は、前記第１
の層の側面を酸化させることを含む、請求項１から５の
いずれか１項に記載の半導体装置の製造方法。 - 【請求項７】 前記変質層を形成する工程は、前記第１
の層の側面と前記溝の側壁とを酸化させることを含む、
請求項１から５のいずれか１項に記載の半導体装置の製
造方法。 - 【請求項８】 前記第１の層の側面を酸化させること
は、酸化二窒素ガスを用いて前記第１の層の側面を酸化
させることを含む、請求項６または７に記載の半導体装
置の製造方法。 - 【請求項９】 前記第１の層の側面を酸化させること
は、酸素ガスと酸化窒素ガスの混合ガスを用いて前記第
１の層の側面を酸化させることを含む、請求項６または
７に記載の半導体装置の製造方法。 - 【請求項１０】 前記第１の層の側面を酸化させること
は、酸素ガスと水素ガスの混合ガスを用いて前記第１の
層の側面を酸化させることを含む、請求項６または７に
記載の半導体装置の製造方法。 - 【請求項１１】 前記第２の層を形成する工程は、前記
溝を充填し、かつ前記第１の層を覆う前記第２の層を形
成することを含み、前記第１の層を除去する前に前記第
１の層を覆う前記第２の層を除去する工程をさらに備え
た、請求項１から１０のいずれか１項に記載の半導体装
置の製造方法。 - 【請求項１２】 請求項１に記載の方法で製造した半導
体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000388059A JP4989817B2 (ja) | 2000-12-21 | 2000-12-21 | 半導体装置およびその製造方法 |
| US09/887,322 US6521509B2 (en) | 2000-12-21 | 2001-06-25 | Semiconductor device and method of manufacturing the same |
| TW090120495A TW523862B (en) | 2000-12-21 | 2001-08-21 | Method of manufacturing a semiconductor device |
| KR10-2001-0051260A KR100419815B1 (ko) | 2000-12-21 | 2001-08-24 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000388059A JP4989817B2 (ja) | 2000-12-21 | 2000-12-21 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002190515A true JP2002190515A (ja) | 2002-07-05 |
| JP4989817B2 JP4989817B2 (ja) | 2012-08-01 |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6521509B2 (ja) |
| JP (1) | JP4989817B2 (ja) |
| KR (1) | KR100419815B1 (ja) |
| TW (1) | TW523862B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005064102A (ja) * | 2003-08-08 | 2005-03-10 | New Japan Radio Co Ltd | 半導体集積回路の製造方法 |
| JP2006140521A (ja) * | 2006-01-10 | 2006-06-01 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US7821745B2 (en) | 2006-02-20 | 2010-10-26 | Tdk Corporation | Thin-film magnetic head in which perpendicular magnetic record head overlaps on reproducing head |
| WO2019026741A1 (ja) * | 2017-08-02 | 2019-02-07 | シャープ株式会社 | 基板及び基板の製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8012846B2 (en) * | 2006-08-04 | 2011-09-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Isolation structures and methods of fabricating isolation structures |
| JP2008166526A (ja) * | 2006-12-28 | 2008-07-17 | Spansion Llc | 半導体装置の製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10229119A (ja) * | 1997-02-18 | 1998-08-25 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH10340950A (ja) * | 1997-04-11 | 1998-12-22 | Mitsubishi Electric Corp | トレンチ型素子分離構造の製造方法およびトレンチ型素子分離構造 |
| JPH11297814A (ja) * | 1998-04-16 | 1999-10-29 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| WO1999062108A2 (en) * | 1998-05-22 | 1999-12-02 | Applied Materials, Inc. | Methods for forming self-planarized dielectric layer for shallow trench isolation |
| JP2000100926A (ja) * | 1998-09-25 | 2000-04-07 | Sanyo Electric Co Ltd | 半導体装置の製造方法及び半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273183A (ja) | 1994-03-31 | 1995-10-20 | Toshiba Corp | 半導体装置とその製造方法 |
| US5937308A (en) * | 1997-03-26 | 1999-08-10 | Advanced Micro Devices, Inc. | Semiconductor trench isolation structure formed substantially within a single chamber |
| US5741740A (en) * | 1997-06-12 | 1998-04-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Shallow trench isolation (STI) method employing gap filling silicon oxide dielectric layer |
| US6008095A (en) * | 1998-08-07 | 1999-12-28 | Advanced Micro Devices, Inc. | Process for formation of isolation trenches with high-K gate dielectrics |
| JP3972486B2 (ja) | 1998-09-18 | 2007-09-05 | 株式会社デンソー | 半導体装置の製造方法 |
| TW406350B (en) * | 1998-12-07 | 2000-09-21 | United Microelectronics Corp | Method for manufacturing the shallow trench isolation area |
| US6180492B1 (en) * | 1999-01-25 | 2001-01-30 | United Microelectronics Corp. | Method of forming a liner for shallow trench isolation |
-
2000
- 2000-12-21 JP JP2000388059A patent/JP4989817B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-25 US US09/887,322 patent/US6521509B2/en not_active Expired - Lifetime
- 2001-08-21 TW TW090120495A patent/TW523862B/zh not_active IP Right Cessation
- 2001-08-24 KR KR10-2001-0051260A patent/KR100419815B1/ko active IP Right Grant
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10229119A (ja) * | 1997-02-18 | 1998-08-25 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH10340950A (ja) * | 1997-04-11 | 1998-12-22 | Mitsubishi Electric Corp | トレンチ型素子分離構造の製造方法およびトレンチ型素子分離構造 |
| JPH11297814A (ja) * | 1998-04-16 | 1999-10-29 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| WO1999062108A2 (en) * | 1998-05-22 | 1999-12-02 | Applied Materials, Inc. | Methods for forming self-planarized dielectric layer for shallow trench isolation |
| JP2000100926A (ja) * | 1998-09-25 | 2000-04-07 | Sanyo Electric Co Ltd | 半導体装置の製造方法及び半導体装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005064102A (ja) * | 2003-08-08 | 2005-03-10 | New Japan Radio Co Ltd | 半導体集積回路の製造方法 |
| JP4549039B2 (ja) * | 2003-08-08 | 2010-09-22 | 新日本無線株式会社 | 半導体集積回路の製造方法 |
| JP2006140521A (ja) * | 2006-01-10 | 2006-06-01 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US7821745B2 (en) | 2006-02-20 | 2010-10-26 | Tdk Corporation | Thin-film magnetic head in which perpendicular magnetic record head overlaps on reproducing head |
| WO2019026741A1 (ja) * | 2017-08-02 | 2019-02-07 | シャープ株式会社 | 基板及び基板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW523862B (en) | 2003-03-11 |
| KR100419815B1 (ko) | 2004-02-25 |
| KR20020050697A (ko) | 2002-06-27 |
| US20020081818A1 (en) | 2002-06-27 |
| US6521509B2 (en) | 2003-02-18 |
| JP4989817B2 (ja) | 2012-08-01 |
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