JPH0429354A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関するもので、特にＵ溝
アイソレーションによる素子分離構造の改良を図ったバ
イポーラトランジスタに関する。

〔従来の技術〕

半導体集積回路装置の素子分離構造の１つとして、バイ
ポーラトランジスタ、ＭＯＳＦＥＴ等の能動素子が形成
されるべき能動領域を囲むように、半導体基板の主面に
溝を堀り、該構内にポリシリコンを充填するようにした
溝アイソレーション構造が、例えば１９８２年３月２９
日発行［日経エレクトロニクス」　（第９４頁〜第９５
頁）に記載されている。

上述の従来技術の溝アイソレーション構造の製造方法と
しては、例えば、シリコンからなる半導体基板の主面を
エツチングして溝を形成し、この溝内のシリコン表面を
酸化して、酸化シリコン膜を形成した後、前記溝内を含
む半導体基板の全面上にポリシリコンを厚く堆積した後
、前記ポリシリコンをエッチバックすることによって半
導体基板の主面に形成された前記溝内にポリシリコンを
埋込形成している。

〔発明が解決しようとする課題〕

しかしながら上述の従来技術のように溝にポリシリコン
を埋め込む手法を採用すると、当該充填されたポリシリ
コンにより溝内における誘電率が大きな値（〜１１）と
なり、アイソレーション領域と能動素子の間に形成され
る寄生容量やアイソレーション領域と配線との間に形成
される寄生容量が大きくなってＬＳＩの高速動作を妨げ
ることになる。

上述した誘電率の増大を防ぐためにポリシリコンに代え
て誘電率の低い（３〜４　）　（ＣｈｅｍｉｃａｌＶｍ
ｐｃｒ　Ｄｅｐｏｓｉｌｉｏｎ　（ＣＶＤ）で形成され
た絶縁膜を溝に充填することが考えられる。

上述したＣＶＤ絶縁膜で溝を埋め込む場合、理論的には
埋め込もうとする溝幅の１部２以上のＣＶＤ絶縁膜を半
導体基板上に堆積させれば、溝は完全にＣＶＤ絶縁膜に
よって埋め込まれることになる。

しかしながら、ＣＶＤ絶縁膜同士の結合性（密着力）は
ポリシリコンに比して弱く、上述したポリシリコンを埋
め込む場合のように、−且ＣＶＤ絶縁膜を堆積させた後
、エッチバックを行うと、溝の両側面に堆積したＣＶＤ
絶縁膜の結合界面が露出し、該界面に沿って溝の中心部
のみが容易にエツチングが進行してしまい、溝を平坦に
埋め込むことができないというプロセス不良が生じてし
まう。

一方、溝内におけるＣＶＤ絶縁膜同士の結合界面を露出
させないように、半導体基板上に堆積したＣＶＤ絶縁膜
をエッチパックバックしないでそのまま残しておくこと
も考えられるが、その場合には、溝部以外の、例えば、
能動素子形成領域の半導体基板上にかなり厚く絶縁膜が
残存することになる。

しかし、このようにＣＶＤ絶縁膜を厚く堆積するとすれ
ば、その堆積に要する時間が長くなるという不具合があ
る。このように、半導体基板上にＣＶＤ絶縁膜を厚く残
すとすれば、後に半導体基板の主面に形成されるべき能
動領域としての拡散層の形成や、前記ＣＶＤ絶縁膜上に
形成されるべき配線層と前記半導体基板の主面に形成さ
れる拡散層とのコンタクトの形成が困難になる。

本発明は斬る事情に鑑みてなされたもので、誘電率が低
く、しかも信頼性の高い溝アイソレーション構造を可能
ならしめ、もって集積度の向上、更には製造工程の簡略
化をも可能とする半導体集積回路装置の製造方法を提供
することを主たる目的とする。

この発明の目的と新規な特徴については、本明細書の記
述および添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、半導体集積回路装置の製造方法は、以下の工
程を含むことを特徴とする。

（ａ）半導体基板の主面を選択的にエツチングすること
によって、第１の浅い溝を形成する工程、前記第１の浅
い溝は、能動素子が形成されるべき能動領域を囲むよう
に形成される； （ｂ）前記第１の浅い溝の底面の１部を選択的にエツチ
ングすることによって、第２の深い溝を形成する工程、
前記第２の溝の幅は、前記第１の溝の幅よりも小さい； （ｃ）前記第１及び第２の溝上を含む、半導体基板の主
面状にＣＶＤ法により絶縁物を堆積し前記第１及び第２
の溝内及び前記能動領域上に絶縁膜を形成する工程； （ｄ）前記絶縁膜を異方性エツチングによりエッチバッ
クして、前記能動領域上の前記絶縁膜を除去し、前記第
１及び第２の溝内に前記絶縁膜を残す工程。

〔作　用〕

上述した手段（製造方法）によれば、実際にアイソレー
ション溝となる第２の深い溝が、第１の浅い溝の底面に
形成されるので、前記絶縁膜のエッチバック時に、前記
第２の深い溝のほぼ中心に形成される絶縁膜の結合（接
合）界面が露出しないので、前記第１の深い溝内に、平
坦に絶縁膜を埋め込むことが可能である。また、能動素
子が形成されるべき領域は、前記第１の浅い溝の形成に
より前記第１の浅い溝の底面より突出して形成されるた
め、前記絶縁膜が能動領域上に厚く残存することはない
。したがって、能動領域上に形成される拡散層や前記拡
散層と配線層とを接続するためのコンタクトの形成が困
難になることはないので、半導体集積回路装置の信頼性
を向上することが可能である。

〔実施例〕

以下、本発明が適用された半導体集積回路装置の製造方
法を図面に基づいて説明する。

第１図乃至第１７図は、本実施例の半導体集積回路装置
の製造工程を説明するための要部断面図である。

以下、具体的にその製造工程を説明する。

先ず第１に示すように、Ｎ−型単結晶シリコンからなる
エピタキシャル層１ａ、Ｎ＋埋込層１ｂ及びＰ−型単結
晶シリコンからなる半導体基板ＩＣからなる半導体気体
１を準備し、前記エピタキシャル層１ａの主面上に酸化
膜２を形成し、更に能動素子が形成されるべき素子形成
領域を覆うフォトレジスト膜３を選択的に形成する。

次に、第２図に示すように、前記フォトレジスト膜３を
エツチングマスクとして、酸化膜２をエツチングしてパ
ターニングする。この後、前記フォトレジスト膜３を除
去した後、前記バターニングされた酸化膜２をエツチン
グマスクに用いて半導体気体１　　（Ｎ−型エピタキシ
ャル層１ａ）のエツチングを行いアイソレーション領域
となる第１の浅溝ＩＦａ及びＩＦｂを形成する。

次に、第３図に示すように、酸化膜２を除去し、前記第
１の浅溝ＩＦａ、ＩＦｂを含む前記半導体基体ｌ上にＣ
ＶＤ法により、絶縁物例えばシリコン酸化物を堆積し、
絶縁膜４を形成させる。

次に、第４図に示すように、前記絶縁膜４上に、フォト
レジスト膜５を形成し、ホトリソグラフィー及びエツチ
ング技術により開口ＯＰＩを形成する。前記開口○Ｐ１
の幅は、例えば、本実施例で使用されるフォトリソグラ
フィーの最小加工寸法である１、０μｍに加工される。

次に該フォトレジスト膜５をエツチングマスクとして絶
縁膜４を選択的にエツチングし、前記絶縁膜２中に、幅
１゜０μｍ程度の開口４ａを形成する。

次に、フォトレジスト５を除去した後、第５図に　示す
ように、前記開口４ａを含む絶縁膜４上に前記開口４ａ
の幅（１，０ｐｍ）の半分以下例えば、０．３ｐｍ程度
の厚さにて、ＣＶＤ法により、酸化珪素膜からなる絶縁
膜６を形成する。

次に、第６図に示すように、気体１に垂直方向の異方性
エツチングを前記絶縁膜６に施し、前記開口４８部の絶
縁膜４の側壁に絶縁膜６からなるサイドウオールスペー
サ６ａを形成し、実質的な幅が０．５μｍ以下の開ロア
を形成する。このように、サイドウオールスペーサによ
り、フォトリソグラフィー以上の微細なパターンを形成
するこトラサイドフィルム処理と称する。

次に、第７図に示すように、前記サイドウオールスペー
サ６ａ及び絶縁膜４をエツチングマスクとして、異方性
エツチングにより前記開ロアから露出する気体１を所望
の深さにエツチングし、半導体基板ＩＣに達するサブミ
クロン幅を有する第２の深い溝８を得る。この後、前記
第２の深い溝８の底面部９に、ｐ型不純物、例えば、ボ
ロンを導入し、ストッパー領域９ａを形成する。前記ｐ
型不純物は、例えばイオン打込み法により導入する。

次に、第８図に示すように、ＣＶＤ絶縁膜４゜６ａを例
えばウェットエツチングにより、完全に除去する。

次に、第９図に示すように前記第２の深い溝８が形成さ
れたシリコン気体１の全面上に前記第１のの浅い溝ＩＦ
ａ、ＩＦｂの深さと略同程度の厚さに絶縁物（ＣＶＤ酸
化膜１２）を堆積させる。

尚、本実施例では絶縁膜１２を形成する前に、先ずシリ
コン気体１の表面に熱酸化法により下地としてのシリコ
ン酸化膜１０を形成し、更に半導体気体１の耐酸化性及
び耐応力性を確保するために前記酸化膜１０上にシリコ
ン窒化膜１１を例えば、ＣＶＤ法により形成しておく。

次に第１０図に示すように、前記酸化膜１２を覆うよう
に平坦化用のレジスト膜（有機膜）１３を形成し、前記
第１の洩い溝ＩＦａ、ＩＦｂに起因する段差をほぼなく
す。

次に第１１図に示すように、レジスト膜１３、酸化膜１
２、酸化膜１０、シリコン窒化膜１１を順次、異方性エ
ツチングによってシリコン気体１が露出するまでエツチ
ングバックし、前記第２の深い溝８及び第１の浅い溝Ｉ
Ｆａ、ＩＦｂに絶縁膜１２を埋込み形成する。前記エッ
チバックの終点検出としては、気体１のシリコンを使用
したが、前記シリコン窒化膜１１を終点検出（エツチン
グストッパ）として使用してもよい。

尚、第１１図中、Ｉｓ、及び１ｓ２は、実際に、能動素
子が形成されるべき能動領域の主面を示している。この
ように、前記第２の深い溝８及び第１の浅い溝ＩＦａ、
ＩＦｂに、前記絶縁膜１２を同じに埋め込むことによっ
て、実際に半導体基板ＩＣに達してアイソレーションの
溝となる第２の深い溝内に、平坦に前記絶縁膜１２を埋
め込むことが可能となる。ここで注目すべき点は前記絶
縁膜１２をエッチバックし、平坦化する時に、前記第２
の深い溝８の表面（具体的には、前記第１の浅い溝ＩＦ
ａの底面）が露出しないため、先に説明した従来技術の
ように、ＣＶＤ絶縁膜同士の接合界面（結合海面）が露
出することがなくなるゆえに接合海面に治って、エツチ
ングが進行し、平坦化が困難になるという問題を解決で
きる。

次に第１２図から第１７図を用いて前記第１１図で説明
した平坦化されたアイソレーション構造に囲まれるよう
に形成された能動領域ＩＳ１゜Ｉｓ２の主面上に形成さ
れるべき能動素子であるバイポーラトランジスタの製造
方法を説明する。

ここで、図示しないが第１１図の工程の後に能動領域、
Ｉｓ２には、高濃度のｎ型不純物、例えば、リン（ｐ）
が導入され、前記Ｎ＋型埋込層１ｂに達するコレクタ引
出し領域が形成される。また、前記能動領域ＩＳ１は前
記バイポーラトランジスタのエミッタ領域、ベース領域
及び真性コレクタ領域（実際にはＮ−エピタキシャル層
１ａ）が形成されるべき領域である。第１２図から第１
７図は、前記能動領域ＩＳ１のみを示し、主にエミッタ
領域、ベース領域を形成する工程を説明し、コレクタ引
出し領域が形成された前記能動領域ＩＳ２については図
示を省略する。

先ず、第１２図に示すように、能動領域ＩＳ１の表面に
酸化膜（ＳｉＯ２膜）３６を形成し、次いで酸化膜３６
上にシリコン窒化膜３７を堆積し、さらに前記シリコン
窒化膜３７の表面に例えば、ＣＶＤ法によりノンドープ
ポリシリコン３８を形成し、更にその上面にシリコン酸
化膜３９およびシリコン窒化膜４０を順次に形成する。

次に、通常のホトリソグラフィ及びエツチング技術によ
りホトレジストマスク４１をマスクとしてその直下のシ
リコン窒化膜４０を選択的にエツチングし、その後、上
記ホトレジストマスク４１を不純物導入のマスクとして
ｎ型不純物、例えばボロン（Ｂ）を前記ノンドープポリ
シリコン３８中にイオン打ち込みする。ここまで終了し
た状態が、第１２図に示されている。

その後、フォトレジスト４１を除去し、第１３図に示す
ように前記導入されたｎ型不純物に、アニールを施す。

これにより、シリコン窒化間つく４０の外側部分がボロ
ンドープシリコン３８ａ（ノンドープポリシリコン３８
と区別するため符号３８ａを用いる）となり、一方、シ
リコン窒化膜の下側にはそのままノンドープポリシリコ
ン３８が残ることになる。次いで、上記シリコン窒化膜
４０をマスクにして前記酸化膜３９を例えば、ト■Ｆ系
エツチング液によりウェットエツチングする。

このとき第１３図に示すように、シリコン窒化膜４０の
下の酸化膜３９がサイドエツチングされる。

次いで、マスクとなったシリコン窒化膜４ｏを除去した
後、第１４図に示すように、下側に位置した残部の酸化
膜３９をエツチングマスクとしてヒドラジンによりノン
ドープポリシリコン３８の選択エツチングを行うことに
より、前記エツチングされたノンドープポリシリコン３
８の下側のシリコン窒化膜３７のい一部が露出させる。

その後、前記選択エツチングに使用したマスクとしての
酸化膜３９を除去してから、第１５図に示すように、ノ
ンドープポリシリコン３８とボロンドープポリシリコン
３８ａをエツチングマスクとして前記露出した窒化膜３
７をエツチングした後、マスクとされたノンドープポリ
シリコン３８を除去する、ついで、前記シリコン窒化膜
３７を不純物導入のマスクとして、バイポーラトランジ
スタの外部ベース領域を形成するためのｐ型不純物、例
えばボロン（Ｂ）をＮ−エピタキシャル層１ａの主面上
にイオン打ち込みする。次に、前記シリコン窒化膜３７
から露出するシリコン酸化膜３７をウェットエツチング
により除去し、Ｎ−エピタキシャル層１ａの表面を露出
させる。

次いで、ノンドープポリシリコンを第１６図に示すよう
に、前記シリコン窒化膜３７上を含む気体１上に堆積さ
せてアニールを施す。すると、ボロンドープポリシリコ
ン３８ａ及び外部ベース領域に打ち込んだｐ型不純物（
ボロン）の拡散（油上がり）が起こり、前記ノンドープ
ポリシリコンは前記シリコン窒化膜３７上を除いてボロ
ンドープポリシリコン４３ａに変じる。このとき、外部
ベース領域ＧＢも形成される。次いで、ヒドラジン等を
用いて前記シリコン窒化膜３７上に残存するノンドープ
ポリシリコンを選択エツチングし、ボロンドープポリシ
リコン３８ａ、４３ａからなるベース引出し電極３４を
形成する。

その後、熱酸化によってボロンドープポリシリコン４３
ａの表面を酸化させて酸化膜４４を形成した後、これを
エツチングマスクとしてエミッタ開口ＥＯの内側の窒化
膜３７と酸化膜３６をエツチングによって除去する。

次に、第１７図に示すように、エミッタ開口ＥＯによっ
て露出したＮ−型エピタキシャル層１ａの表面コンタク
トするように、工、ミッタ引出し電極３５としてのポリ
シリコンを形成し、前記エミッタ引出し電極３５中にｐ
型及びＮ型不純物を順次導入し、熱拡散させることによ
り、真性ベース領域ＩＢ及びエミッタ領域Ｅを形成する
。このように、ｎ型エミッタ領域Ｅ、ｐ型真性ベース領
域ＩＢ及び真性コレクタ領域）（Ｎ−型エピタキシャル
層１ａ）を主な動作領域とするＮＰＮバイポーラトラン
ジスタがほぼ完成する。

次に、前記第１図〜第１１図で説明した本発明のアイソ
レーション用溝の幅を０．５μｍ以下にし、さらにＣＶ
Ｄ絶縁膜によって溝を埋め込んだアイソレーション構造
の具体的な作用効果について説明する。以下、本発明に
関するアイソレーション溝をＵ溝という。

第１に、本発明に係るＵ溝の溝幅は０．５ｐｍ以下であ
るため、Ｕ溝埋込に必要なＣＶＤ絶縁膜の膜圧自体が薄
くてすむ。即ち、従来の溝幅例えば、１μｍを有するＵ
溝にＣＶＤ絶縁膜を埋め込む手法では窪みが生じるため
ＣＶＤ絶縁膜を例えば３μｍ程度と厚く堆積する必要が
あったが、本発明のサブミクロンＵ溝の埋込時には従来
の如き凹みがほとんど生じないため堆積する膜圧が薄く
ても平坦化が達成される。又、ＣＶＤ絶縁膜が薄いので
堆積に要する時間も大幅に短縮される。

ここで、Ｕ溝上に形成される窪みの凹み度合いを表す平
坦度ｄとＵ溝の溝幅Ｗとの関係について本発明老若らが
検討した事項を以下説明する。

第１８図は、溝幅ＷのＵ溝に膜厚りだけＣＶＤ絶縁膜膜
を堆積した図である。Ｕ溝上に形成されるＣＶＤ絶縁膜
の凹み部Ｇの最深部にと、溝肩Ｍとを結ぶ直線りが垂線
Ｎとなす角をαとすると、平坦度ｄ（紐縁膜の平坦面か
ら最深部Ｋまでの距Ｈ）は、下記の（１）式で表される
。

、Ｗ／２ また、α玉　　　　と表せるから、これを（１）Ｄ 式に代入して下記の（２）式を得る。

”８Ｄ　・・・・・・（２） 従って、平坦度ｄは、溝＠Ｗの２乗で変化することが判
り、　ＦＲａＷを微細化すれば平坦性は急激に改善され
ることになる。仮にサブミクロンＵ溝（溝＠Ｗ＝　０　
、２　ｐ　ｍ）にＣＶＤ絶縁膜を１．０μｍ堆積させた
場合を考えると平坦度ｄは上記（２）式よりｄ＃０．０
０５μｍとなる。

第２に、第１９図に示すように本発明に係るＵ溝は埋込
用の絶縁膜のエッチバックを不要、あるいはエッチバッ
ク量が微小で十分なため埋込用のＣＶＤ絶縁膜同士の接
合界面（結合界面）　　Ｉ、　Ｆａｃｅが露出する恐れ
がないので、前記界面んＩ。

Ｆａｃｅに沿って、オーバーエッチされる不良を防止す
ると共に、Ｕ溝内に形成された空洞ＳＰを応力緩和に積
極的に利用することができる。

第３に、本実施例の如くシリコン気体１に浅い溝を有す
る半導体集積回路装置（バイポーラトランジスタ）では
浅い溝と深いＵ溝の絶縁物の充填を同時に行うことがで
き、集積回路装置の製造工程が簡略化される。

このように工程が簡略化がなされると、アイソレーショ
ン膜厚のウェハ内約−性が高くなる。

具体的には、従来行われていたポリシリコンを用いた溝
アイソレーションにおいてポリシリコンの堆積膜圧のバ
ラツキが５％、エッチバックのバラツキが５％である場
合を考えると、このときポリシリコンの膜厚が４μｍ、
エッチバック量が３μｍであれば、０．２５μｍ　（ｖ
′（４，ｕｍＸ５％）２＋（３μｍＸ５％）２）なる誤
差が生じることになる。これに対し、本発明基に係るＵ
溝アイソレーションでは、ＣＶＤ絶縁膜（１μｍ）形成
時のバラツキによる誤差が０．０５μｍとなるだけで従
来のものに比してウェハ内約−性が格段価れる。

また、本発明者が検討した結果、Ｕ溝をシリコン基体上
に能動領域を囲むように形成する際Ｕ溝の平面パターン
のコーナ一部の溝幅ＣＷが拡大することが判った。即ち
、第２０図に示すようにこのコーナ一部の溝幅ＣＷの拡
大は曲げ角θに応じるもので、その度合いを示す溝幅拡
大率Ｙは曲げ角θをパラメータとして以下のように表わ
される（Ｙが大きいほど溝幅拡大効果大となる）９Ｙ＝
　（Ｘ−ａ）ｓｅｅ　０／２−ａ　　、、、、、、　（
３）−２ａ ここでＸは、前述のサイドフィルム処理を施す前の溝幅
、ａは前述のサイドフィルム処理によって形成されるサ
イドウオールスペーサ６ａの肉厚であり、（Ｘ−２ａ）
が微細化後のサブミクロンＵ溝の溝幅Ｗに相当する。

前記（３）式からも明らかなようにコーナーの曲げ角θ
を小さくすればするほど溝幅拡大効果は小さくなる。

従って、本実施例では溝幅拡大効果によるＵ溝埋込時の
平坦性の劣化を防ぐべくＵ溝加工用ホトレジヌトのレイ
アウトを曲げ角θの小さい８か矩形ループアイソレーシ
ョンパターンにした。

第２１図は前記８角形ループパターンのＵ溝パターン平
面レイアウト図を示し、Ｕ溝パターン２０のコーナ一部
の曲げ角θは全て４５°とされ、全てのコーナ一部の溝
幅拡大効果を均等に低下させている。

又、Ｕ溝パターンフォトマスクの丁字形の交点部の溝幅
拡大効果に関しては、第７図に示すようなパターンを形
成することによりその溝幅拡大効果を低下させることが
できる。

第２３図は、浅い溝のないシリコン基板に本発明に係る
アイソレーションを行なう他の実施例を示す断面図であ
る。この場合、Ｕ溝上の凹部２３゜２４は無視できるほ
ど小さく　（絶縁膜１２をｌｐｍ、溝幅０．２μｍのと
き平坦度ｄは前記（２）式より０８０５μｍとなる）、
従って、薄膜化のためのエッチバンク工程がほぼ不要と
なる。

第２４図及び第２５図は本発明に係るＵ溝アイソレーシ
ョンをシリコン基板−酸化膜−シリコン基板からなるＳ
　ＯＩ　（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａｌｏｔ
）基板に適用した実施例を示すものであり第１図〜第１
１図及び第２３図にそれぞれ示した実施例とまったく同
様の作用効果がそれぞれ得られる。このように、本発明
に係るアイソレーションは製造工程が複雑化するｓｏｒ
基板又はＳ　ＯＳ　（Ｓｉｌｉｃｏｎ　ｏｎＳａｐｐｈ
ｉｒｅ）基板を用いた半導体集積回路に対し特に有効で
ある。

尚、第２４図、第２５図において、２５は酸化膜、２６
はシリコン基板を示す。

尚、本実施例では、１μｍの溝幅のＵ溝パターンの壁面
にサイドウオールスペーサを形成してＵ溝パターンのサ
ブミクロン化を図ったが、これに限ることなく、例えば
、シリコン基板上にＣＶＤ酸化膜を堆積させ、この上に
ノンドープポリシリコンを堆積させ、次いでこのノンド
ープポリシリコン中に１μｍの溝幅のＵ溝パターンをマ
スクとしてボロンを注入し、アニールによって当該ポリ
シリコン中のボロンを横方向に拡散させた後にノンドー
プポリシリコン部をエツチングすることによってサブミ
クロンＵ溝パターンを形成するようにしてもよい。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

即ち、本発明の半導体集積回路装置の製造方法によれば
、半導体集積回路の角素子間の分離が溝幅０．５μｍ以
下のＵ溝によって行なわれ、当該Ｕ溝内に絶縁物が充填
されるので、半導体集積回路のアイソレーションの誘電
率を小さくして低容量化をを図るとともに素子分離距離
を小さくして集積回路の微細化・高集積化を図ることが
できる。

更に、ＣＶＤ絶縁膜の堆積によってＵ溝の埋込を行なう
場合、薄いＣＶＤ絶縁膜にて平坦化が行なわれ製造工程
の簡略化が図られる。又、浅い溝を有するセルファライ
ン型のダブルポリシリコン構造のバイポーラトランジス
タに本発明を適用する際、浅い溝内にＵ溝を形成して当
該浅い溝の埋込とＵ溝の埋込を同時に行なうことができ
、更なる製造工程の簡略化が図られる。

【図面の簡単な説明】

第１図〜第１１図は本発明に係る半導体集積回路装置の
素子分離工程を説明するだめの断面図、第１２図〜第１
７図は第１図〜第１１図の工程により形成された素子分
離領域を有する半導体集積回路装置の能動領域にバイポ
ーラトランジスタを形成する製造工程を説明するための
要部断面図、第１８図は本発明者らの検討にもとづくＵ
溝の溝幅Ｗとデバイス表面の平坦度ｄとの関係を説明す
るための要部断面図、 第１９図は本発明に係るサブミクロンＵ溝に絶縁物が堆
積した様子を説明するための断面図、第２０図は本発明
者の検討にもとづくＵ溝のパターンのコーナ一部の曲げ
角０と溝幅拡大効果との関係を説明するための平面図、 第２１図は本発明に係るサブミクロンＵ溝パターンホト
マスクを示す平面図、 第２２図は本発明者らによって、検討された丁字形の交
点部の溝幅拡大効果を低減させたＵ溝パターンフォトマ
スクを示す平面図、 第２３図は浅い溝を有していない半導体集積回路装置に
本発明に係るアイソレーションを適用した例を示す断面
図、 第２４図は本発明に係るアイソレーションをＳＯ■基板
を用いた半導体集積回路装置に適用した例を示す断面図
、 第２５図は浅い溝を有していないＳｏｌ基板を用いた半
導体集積回路装置に本発明のアイソレーションを適用し
た例を示す縦断面図。 １　シリコン単結晶基体、２・シリコン酸化膜、３・素
子領域形成用フォトレジスト膜、４　・ＣＶＤ絶縁膜、
４ａ・・Ｕ溝、５　Ｕ溝加工用フォトレジストパターン
、６・ＣＶＤ絶縁膜、６ａ　サイドウオールスペーサ、
７・サブミクロンＵ溝開口、８　サブミクロンＵ溝、１
０　シリコン酸化膜、１１・・シリコン窒化膜、１２　
ＣｖＤ酸化膜、２０・サブミクロンＵ溝平面パターン。 区 マ〜− 派 区 へ 憾 区 〜 派 区 ＼す 法

Claims (1)

1. 【特許請求の範囲】 １、半導体集積回路装置の製造方法は、以下の工程を含
   むことを特徴とする； （ａ）主面を有する半導体基板を準備する工程；（ｂ）
   前記半導体基板の主面を選択的にエッチングし、第１の
   浅い溝を形成する工程、前記第１の浅い溝は、能動素子
   が形成されるべき能動領域を囲むように形成される； （ｃ）前記第１の浅い溝の底面の１部を選択的にエッチ
   ングし、第２の深い溝を形成する工程、前記第２の溝の
   幅は、前記第１の溝よりも小さい溝幅を有する； （ｄ）前記第１及び第２の溝上を含む前記半導体基板の
   主面上に、ＣＶＤ法により、絶縁物を堆積し、前記第１
   及び第２の溝内及び前記能動領域上に絶縁膜を形成する
   工程； （ｅ）前記絶縁膜をエッチバックして、前記能動領域上
   の前記絶縁膜を除去し、前記第１及び第２の溝内に前記
   絶縁膜を残す工程。