JPS60206150A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、半導体装置の製造方法に係り、特に微細化が
進んだ集積回路の素子分離技術の改良に関する。

［発明の技術的背景とその問題点］ 半導体集積回路の高集積化、素子の！２１０化が進むに
つれて、素子分離領域（フィールド領域）も微細化の必
要が出て来た。従来の選択酸化法（ＬＯＧＯ８＞ではバ
ーズビークが発生するため２μｍ以下の素子分離は困難
となっている。このＬＯＣＯ８に代わり、基板のフィー
ルド領域をエッチグして溝を形成し、この溝に表面が平
坦になるように絶縁膜を埋め込む素子分離法（ＢＯＸ＞
が提案されている。その−例の基板工程を第１図を用い
て説明する。

まず８１基板１１に選択的に溝１２を形成し、・その後
、全面にＣＶＤ法により５ｉＯ２ｖ１１３を堆積し、そ
の表面をスピンコード法によるレジスト膜１４で平坦化
する（ａ）。この後レジスト膜１４とＳｉＯ２膜１３を
両者に対してエツチングレートが等しい条件に設定され
た反応性イオンエツチング法（ＲＩＥ）より、基板表面
が露出するまで、全面エツチングする（ｂ）。この後、
周知の工程で所望の素子を形成する。

しかしながらこの方法では、絶縁膜を表面からエツチン
グして、ＳｉＭ板凸部表面が露出した時エツチングを終
了する訳であるが、この制御が難かしい。すなわち、絶
縁膜の膜厚のバラツキと、ＲＩＥのバラツキがあるため
必ずオーバーエツチングを行なう必要があり、このオー
バーエツチングのために、実際には第１図（Ｃ）のよう
に、８１基板凸部表面よりも埋込まれる５１０２膜１３
の表面の高さが低くなってしまう。

このために、完全な平坦化は不可能であり、製造工程の
マージンも少ない。またＳｉ基板凸部表面付近での電界
集中によりＭＯＳＦＥＴを作った場合にリーク電流が増
加する等のトランジスタ特性の劣化も引き起こしてしま
う欠点がある。

［発明の目的］ 本発明の目的はフィールド絶縁膜の膜べりを後の工程で
埋め込む事により、実質的に膜べりの影響を防止する半
導体装置の製造方法を提供することにある。

［発明の概要］ 杢発明の方法はまず、半導体基板のフィールド領域に溝
を形成し、この溝に第１の絶縁膜を埋め込む。この第１
の絶縁膜はオーバーエツチングによって溝の段差より浅
いものとなる。そこで次に全面に第２の絶縁膜を堆積し
、この第２の絶縁膜を異方性エツチング法によりエツチ
ングして前記溝の側壁部に選択的に残置させて段差部を
なだらかにする。この後にグー１〜電極形成等の素子形
成工程を行う。

［発明の効果コ 本発明によれば、オーバーエツチングにより素子形成領
域の基板凸部表面より埋込み絶縁膜表面の高さが低くな
った部分に自己整合的に絶縁膜を形成出来る。このため
、完全な平坦化は出来なくても、基板凸部周囲のみに基
板凸部と同一の高さをもつ絶縁膜を自己整合的に形成出
来るため、基板凸部表面付近での電界集中を防止出来る
。このため、例えばＭＯ８ＦＥＴ特性のリーク電流の発
生を防止出来るとともに、ゲート絶縁膜の耐圧と、信頼
性も向上する事が出来る。

また、一般にフィールド領域の溝の小さい所での埋込み
絶縁膜の膜ヘリが広い所よりも早くなる。

本発明では、小さい部分程、厚く絶縁膜を残置できるの
で、微細なパターン程有効に活用できる。

つまり、パターン依存性による膜べり差を完全に無くす
事ができる。また平坦化の工程のマージンが大幅に改良
される。すなわち、オーバーエツチングが自由に行なえ
、このために起こる膜べりを制御性良く埋め込む事が再
現性良く出来るからである。

［発明の実施例］ 第２図（ａ　）〜（ｄ　）を用いて本発明の一実施例を
説明する。まず、Ｐ型で比抵抗５〜５０Ω−ｃｍのＳｉ
基板２１を用意し、この基板上に選択的に例えばＳｉＯ
２膜を０．４μ卯程度形成し、このＳｉＯ２膜をマスク
にＳｉ基板のフィールド領域を約０．６μ卯程度エツチ
ングして溝２２を形成する。その後、上記ＳｉＯ２膜を
マスクに溝の側壁と底部にチャネルストッパ層をイオン
注入により形成し、マスクとして用いた３ｉ０２膜を除
去して溝２２内に第１の絶縁膜としてＣＶＤによる５ｉ
Ｏｚ膜２３を埋込む（ａ　）。この埋込み工程は、まず
全面にＣＶＤ法による５ｉＯ２ｔｌｉを全面に形成し、
その上に、表面がほぼ平坦になるように例えばフォトレ
ジストをスピンナを用いて形成する。その後フォトレジ
ストとＳｉＯ２膜のエツチング速度がほぼ等しくなるＣ
Ｆ４を含むＲＩＥ（リアクティブイオンエツチング）に
より、表面から全面エツチングする事によりなされる。

ここまでは従来と変らない。

ここで図示のようにＲＩＥのオーバーエツチングのため
３ｉ基板凸部表面より０．２μ卯程度低い所にＳｉＯ２
膜２３膜形３される。次に第２の絶縁膜として全面にＣ
，ＶＤ法によるＳｉＯ２膜２４を約０．２μ卯程度堆積
する（ｂ）。その後例えばＣＦ４とＨ２ガスを用いたＲ
ＩＥにより全面をエツチングする事により、Ｓｉ基板凸
部側壁部のみにこのＳｉＯ２膜２４を残置させる（Ｃ）
。

その後、もし必要ならばＳｉ基板凸部表面に形成される
ダメージ層を例えばＨＦと硝酸を含むエツチング液で、
約２００人程度エツチングする事により除去する。

その後、例えばＨＣＪｌを含むガスで熱酸化法によりゲ
ート酸化膜２５を約２００人程度形成し、次いで選択的
にポリＳ１からなるゲート電極２６１２６２を形成する
（ｄ　）。

その後、通常の技術で、金属配線を行なう。

この実施例では、フィールド絶縁膜の膜べりにより特に
電界集中を起しゃすい３ｉｉ板凸部周辺に第２の絶縁膜
を形成する事により、ここで発生する寄住チャネルを防
止でき、ＭＯＳＦＥＴのリーク電流の減少と耐圧向上が
図られる。

また、ゲート電極２６１．２６２の形成に際し、異方性
エツチング例えばＲＩＥを用いた時、表面の段差部は全
て約４５°に丸められているため、オーバーエツチング
が少なくて済み、またここでのエツチング残りも発生し
ない。オーバーエツチングが少ないためにゲート電極側
壁のゲート絶縁膜がエツチングにさらされる時間が少な
くて済み、下のＳｉ基板までエツチングされる事はない
。そのため、ゲート絶縁膜を薄く形成出来るので、微細
で高速かつ高信頼性の半導体素子が形成出来る。

またＳｉＯ２ｉ２４の膜厚を変える事により、これを残
置させる領域の寸法とテーパ角度を自由に変える事が出
来る。つまり膜厚を厚くするとゆるいテーパ角で広い範
囲に５ｉ０２膜２４を残すことができる。従って第１の
絶縁膜につき約５０％のオーバーエツチングを行なうこ
ともできる。

また、フィールド絶縁膜の膜べりのバラツキがあっても
、素子形成領域である基板凸部の周辺に関する限りその
膜厚を凸部表面にそろえて形成する事が出来るので、ウ
ェハ全面でのフィールド絶縁膜厚のバラツキによる半導
体素子特性のバラツキがなくなり、高歩留りが得られる
。

なおこの実施例では垂直壁の溝を形成したか、この角度
は４５″〜９０°の範囲であれば良い。

また３ｉ基板２１に溝２２を形成し、ＳｉＯ２ｉ２３を
埋込んだ第２図（ａ）の次に、露出した８１基板凸部の
上部を例えば、等方エツチングによりエツチングしたり
、酸化したりする事により丸く形成する工程を入れて、
その後、第２の絶縁膜をＳｉ基板凸部周辺に残置させて
もよい。これにより得られる構造を第３図に示す。この
方法によれば、Ｓｉ基板凸部周辺が丸く形成されるため
に、更に電界集中が弱まる。従来のイオン注入ではＳｉ
基板凸部側壁部に形成するチャネルストッパ層は制御が
難しくバラツキも大きいが、このような構造とすれば電
界集中が弱められるため、イオン注入ｍは少なくて済み
、バラツキも少なく、素子特性への影響も無くなる。ま
た低抵抗基板、例えば２０Ω−ｃｍ以下の基板を用いれ
ば、このチャネルストッパ層形成のイオン注入工程を省
く事も可能となる。　１ さらにゲート耐圧は向上し、ゲート絶縁膜のリーク電流
はより減少する。このコーナーの丸みのつけ方は、いか
なる方法でも良く、約１００Å以上の半径をもてば良い
。この半径は大きければ大きい程電界集中は弱くなる。

次に本発明の別の実施例を第４図（ａ　）〜（Ｑ　）を
用いて説明する。まず８１基板４１に選択的に溝４２を
形成し、チャネルストッパ一層を形成した後、この溝４
２に第１の絶縁膜としてＳｉＯ２ｉ４３を埋め込む（ａ
　＞。図示のようにこのとき、溝４２のうち狭い所は広
い所に比らべ、膜ベリが大きく形成される。

次に第１のゲート酸化膜４４として例えばＨＣＪｌ酸化
によるＳｉＯ２膜を１５０人程度形成し、次いで第１の
ゲート電＃１４５としてリンを含むポリ＄１膜を約２０
００人程度と５ｉＨｎと０２を用いたＣＶＤ法によるＳ
ｉＯ２ｉ４６を約３５００人程度、写真蝕剣法を用いて
選択的に形成する（ｂ）。次に第２の絶縁膜として例え
ばＣＶＤ法により全面に８１０２膜４７を約５０００人
程度形成する（Ｃ）。次にＣＦ４とＨ２ガスを用いたＲ
ＩＥを用いて全面をエツチングする事により、露出した
Ｓｉ塁根板凸部側壁第１のゲート電極側壁などの段差部
に５ｉ０２膜４７を残置させる（ｄ　）。

この時露出した基板凸部はＲＩＥのオーバー工ッチング
のためにダメージ層が形成されることである。この場合
、３ｉ基板凸部表面を例えば、アルカリ溶液、硝酸と弗
酸の混液等で、３００人程度エツチングする事により、
ダメージを完全に除去できる。

次に第２のゲート酸化膜４８としてＨＣｆ酸化を用いて
約２５０人程度のＳｉＯ２膜を形成したｊ炎、第２のゲ
ート電ｔＩ？ｆＡ４９　（４９ｔ　、　４９２　）とし
てＰを含むポリＳｉ膜を約４０００人程度選択的に形成
する。

次にこのゲート電極４９をマスクにＬＤＤ　（ライトリ
−ドープドドレイン）構造形成のためのｎ一層５０１．
５０２を例えば、イオン注入により、Ｐを３０　ｋｅＶ
、１〜２０×１０１３／ｃｒｊ程度イオン注入して形成
する（ｅ）。

次に全面１：ＣＶＤ−８ｉ　０２１１Ｌｉ”約４０００
人程度形成し、全面をＲ’Ｉ　Ｅでエツチングする事に
より第２のゲート電極４９の側壁部その他の段差部のみ
にＳｉＯ２膜５１を残置する。

次にゲート電極４９とＳｉＯ２膜５１をマスクにＬＤＤ
構造の１ｔ十層５２１．５２２を、例えばＡｓを５０Ｋ
ｅＶで３ｘ　１０”　’　／ｃｒＡ程度イオン注入して
形成し、その後例えば熱アニールを９００℃、１２０分
程度付なう（’ｆ）。

その後全面にＰを含むＣＶＤ−８ｔ　０２膜５３を約７
０００人程度形成する。この時５１０２膜５３の下の表
面の凹凸の段差は６０〜３０°のテーパ角を有するなめ
らかな形状としている。このため、ＳｉＯ２膜５３膜面
３表面らかにするりフローの工程を必要としない。この
後は図示しないが、コンタクトホールを選択的に開孔し
た後、全面に例えば蒸着法によりＳｉを含むＡ１膜を約
０．８μｍ程度形成し、通常の工程を経て半導体装置を
完成する。

この実施例によれば、膜べりの違う所、つまり、Ｓｉ基
板凸部とフィールド領域の段差が違っていても、−回の
側壁残し工程（絶縁膜を形成してＲＩＥを行ない側壁部
に残置させる工程）で、同一の幅をもつ第２の絶縁膜が
段チ′部に自己整合的に形成出来る。また１回の側壁残
し工程を行なう事により完全に溝を埋め込む事も出来る
。すなわちフィールド領域幅Ｗの局の膜厚のフィールド
絶縁膜を形成すれば、全面をＲＩＥすると膜べりの寸法
に関係なく、平坦にフィールド領域を埋め込める。

またフィールド領域幅Ｗは、チップ内で同一の寸法では
ないから、数回の側壁残し工程を行なう事により全ての
Ｗを埋め込む事が出来る。つまり、Ｗのせまい所から平
坦に埋め込まれるが、埋め込まれれば、平坦であるため
、その上に形成される絶縁膜はＲＩＥによって残置され
ないので側壁残し工程を何回も繰返すことができるから
である。

よってＷがいろいろな寸法であってもＳｉ基板凸部と同
一の高さを有する絶縁膜がいろいろな工程で膜へりして
いても、ゲート電極を形成する直前には、少なくともＳ
ｉ基板凸部周辺に絶縁膜が形成され、寄生チャネル等の
電界集中を防止できる。

また、３ｉ基板凸部側壁部のみでなく、ゲート電極側壁
部等の他の段差部にも絶縁膜を残置できる。

そのためにＬＤＤ構造形成のマスク材も同様に形成出来
る。またＡＪｌ配線等の凹凸部での段切れ防止のため通
常行なわれている、ＰＳＧのりフロ一工程を省く事が出
来る。これは微細な浅い拡散層特にＰ−ａｈ影形成ボロ
ン拡散の制御がし易く、浅いｘｊが実現出来る。

また第１のゲート電極と第２のゲート電極の層間の絶縁
膜形成に関して従来の方法では第４図（ｅ）のＡの部分
オーバーエツチングによるオーバーハングが発生するが
、本実施例では発生しない。そのために第２のゲート電
極のエツチングに異方性エツチング（例えばＲＩＥ、イ
オンミキシング等）を行なった時、このオーバーハング
にゲート電極材料が残置して、となりのゲート電極とシ
ョートするという不良は発生しなくなる。よってＲＩＥ
等が容易に使用出来る。このＲＩＥの使用可能のため、
第２のゲート電極の側部形状は垂直にする事が出来るた
め、高耐圧、高信頼性を有するＬＤＤ構造のｎ十のマス
ク材を容易に、再現性良く側壁残し工程で形成出来るた
め微細化、高信頼性が実現出来る。

また、表面がなだらかなため写真蝕刻用のフォトレジス
ト膜の膜厚のバラツキがなくなり写真蝕刻がやり易くパ
ターンの寸法のバラツキがなくなり、ウェハー面内のパ
ターン寸法のバラツキが無くなり、電気特性の均一な素
子が得られ、高い歩留りを実現出来る。

この様に本発明により、フィールド絶縁膜の膜べりによ
る３ｉ基板凸部エツジでの電界集中を防止するだけでな
く、プロセスのマージンを大幅に向上させる事が低コス
トで実現出来、微細化で高信頼性の素子が高歩留りで形
成する事が出来る。

実施例ではフィールド絶縁膜と側壁残し工程に用いた絶
縁膜として５ｉ０２を用いたが、他のもの例えばＳｉ　
Ｎ、Ａｌ２Ｏ２等、あるいはこれらの組合せでよい。

また側壁残し工程のＳｉＯ２を形成した後、デンシファ
イしても良い。これによりエツチング速度を遅くする事
が出来、後の工程での膜ベリが減少するのでプロセスマ
ージンが大幅に向上する。

また側壁残し工程の絶縁膜を形成する前に熱酸化工程に
より、熱酸化膜を形成しても良い。この方法を用いれば
、耐圧が向上する。

またフィールド領域に溝を形成するためのマスクとして
ＳｉＯ２膜等の外に、５１０２の上にＳｉＮあるいはポ
リ３ｉを、積ねた２層構造。

Ｓｉ　０２　／Ｓｉ　Ｎ／Ｓｉ　０２　、Ｓｔ　０２　
／ポリＳｉ／等の３層構造等の多層構造でも良い。これ
らを８１基板に溝形成後も残置して、絶縁膜を埋め込む
際のエッチバックのＲＩＥのストッパーとして用いる事
が出来、さらに８１基板凸部表面のダメージ層が形成さ
れるのを防止出来る。

また本発明はｎ−チャネルＭ　ＯＳの他、ｐ−チャネル
ＭＯ８，ＣＭＯ８，バイポーラを用いたＩＯは勿論、Ｓ
Ｏ８構造や３次元ＩＣにも同様に適用できる。

【図面の簡単な説明】

第１図（ａ）〜（Ｃ）は従来のＢＯＸ法による埋込み工
程を示ず図、第２図（ａ　）〜（ｄ　＞は本発明の一実
施例の製造工程を示す図、第３図はその変形例を説明す
るための図、第４図＜ａ　＞〜（Ｑ　）は他の実施例の
製造工程を示す図である。 ２１・・・Ｓｉ基板、２２・・・溝、２３・・・ＳｉＯ
２膜（第１の絶縁膜）、２４・・・・・・５１０２膜（
第２の梠縁股）、２５・・・ゲート酸化膜、２６１，２
６２・・・ゲート電極、４１・・・Ｓｉ基板、４２・・
・溝、４３・・・５ｔＯ２膜（第１の絶縁膜）、４４・
・・ゲート酸化膜、４５・・・第１のゲート電極、４６
・・・ＳｉＯ２膜、４７・・・５ｉ０２膜（第２の絶縁
膜）、４８・・・ゲート酸化膜、４９１．４．９２・・
・第２のゲート電極、５０１．５０２−ｎ一層、５ｌ−
８ｉ０２膜（第２の絶縁膜）、５２ｓ　、５２２・・・
ｎ中層、第１図 第２図 第３図 第４図 第４図 ｓ４図

Claims (2)

【特許請求の範囲】
1. （１）半導体基板のフィールド領域に溝を形成する工程
   と、前記溝内にその溝の段差より薄い第１の絶縁膜を埋
   め込む工程と、全面に第２の絶縁膜を堆積しこれを異方
   性エツチングによりエツチングして前記溝の側壁部に残
   置させる工程と、この後所望の素子を形成する工程とを
   備えたことを特徴とする半導体装置の製造方法。
2. （２）　前記第２の絶縁膜を堆積する工程の前に少なく
   ともゲート電極を選択的に形成する工程を含む特許請求
   の範囲第１項記載の半導体装置の製造方法。