JPH0550138B2 - - Google Patents
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- JPH0550138B2 JPH0550138B2 JP22571883A JP22571883A JPH0550138B2 JP H0550138 B2 JPH0550138 B2 JP H0550138B2 JP 22571883 A JP22571883 A JP 22571883A JP 22571883 A JP22571883 A JP 22571883A JP H0550138 B2 JPH0550138 B2 JP H0550138B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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Description
【発明の詳細な説明】
［発明の技術分野］
本発明はフイールド領域に比較的厚い絶縁膜を
埋め込む半導体装置の製造法に関する。
埋め込む半導体装置の製造法に関する。
［発明の技術的背景とその問題点］
半導体としてシリコンを用いた半導体装置、特
にMOS型半導体装置においては寄生チヤンネル
による絶縁不良をなくし、かつ寄生容量を小さく
するために素子間のいわゆるフイールド領域に厚
い絶縁膜を形成する事が行なわれている。その１
つに平坦にフイールド酸化膜を埋め込む方法が
BOX法（Ｂurying Ｏxide into Silicon
Groove）として知られている。BOX法を第１図
を用いて簡単に説明する。まず、第１図ａに示す
ように、例えばＰ型シリコン基板１を用意して通
常の写真蝕刻工程により素子形成領域をマスク１
２で覆い、フイールド領域のシリコン基板１１を
所望のフイールド絶縁膜厚分相当エツチングし、
次いで同じマスク１２を用いてフイールド領域に
イオン注入を行つてフイールド反転防止のための
P+層１３を形成する。その後、第１図ｂに示す
ようにリフトオフ加工法を用いてフイールド領域
にSiO2膜１４を埋め込む。このリフトオフ加工
は例えば次のように行う。
にMOS型半導体装置においては寄生チヤンネル
による絶縁不良をなくし、かつ寄生容量を小さく
するために素子間のいわゆるフイールド領域に厚
い絶縁膜を形成する事が行なわれている。その１
つに平坦にフイールド酸化膜を埋め込む方法が
BOX法（Ｂurying Ｏxide into Silicon
Groove）として知られている。BOX法を第１図
を用いて簡単に説明する。まず、第１図ａに示す
ように、例えばＰ型シリコン基板１を用意して通
常の写真蝕刻工程により素子形成領域をマスク１
２で覆い、フイールド領域のシリコン基板１１を
所望のフイールド絶縁膜厚分相当エツチングし、
次いで同じマスク１２を用いてフイールド領域に
イオン注入を行つてフイールド反転防止のための
P+層１３を形成する。その後、第１図ｂに示す
ようにリフトオフ加工法を用いてフイールド領域
にSiO2膜１４を埋め込む。このリフトオフ加工
は例えば次のように行う。
即ち、全面に例えばプラズマCVD SiO2膜を堆
積する。次に、例えば弗化アンモニウムで１分程
度エツチングしてやると、フイールド領域と素子
形成領域の境界にできている段差部の側面に堆積
したプラズマCVD SiO2膜は平坦部に比べてエツ
チング速度が３〜20倍速いため、上記段差部のプ
ラズマCVD SiO2膜が選択的に除去される。その
後、素子形成領域上のマスク１２を除去するとマ
スク１２上に堆積したプラズマCVD SiO2膜も一
緒に除去され、フイールド領域のみにプラズマ
CVD SiO2膜が埋め込まれる。この時フイールド
領域と素子形成領域の境界には第１図ｂに示すよ
うに断面形状が一定の細い溝１５が残される。次
に、第１図ｃに示すように上記細い溝１５を例え
ばCVD SiO2膜１６で均一に埋め込み、更にその
上に流動性でかつ上記CVD SiO2膜１６とエツチ
ング速度が等しくなるように平坦化膜１７を形成
して表面を平坦化する。その後、第１図ｄに示す
ように、上記平坦化膜１７およびCVD SiO2膜１
６を均一にエツチング除去し、素子形成領域のシ
リコンを露出させると、フイールド領域はほぼ平
坦にSiO2膜１４と１６で埋め込まれる。その後、
素子形成領域に通常の方法により所望の素子を形
成する。
積する。次に、例えば弗化アンモニウムで１分程
度エツチングしてやると、フイールド領域と素子
形成領域の境界にできている段差部の側面に堆積
したプラズマCVD SiO2膜は平坦部に比べてエツ
チング速度が３〜20倍速いため、上記段差部のプ
ラズマCVD SiO2膜が選択的に除去される。その
後、素子形成領域上のマスク１２を除去するとマ
スク１２上に堆積したプラズマCVD SiO2膜も一
緒に除去され、フイールド領域のみにプラズマ
CVD SiO2膜が埋め込まれる。この時フイールド
領域と素子形成領域の境界には第１図ｂに示すよ
うに断面形状が一定の細い溝１５が残される。次
に、第１図ｃに示すように上記細い溝１５を例え
ばCVD SiO2膜１６で均一に埋め込み、更にその
上に流動性でかつ上記CVD SiO2膜１６とエツチ
ング速度が等しくなるように平坦化膜１７を形成
して表面を平坦化する。その後、第１図ｄに示す
ように、上記平坦化膜１７およびCVD SiO2膜１
６を均一にエツチング除去し、素子形成領域のシ
リコンを露出させると、フイールド領域はほぼ平
坦にSiO2膜１４と１６で埋め込まれる。その後、
素子形成領域に通常の方法により所望の素子を形
成する。
このようなBOX法においては、シリコン基板
のエツチングにサイドエツチングのない反応性イ
オンエツチング（RIE）を用いることにより、素
子領域の寸法は写真蝕刻工程により形成したマス
ク寸法によつてのみ規定され素子形成領域の寸法
誤差を零にする事が可能になる。また表面が完全
に平坦な構造が得られるため、その後のリソグラ
フイー精度が上がりまた配線の信頼性も著しく向
上させる事ができる。
のエツチングにサイドエツチングのない反応性イ
オンエツチング（RIE）を用いることにより、素
子領域の寸法は写真蝕刻工程により形成したマス
ク寸法によつてのみ規定され素子形成領域の寸法
誤差を零にする事が可能になる。また表面が完全
に平坦な構造が得られるため、その後のリソグラ
フイー精度が上がりまた配線の信頼性も著しく向
上させる事ができる。
しかしながら、この従来の方法では前記第１図
ｄに示されるように、素子領域付近のフイールド
領域に凹部が発生してしまう。これはBOX法で
平坦化する時、RIE（反応性イオンエツチング）
を使用してCVD SiO2膜をエツチングして素子領
域のシリコン面を露出する場合オーバエツチング
を行うためである。またこのCVDSiO2膜はその
後の種々の工程でもさらにエツチングされ凹部が
増大してしまう。この凹部は電界集中の原因とな
り、寄生トランジスタを生み電流のリークが生じ
る。この電流のリークはしきい値の変動につなが
り、MOSトランジスタとしては致命的な欠点と
なる。
ｄに示されるように、素子領域付近のフイールド
領域に凹部が発生してしまう。これはBOX法で
平坦化する時、RIE（反応性イオンエツチング）
を使用してCVD SiO2膜をエツチングして素子領
域のシリコン面を露出する場合オーバエツチング
を行うためである。またこのCVDSiO2膜はその
後の種々の工程でもさらにエツチングされ凹部が
増大してしまう。この凹部は電界集中の原因とな
り、寄生トランジスタを生み電流のリークが生じ
る。この電流のリークはしきい値の変動につなが
り、MOSトランジスタとしては致命的な欠点と
なる。
［発明の目的］
本発明の目的は素子形成領域付近に発生するフ
イールド絶縁膜表面の凹部をなくして半導体装置
の電気的特性の向上に寄与し得る、改良された半
導体装置の製造方法を提供することにある。
イールド絶縁膜表面の凹部をなくして半導体装置
の電気的特性の向上に寄与し得る、改良された半
導体装置の製造方法を提供することにある。
［発明の概要］
本発明は、まず半導体基板の素子形成領域上に
熱酸化膜を介して後の絶縁膜エツチング工程でス
トツパーとなるスペーサ膜を形成して、フイール
ド領域を選択的にエツチングして溝を形成する。
そして上記スペーサ膜の膜厚と幅を例えば等方性
エツチングを利用して削減した後、基板全面に溝
底面からスペーサ膜表面までの段差より厚い絶縁
膜を堆積し、その表面を平坦化膜により平坦化す
る。この後、平坦化膜と絶縁膜を同等のエツチン
グ速度で均一にスペーサ膜が露出するまでエツチ
ングする。そして露出したスペーサ膜を除去し、
素子形成領域の基板表面を露出させて、所望の素
子を形成する。
熱酸化膜を介して後の絶縁膜エツチング工程でス
トツパーとなるスペーサ膜を形成して、フイール
ド領域を選択的にエツチングして溝を形成する。
そして上記スペーサ膜の膜厚と幅を例えば等方性
エツチングを利用して削減した後、基板全面に溝
底面からスペーサ膜表面までの段差より厚い絶縁
膜を堆積し、その表面を平坦化膜により平坦化す
る。この後、平坦化膜と絶縁膜を同等のエツチン
グ速度で均一にスペーサ膜が露出するまでエツチ
ングする。そして露出したスペーサ膜を除去し、
素子形成領域の基板表面を露出させて、所望の素
子を形成する。
［発明の効果］
本発明によれば、スペーサ膜の厚みと幅を削減
した後にフイールド領域の溝を厚い絶縁膜で埋め
込むために、スペーサ膜を除去した後にもスペー
サ膜の側壁が削減された分だけ、埋込み絶縁膜が
素子形成領域の周辺をおおう状態となり、このた
め従来法のように素子領域付近のフイールド絶縁
膜に凹部が発生することはない。また、埋め込ま
れた絶縁膜の全面エツチングは、スペーサ膜の表
面が露出した時点で止めるために、絶縁膜で埋め
込まれたフイールド領域は、素子形成領域の基板
面よりもスペーサ膜の膜厚分だけ高くなつてい
て、寄生チヤネルや電流リークを効果的に防止す
ることができる。
した後にフイールド領域の溝を厚い絶縁膜で埋め
込むために、スペーサ膜を除去した後にもスペー
サ膜の側壁が削減された分だけ、埋込み絶縁膜が
素子形成領域の周辺をおおう状態となり、このた
め従来法のように素子領域付近のフイールド絶縁
膜に凹部が発生することはない。また、埋め込ま
れた絶縁膜の全面エツチングは、スペーサ膜の表
面が露出した時点で止めるために、絶縁膜で埋め
込まれたフイールド領域は、素子形成領域の基板
面よりもスペーサ膜の膜厚分だけ高くなつてい
て、寄生チヤネルや電流リークを効果的に防止す
ることができる。
又、従来RIEによる平坦化膜とCVD SiO2膜の
エツチバツク時にその合計厚みが厚い為基板表面
でエツチングを止めるのが難しく、基板にダメー
ジを受け素子特性劣化を招来していたが、本発明
ではスペーサ膜をこのエツチバツクのストツパと
しているため基板ダメージは殆んどなくなる。
エツチバツク時にその合計厚みが厚い為基板表面
でエツチングを止めるのが難しく、基板にダメー
ジを受け素子特性劣化を招来していたが、本発明
ではスペーサ膜をこのエツチバツクのストツパと
しているため基板ダメージは殆んどなくなる。
［発明の実施例］
以下本発明の実施例を第２図を参照して説明す
る。まず第２図ａに示すように、面方位（100）、
比抵抗５〜50ΩcmのＰ型Si基板２１を用意して、
この基板２１上に例えば厚さ500Å程度の熱酸化
膜２２を形成し、さらにスペーサ膜となる多結晶
シリコン膜２３を6000Å程度形成し、全面にアル
ミニウム膜２４をスパツタ法にて約0.5μｍ形成す
る。その後、同図ｂのように素子形成領域を写真
蝕刻法で選択的にレジスト膜２５で覆い、これを
マスクにアルミニウム膜２４をエツチングし、そ
の後アルミニウム膜２４をマスクにボロンのイオ
ン注入を例えば加速電圧120keV、ドーズ量１×
1013／cm2で行い、次にアルミニウム膜２４をマス
クに多結晶シリコン膜２３と熱酸化膜２２をエツ
チングした後、アルミニウム膜２４をマスクにた
とえばCF4ガスを用いたRIEでＰ型のシリコン基
板２１をエツチングし、0.6μｍ程度の溝を作る。
その後、アルミニウム膜２４をマスクとして用い
て溝底部に20〜30keV程度の加速電圧を用いて、
２回目のボロンイオン注入を行い、フイールド反
転防止のP+層２６を形成する。図では省略した
が、第１回目のイオン注入の結果、溝の底部だけ
でなく側壁部にも浅くP+層が形成される。次に
同図ｃに示すように、アルミニウム膜２４を除去
した後、6000Å程度の膜厚の多結晶シリコン膜２
３を等方性エツチングで4000Å程度の膜厚になる
まで削減する。これにより、素子形成領域周辺の
熱酸化膜２２が露出した状態となる。その後、同
図ｄのように基板全面にCVDによるSiO2膜２７
を、溝底面から多結晶シリコン膜２３の表面まで
の段差より厚く、約1.0μｍ程度堆積する。
る。まず第２図ａに示すように、面方位（100）、
比抵抗５〜50ΩcmのＰ型Si基板２１を用意して、
この基板２１上に例えば厚さ500Å程度の熱酸化
膜２２を形成し、さらにスペーサ膜となる多結晶
シリコン膜２３を6000Å程度形成し、全面にアル
ミニウム膜２４をスパツタ法にて約0.5μｍ形成す
る。その後、同図ｂのように素子形成領域を写真
蝕刻法で選択的にレジスト膜２５で覆い、これを
マスクにアルミニウム膜２４をエツチングし、そ
の後アルミニウム膜２４をマスクにボロンのイオ
ン注入を例えば加速電圧120keV、ドーズ量１×
1013／cm2で行い、次にアルミニウム膜２４をマス
クに多結晶シリコン膜２３と熱酸化膜２２をエツ
チングした後、アルミニウム膜２４をマスクにた
とえばCF4ガスを用いたRIEでＰ型のシリコン基
板２１をエツチングし、0.6μｍ程度の溝を作る。
その後、アルミニウム膜２４をマスクとして用い
て溝底部に20〜30keV程度の加速電圧を用いて、
２回目のボロンイオン注入を行い、フイールド反
転防止のP+層２６を形成する。図では省略した
が、第１回目のイオン注入の結果、溝の底部だけ
でなく側壁部にも浅くP+層が形成される。次に
同図ｃに示すように、アルミニウム膜２４を除去
した後、6000Å程度の膜厚の多結晶シリコン膜２
３を等方性エツチングで4000Å程度の膜厚になる
まで削減する。これにより、素子形成領域周辺の
熱酸化膜２２が露出した状態となる。その後、同
図ｄのように基板全面にCVDによるSiO2膜２７
を、溝底面から多結晶シリコン膜２３の表面まで
の段差より厚く、約1.0μｍ程度堆積する。
次に同図ｅのようにこのSiO2膜２７表面の凹
部上にボジ型レジスト膜２８1を写真蝕刻法によ
り選択的に形成し、次いで、流動性物質膜として
PMAH型レジストとポジ型レジストの混合レジ
スト膜２８2を全面に塗布して表面をほぼ平坦化
する。このとき、レジスト膜２８1の膜厚はSiO2
膜凹部の段差と、削減された多結晶シリコン膜２
３の膜厚の和より厚く、例えば1.2μｍ程度にす
る。
部上にボジ型レジスト膜２８1を写真蝕刻法によ
り選択的に形成し、次いで、流動性物質膜として
PMAH型レジストとポジ型レジストの混合レジ
スト膜２８2を全面に塗布して表面をほぼ平坦化
する。このとき、レジスト膜２８1の膜厚はSiO2
膜凹部の段差と、削減された多結晶シリコン膜２
３の膜厚の和より厚く、例えば1.2μｍ程度にす
る。
次にフレオン系ガスを用いたRIE法により全面
エツチングを行う。そして、同図ｆのように素子
形成領域上の多結晶シリコン膜２３の表面を露出
させた後、残されたレジスト膜を除去してフイー
ルド領域に平坦にSiO2膜２７が埋め込まれた状
態を得る。
エツチングを行う。そして、同図ｆのように素子
形成領域上の多結晶シリコン膜２３の表面を露出
させた後、残されたレジスト膜を除去してフイー
ルド領域に平坦にSiO2膜２７が埋め込まれた状
態を得る。
ただし、このとき、フイールド領域には凹部の
段差と削減された多結晶シリコン膜２３の膜厚の
和と同等以上のSiO2膜２７が埋め込まれている。
また、レジスト膜２８1はこのエツチング工程で
フイールド領域のSiO2膜２７がエツチングされ
るのを防ぐ保護膜として働く。従つてレジスト膜
２８1はエツチング速度がSiO2膜２７のそれより
小さいことが好ましいが、この実施例では段差よ
り厚く形成してあるから、SiO2膜２７と同等若
しくはそれより若干大きくしても差支えない。
段差と削減された多結晶シリコン膜２３の膜厚の
和と同等以上のSiO2膜２７が埋め込まれている。
また、レジスト膜２８1はこのエツチング工程で
フイールド領域のSiO2膜２７がエツチングされ
るのを防ぐ保護膜として働く。従つてレジスト膜
２８1はエツチング速度がSiO2膜２７のそれより
小さいことが好ましいが、この実施例では段差よ
り厚く形成してあるから、SiO2膜２７と同等若
しくはそれより若干大きくしても差支えない。
その後同図ｇのように多結晶シリコン膜２３と
熱酸化膜２２をはく離し、素子形成領域にSi基板
２１を露出させる。その後、周知の工程で半導体
基板に例えばMOS型半導体素子を形成する。
熱酸化膜２２をはく離し、素子形成領域にSi基板
２１を露出させる。その後、周知の工程で半導体
基板に例えばMOS型半導体素子を形成する。
こうして本実施例によれば、フイールド領域が
完全に分離され、従来問題であつた素子領域付近
のフイールド領域に発生する凹部をなくすことが
できる。また、本実施例では多結晶シリコン膜２
３、熱酸化膜２２の除去に際し、素子形成領域上
の内側にはCVD SiO2膜２７が盛り上がつてお
り、素子形成領域周辺部を保護しているためその
目減りも少なくなつている。また、素子領域周辺
にテーパが形成されてフイールド絶縁膜が若干盛
り上つた状態とすると、素子領域周辺での電界集
中が緩和されて寄生チヤネルの発生が効果的に防
止される。
完全に分離され、従来問題であつた素子領域付近
のフイールド領域に発生する凹部をなくすことが
できる。また、本実施例では多結晶シリコン膜２
３、熱酸化膜２２の除去に際し、素子形成領域上
の内側にはCVD SiO2膜２７が盛り上がつてお
り、素子形成領域周辺部を保護しているためその
目減りも少なくなつている。また、素子領域周辺
にテーパが形成されてフイールド絶縁膜が若干盛
り上つた状態とすると、素子領域周辺での電界集
中が緩和されて寄生チヤネルの発生が効果的に防
止される。
次に、本発明の別の実施例を第３図により説明
する。第３図ａ，ｂまでの工程は上記実施例の第
２図ａ，ｂと同じである。この後本実施例では、
スペーサ膜である多結晶シリコン膜２３の膜厚お
よび幅を削減しない状態で、第３図ｃのように、
フイールド領域の溝に選択的に第１の絶縁膜とし
てプラズマCVD SiO2膜２７1を形成する。これ
は、全面にプラズマCVD SiO2膜を堆積してアル
ミニウム膜２４によりリフトオフ加工すればよ
い。なおこのプラズマCVD SiO2膜２７1の代り
にスパツタ蒸着したSiO膜やリン、ヒ素、ボロン
を含んだ酸化膜を用いてもよい。その後、同図ｄ
に示すように多結晶シリコン膜２３を等方性エツ
チングにより削減してから全面に第２の絶縁膜と
して例えばCVD法によりSiO2膜２７2を1μｍ程度
堆積し、このSiO2膜２７2の表面に例えばレジス
ト膜２８を塗布形成し表面を平坦化する。次に同
図ｅに示すようにレジスト膜２８およびSiO2膜
２７2をほぼ等しいエツチング速度RIEにより均
一にエツチングし、多結晶シリコン膜２３の表面
を露出させてフイールド領域にSiO2膜２７1，２
７2をほぼ平坦に埋め込む。以後は同図ｆのよう
に基板２１を露出させ、上記実施例と同等な工程
を行う。
する。第３図ａ，ｂまでの工程は上記実施例の第
２図ａ，ｂと同じである。この後本実施例では、
スペーサ膜である多結晶シリコン膜２３の膜厚お
よび幅を削減しない状態で、第３図ｃのように、
フイールド領域の溝に選択的に第１の絶縁膜とし
てプラズマCVD SiO2膜２７1を形成する。これ
は、全面にプラズマCVD SiO2膜を堆積してアル
ミニウム膜２４によりリフトオフ加工すればよ
い。なおこのプラズマCVD SiO2膜２７1の代り
にスパツタ蒸着したSiO膜やリン、ヒ素、ボロン
を含んだ酸化膜を用いてもよい。その後、同図ｄ
に示すように多結晶シリコン膜２３を等方性エツ
チングにより削減してから全面に第２の絶縁膜と
して例えばCVD法によりSiO2膜２７2を1μｍ程度
堆積し、このSiO2膜２７2の表面に例えばレジス
ト膜２８を塗布形成し表面を平坦化する。次に同
図ｅに示すようにレジスト膜２８およびSiO2膜
２７2をほぼ等しいエツチング速度RIEにより均
一にエツチングし、多結晶シリコン膜２３の表面
を露出させてフイールド領域にSiO2膜２７1，２
７2をほぼ平坦に埋め込む。以後は同図ｆのよう
に基板２１を露出させ、上記実施例と同等な工程
を行う。
本実施例によつても先の実施例同様の効果が得
られる。
られる。
本発明は更に種々変形実施することができる。
例えば上記各実施例では、多結晶シリコン膜の膜
厚と幅を削減するために等方性エツチングを行つ
たが、これは熱酸化を利用してもよい。例えば、
850℃のウエツト酸化で酸化を行うと、第２図ｃ
と異なり、第４図のように多結晶シリコン膜２３
の表面に熱酸化膜２９が形成されて実質的にその
膜厚と幅が削減される。以後は、上記実施例と同
等な工程を行う。ただし、この場合、上記実施例
第２図ｅのように素子形成領域上の多結晶シリコ
ン膜２３の表面を露出させる際に、その表面の熱
酸化膜２９はフツ化アンモニウム又はフツ酸：水
＝１：20の溶液で除去すればよい。この実施例で
は、多結晶シリコン膜２３とその下の熱酸化膜２
２の除去に際し、基板周辺部は、熱酸化膜２９の
盛り上がりで保護されているのでその目減りもさ
らに少なくなつている。
例えば上記各実施例では、多結晶シリコン膜の膜
厚と幅を削減するために等方性エツチングを行つ
たが、これは熱酸化を利用してもよい。例えば、
850℃のウエツト酸化で酸化を行うと、第２図ｃ
と異なり、第４図のように多結晶シリコン膜２３
の表面に熱酸化膜２９が形成されて実質的にその
膜厚と幅が削減される。以後は、上記実施例と同
等な工程を行う。ただし、この場合、上記実施例
第２図ｅのように素子形成領域上の多結晶シリコ
ン膜２３の表面を露出させる際に、その表面の熱
酸化膜２９はフツ化アンモニウム又はフツ酸：水
＝１：20の溶液で除去すればよい。この実施例で
は、多結晶シリコン膜２３とその下の熱酸化膜２
２の除去に際し、基板周辺部は、熱酸化膜２９の
盛り上がりで保護されているのでその目減りもさ
らに少なくなつている。
また上記各実施例では、アルミニウム膜２４を
耐エツチングマスク兼耐イオン注入マスク兼リフ
トオフ材として用いているが、これを省き、レジ
スト膜２５で代用してもよい。また、表面の平坦
化膜としては、レジスト膜の他に溶融可能なガラ
ス膜、例えばPSG、PBSGなどを用いることもで
きる。
耐エツチングマスク兼耐イオン注入マスク兼リフ
トオフ材として用いているが、これを省き、レジ
スト膜２５で代用してもよい。また、表面の平坦
化膜としては、レジスト膜の他に溶融可能なガラ
ス膜、例えばPSG、PBSGなどを用いることもで
きる。
第１図ａ〜ｄは従来のBOX法による半導体装
置の製造工程を示す断面図、第２図ａ〜ｇは本発
明の一実施例による半導体装置の製造工程を示す
断面図、第３図ａ〜ｆおよび第４図は本発明の他
の実施例による半導体装置の製造工程を示す断面
図である。 ２１……Ｐ型シリコン基板、２２……熱酸化
膜、２３……多結晶シリコン膜（スペーサ膜）、
２４……アルミニウム膜、２５……レジスト膜、
２６……P+層、２７……CVD SiO2膜、２７1…
…プラズマCVD SiO2膜（第１の絶縁膜）、２７2
……CVD SiO2膜（第２の絶縁膜）、２８，２８
１，２８2……レジスト膜（平坦化膜）。
置の製造工程を示す断面図、第２図ａ〜ｇは本発
明の一実施例による半導体装置の製造工程を示す
断面図、第３図ａ〜ｆおよび第４図は本発明の他
の実施例による半導体装置の製造工程を示す断面
図である。 ２１……Ｐ型シリコン基板、２２……熱酸化
膜、２３……多結晶シリコン膜（スペーサ膜）、
２４……アルミニウム膜、２５……レジスト膜、
２６……P+層、２７……CVD SiO2膜、２７1…
…プラズマCVD SiO2膜（第１の絶縁膜）、２７2
……CVD SiO2膜（第２の絶縁膜）、２８，２８
１，２８2……レジスト膜（平坦化膜）。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板表面に熱酸化膜を介してスペーサ
膜を形成する工程と、これらスペーサ膜と熱酸化
膜を素子形成領域に残すように選択エツチングし
露出したフイールド領域の基板表面をエツチング
して溝を形成する工程と、前記スペーサ膜の膜厚
と幅を等方的に削減する工程と、基板全面に前記
溝の底面からスペーサ膜表面までの段差より厚い
絶縁膜を堆積する工程と、この絶縁膜表面を平坦
化膜により平坦化する工程と、この平坦化膜と前
記絶縁膜をエツチング速度が同等となる条件のド
ライエツチング法により前記スペーサ膜表面が露
出するまで均一にエツチングしてフイールド領域
に平坦に絶縁膜を埋込む工程と、露出した前記ス
ペーサ膜をエツチング除去する工程と、素子形成
領域表面を露出させて所望の素子を形成する工程
とを備えたことを特徴とする半導体装置の製造方
法。 ２ 前記スペーサ膜は多結晶シリコン膜であり、
その膜厚と幅を等方的に削減する方法として等方
性エツチング法を用いる特許請求の範囲第１項記
載の半導体装置の製造方法。 ３ 前記絶縁膜を堆積する工程は、前記スペーサ
膜の膜厚と幅を削減した後、全面にCVD法によ
る絶縁膜を堆積するものである特許請求の範囲第
１項記載の半導体装置の製造方法。 ４ 前記絶縁膜を堆積する工程は、前記スペーサ
膜の膜厚と幅を削減する前に、CVD法による第
１の絶縁膜をリフトオフ加工によつてフイールド
領域の溝に選択的に残置させる工程と、この後前
記スペーサ膜の膜厚と幅を削減した後に全面に
CVD法による第２の絶縁膜を堆積する工程とを
有する特許請求の範囲第１項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22571883A JPS60117753A (ja) | 1983-11-30 | 1983-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22571883A JPS60117753A (ja) | 1983-11-30 | 1983-11-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60117753A JPS60117753A (ja) | 1985-06-25 |
| JPH0550138B2 true JPH0550138B2 (ja) | 1993-07-28 |
Family
ID=16833720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22571883A Granted JPS60117753A (ja) | 1983-11-30 | 1983-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117753A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4876216A (en) * | 1988-03-07 | 1989-10-24 | Applied Micro Circuits Corporation | Semiconductor integrated circuit manufacturing process providing oxide-filled trench isolation of circuit devices |
| IT1236728B (it) * | 1989-10-24 | 1993-03-31 | Sgs Thomson Microelectronics | Procedimento per formare la struttura di isolamento e la struttura di gate di dispositivi integrati |
| US5077234A (en) * | 1990-06-29 | 1991-12-31 | Digital Equipment Corporation | Planarization process utilizing three resist layers |
-
1983
- 1983-11-30 JP JP22571883A patent/JPS60117753A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60117753A (ja) | 1985-06-25 |
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