JPH0562463B2 - - Google Patents
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- JPH0562463B2 JPH0562463B2 JP58092642A JP9264283A JPH0562463B2 JP H0562463 B2 JPH0562463 B2 JP H0562463B2 JP 58092642 A JP58092642 A JP 58092642A JP 9264283 A JP9264283 A JP 9264283A JP H0562463 B2 JPH0562463 B2 JP H0562463B2
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- material film
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係り、特に微
細化が進んだ集積回路の素子分離技術の改良に関
する。
細化が進んだ集積回路の素子分離技術の改良に関
する。
半導体集積回路の高集積化、素子の微細化が進
むにつれ、従来の素子分離技術では種々の問題が
生じてきている。そこで従来一般に行われていた
選択酸化法（LOCOS）に代り、基板の素子分離
領域をエツチングして凹部を形成し、この凹部に
表面が平坦になるように絶縁膜を埋込む素子分離
法が提案されている。その一例の基本工程を第１
図を用いて説明する。まずSi基板１１に選択的に
凹部１２（１２ａ，１２ｂ，…）を形成し、その
後全面にCVD法により絶縁膜１３を堆積し、そ
の表面をスピンコート法によるレジスト膜１４で
平坦化する(a)。この後レジスト膜１４と絶縁膜１
３を、両者に対してエツチング速度が等しい条件
に設定された反応性イオンエツチング法（RIE）
により基板表面が露出するまで全面にエツチング
する(b)。この後周知の工程で所望の素子を形成す
る。
むにつれ、従来の素子分離技術では種々の問題が
生じてきている。そこで従来一般に行われていた
選択酸化法（LOCOS）に代り、基板の素子分離
領域をエツチングして凹部を形成し、この凹部に
表面が平坦になるように絶縁膜を埋込む素子分離
法が提案されている。その一例の基本工程を第１
図を用いて説明する。まずSi基板１１に選択的に
凹部１２（１２ａ，１２ｂ，…）を形成し、その
後全面にCVD法により絶縁膜１３を堆積し、そ
の表面をスピンコート法によるレジスト膜１４で
平坦化する(a)。この後レジスト膜１４と絶縁膜１
３を、両者に対してエツチング速度が等しい条件
に設定された反応性イオンエツチング法（RIE）
により基板表面が露出するまで全面にエツチング
する(b)。この後周知の工程で所望の素子を形成す
る。
ところがこの方法では、幅の狭い例えば凹部１
２ｂでは絶縁膜１３が完全に埋込まれて表面も平
坦化されるが、幅の広い凹部１２ａ，１２ｃ等で
はレジスト膜１４による平坦化が完全ではなく絶
縁膜１３が薄くなつてしまう。またレジスト膜１
４と絶縁膜１３をRIE法により全面エツチングし
て基板表面を露出させるため、その基板表面がダ
メージを受け、このままでは素子特性に影響を与
えるからダメージ層を除去する何らかの工程を必
要とする。また広いフイールド領域では絶縁膜が
薄くなるため、この上を走る配線と基板間の容量
が大きくなり半導体装置の動作速度が遅くなる。
２ｂでは絶縁膜１３が完全に埋込まれて表面も平
坦化されるが、幅の広い凹部１２ａ，１２ｃ等で
はレジスト膜１４による平坦化が完全ではなく絶
縁膜１３が薄くなつてしまう。またレジスト膜１
４と絶縁膜１３をRIE法により全面エツチングし
て基板表面を露出させるため、その基板表面がダ
メージを受け、このままでは素子特性に影響を与
えるからダメージ層を除去する何らかの工程を必
要とする。また広いフイールド領域では絶縁膜が
薄くなるため、この上を走る配線と基板間の容量
が大きくなり半導体装置の動作速度が遅くなる。
本発明は上述した従来法の欠点を改善したもの
で、簡単な工程で絶縁膜の平坦化埋込みを可能と
し、しかも素子形成領域の基板表面にダメージを
与えることなく、エツチングのマージンを大きく
とれるようにした素子分離技術を用いた半導体装
置の製造方法を提供することを目的とする。
で、簡単な工程で絶縁膜の平坦化埋込みを可能と
し、しかも素子形成領域の基板表面にダメージを
与えることなく、エツチングのマージンを大きく
とれるようにした素子分離技術を用いた半導体装
置の製造方法を提供することを目的とする。
本発明の方法は、まず半導体基板のフイールド
領域に凹部を形成する際に、予め素子形成領域表
面にRIEに対して耐性を有する第１のマスク材料
膜を形成しておく。そしてこの第１のマスク材料
膜を残したまま凹部が形成された基板全面に絶縁
膜を堆積する。次にこの絶縁膜表面にはRIEに対
して耐性を有する第２のマスク材料膜を全面に形
成し、この後平坦化膜により表面の平坦化を行
う。そしてRIEにより全面エツチングして第２の
マスク材料膜のうち素子形成領域上の部分を露出
させ、この露出した第２のマスク材料膜を前記平
坦化膜をマスクとして選択エツチングする。この
後、残された第２のマスク材料膜をマスクとして
RIEにより前記絶縁膜をエツチングする。このエ
ツチングは第１のマスク材料膜がストツパとなる
から、素子形成領域がダメージを受けることはな
い。こうしてフイールド領域に平坦に絶縁膜を埋
込んだ構造を得た後、例えば、溶液エツチング等
を用いて、素子形成領域にダメージを与えずに第
１のマスク材料膜を除去して所望の素子形成工程
に入る。
領域に凹部を形成する際に、予め素子形成領域表
面にRIEに対して耐性を有する第１のマスク材料
膜を形成しておく。そしてこの第１のマスク材料
膜を残したまま凹部が形成された基板全面に絶縁
膜を堆積する。次にこの絶縁膜表面にはRIEに対
して耐性を有する第２のマスク材料膜を全面に形
成し、この後平坦化膜により表面の平坦化を行
う。そしてRIEにより全面エツチングして第２の
マスク材料膜のうち素子形成領域上の部分を露出
させ、この露出した第２のマスク材料膜を前記平
坦化膜をマスクとして選択エツチングする。この
後、残された第２のマスク材料膜をマスクとして
RIEにより前記絶縁膜をエツチングする。このエ
ツチングは第１のマスク材料膜がストツパとなる
から、素子形成領域がダメージを受けることはな
い。こうしてフイールド領域に平坦に絶縁膜を埋
込んだ構造を得た後、例えば、溶液エツチング等
を用いて、素子形成領域にダメージを与えずに第
１のマスク材料膜を除去して所望の素子形成工程
に入る。
本発明において平坦化膜により表面の平坦化を
行うには、絶縁膜を単層とした場合には、平坦
化膜を二層として、まず第１の膜を幅の広い凹部
に写真食刻法を用いて残置させて荒く平坦化し、
次いで幅の狭い凹部および第１の膜周辺の溝を埋
込むように第２の膜で平坦化する方法、絶縁膜
を二層として、第１の膜により幅の広い凹部を埋
めて荒く平坦化し、次いで第２の膜を全面に堆積
し、平坦化膜を単層とする方法、のいずれかを採
用することが望ましい。
行うには、絶縁膜を単層とした場合には、平坦
化膜を二層として、まず第１の膜を幅の広い凹部
に写真食刻法を用いて残置させて荒く平坦化し、
次いで幅の狭い凹部および第１の膜周辺の溝を埋
込むように第２の膜で平坦化する方法、絶縁膜
を二層として、第１の膜により幅の広い凹部を埋
めて荒く平坦化し、次いで第２の膜を全面に堆積
し、平坦化膜を単層とする方法、のいずれかを採
用することが望ましい。
本発明によれば、絶縁膜上の第２のマスク材料
膜をフイールド領域上にのみ自己整合させてパタ
ーニングし、そのマスクパターンを用いて絶縁膜
を選択エツチングするから、幅の広いフイールド
領域上でも絶縁膜を薄くすることなく、フイール
ド領域に平坦に絶縁膜を埋込むことができる。し
かも上記マスクパターンが自己整合で形成される
ため、マスク合せずれを見込んだ余分な領域を必
要とせず、素子の微細化が図られる。また平坦化
膜で平坦化した後、全面エツチングを行うのは第
２のマスク材料膜を選択的に露出させる工程であ
り、エツチングの対象が平坦化膜のみであるか
ら、この工程でのRIEの条件規制が少なく、高速
のRIEを用いることができる。更に絶縁膜エツチ
ングをRIEで行う際、素子領域表面には第１のマ
スク材料膜があつてこれがストツパとなるから、
素子形成領域表面にダメージ層が形成されること
もない。
膜をフイールド領域上にのみ自己整合させてパタ
ーニングし、そのマスクパターンを用いて絶縁膜
を選択エツチングするから、幅の広いフイールド
領域上でも絶縁膜を薄くすることなく、フイール
ド領域に平坦に絶縁膜を埋込むことができる。し
かも上記マスクパターンが自己整合で形成される
ため、マスク合せずれを見込んだ余分な領域を必
要とせず、素子の微細化が図られる。また平坦化
膜で平坦化した後、全面エツチングを行うのは第
２のマスク材料膜を選択的に露出させる工程であ
り、エツチングの対象が平坦化膜のみであるか
ら、この工程でのRIEの条件規制が少なく、高速
のRIEを用いることができる。更に絶縁膜エツチ
ングをRIEで行う際、素子領域表面には第１のマ
スク材料膜があつてこれがストツパとなるから、
素子形成領域表面にダメージ層が形成されること
もない。
更に、本発明によれば、絶縁膜が凹部から盛り
上がつた状態に埋め込まれるので、素子領域周辺
での電界集中を防止できる。このことは例えば微
細MOSデバイスを作つた場合のサブスレツシヨ
ルド電流の異常な増加を防止する上で有効であ
る。
上がつた状態に埋め込まれるので、素子領域周辺
での電界集中を防止できる。このことは例えば微
細MOSデバイスを作つた場合のサブスレツシヨ
ルド電流の異常な増加を防止する上で有効であ
る。
本発明の一実施例を第２図ａ〜ｈを用いて説明
する。まず（100）ｎ型Si基板２１を用い、その
上に熱酸化によりSiO2膜２２を300Å程度形成
し、更にその上に第１のマスク材料膜としてシラ
ンガスを用いたCVD法により多結晶シリコン膜
２３を2000Å程度形成するａ。この後、写真食刻
法によりフオトレジスト膜２４を素子形成領域上
に形成し、これをマスクとしてCF4ガスとO2ガス
を用いたプラズマエツチングにより多結晶シリコ
ン膜２３をエツチングし、続いて多結晶シリコン
膜２３をマスクとしてSiO2膜２２をエツチング
してフイールド領域を露出させ、チヤネルストツ
パを形成するイオン注入層２５1を、40keV、３
×1013cm-2の条件で形成するｂ。その後、レジス
ト膜２４をマスクとしてCF4ガスを含むRIEによ
り基板２１をエツチングして深さ0.5μｍ程度の凹
部を形成し、再度イオン注入を行つてフイールド
反転防止層となるイオン注入層２５2を形成する
ｃ。先のイオン注入層２５1はエツチングした凹
部の側壁にわずかに残り、これがチヤネルストツ
パ層となる。この後レジストパターン２４を除去
し、熱酸化により300Å程度のSiO2膜（図示せ
ず）を形成した後、SiH4とO2を含むガスを用い
たCVD法によりフイールド絶縁膜となる厚さ
0.7μｍ程度のSiO2膜２６を堆積し、続いてSiH4
ガスを用いたCVD法により第２のマスク材料膜
となる多結晶シリコン膜２７を全面に0.1μｍ程度
形成するｄ。この後表面の平坦化を行う。即ちま
ず写真食刻法により比較的幅の広い凹部内に選択
的に第１のフオトレジスト膜２８1を形成して表
面を荒く平坦化し、次いでスピンコート法によつ
て第２のフオトレジスト膜２８2を全面に形成し
てほぼ完全な平坦化を図るｅ。この後、CF4ガス
を用いたRIE法により全面エツチングを行い、多
結晶シリコン膜２７の素子形成領域上の部分を露
出させるｆ。そして残されたフオトレジスト膜２
８1，２８2をマスクとしてCF4ガスとO2ガスを用
いたCDEにより露出した多結晶シリコン膜２７
をエツチング除去し、次いで硫酸と過酸化水素の
混合液でフオトレジスト膜２８1，２８2を除去し
た後、残された多結晶シリコン膜２７をマスクと
してCF4ガスを用いたRIE法によりSiO2膜２６を
エツチングして素子形成領域上の多結晶シリコン
膜２３を露出させるｇ。その後、CDEを用いて
多結晶シリコン膜２３，２７を除去し、更に
NH4Fを用いてSiO2膜２２を除去して、基板２１
の凹部にのみSiO2膜２６が埋込まれた状態を得
るｈ。この後は図示しないが、通常の素子形成工
程に入る。例えばSiO2膜２６で分離された領域
にゲート酸化膜を介して多結晶シリコンからなる
ゲート電極を形成し、イオン注入によりソース、
ドレインを形成してMOSデバイスを作る。
する。まず（100）ｎ型Si基板２１を用い、その
上に熱酸化によりSiO2膜２２を300Å程度形成
し、更にその上に第１のマスク材料膜としてシラ
ンガスを用いたCVD法により多結晶シリコン膜
２３を2000Å程度形成するａ。この後、写真食刻
法によりフオトレジスト膜２４を素子形成領域上
に形成し、これをマスクとしてCF4ガスとO2ガス
を用いたプラズマエツチングにより多結晶シリコ
ン膜２３をエツチングし、続いて多結晶シリコン
膜２３をマスクとしてSiO2膜２２をエツチング
してフイールド領域を露出させ、チヤネルストツ
パを形成するイオン注入層２５1を、40keV、３
×1013cm-2の条件で形成するｂ。その後、レジス
ト膜２４をマスクとしてCF4ガスを含むRIEによ
り基板２１をエツチングして深さ0.5μｍ程度の凹
部を形成し、再度イオン注入を行つてフイールド
反転防止層となるイオン注入層２５2を形成する
ｃ。先のイオン注入層２５1はエツチングした凹
部の側壁にわずかに残り、これがチヤネルストツ
パ層となる。この後レジストパターン２４を除去
し、熱酸化により300Å程度のSiO2膜（図示せ
ず）を形成した後、SiH4とO2を含むガスを用い
たCVD法によりフイールド絶縁膜となる厚さ
0.7μｍ程度のSiO2膜２６を堆積し、続いてSiH4
ガスを用いたCVD法により第２のマスク材料膜
となる多結晶シリコン膜２７を全面に0.1μｍ程度
形成するｄ。この後表面の平坦化を行う。即ちま
ず写真食刻法により比較的幅の広い凹部内に選択
的に第１のフオトレジスト膜２８1を形成して表
面を荒く平坦化し、次いでスピンコート法によつ
て第２のフオトレジスト膜２８2を全面に形成し
てほぼ完全な平坦化を図るｅ。この後、CF4ガス
を用いたRIE法により全面エツチングを行い、多
結晶シリコン膜２７の素子形成領域上の部分を露
出させるｆ。そして残されたフオトレジスト膜２
８1，２８2をマスクとしてCF4ガスとO2ガスを用
いたCDEにより露出した多結晶シリコン膜２７
をエツチング除去し、次いで硫酸と過酸化水素の
混合液でフオトレジスト膜２８1，２８2を除去し
た後、残された多結晶シリコン膜２７をマスクと
してCF4ガスを用いたRIE法によりSiO2膜２６を
エツチングして素子形成領域上の多結晶シリコン
膜２３を露出させるｇ。その後、CDEを用いて
多結晶シリコン膜２３，２７を除去し、更に
NH4Fを用いてSiO2膜２２を除去して、基板２１
の凹部にのみSiO2膜２６が埋込まれた状態を得
るｈ。この後は図示しないが、通常の素子形成工
程に入る。例えばSiO2膜２６で分離された領域
にゲート酸化膜を介して多結晶シリコンからなる
ゲート電極を形成し、イオン注入によりソース、
ドレインを形成してMOSデバイスを作る。
この実施例によれば、SiO2膜をRIEによりエツ
チングする際にフイールド領域上のSiO2膜をお
おう多結晶シリコンからなるマスクおよびこのエ
ツチングの際に素子形成領域表面のダメージを防
ぐための多結晶シリコンからなるマスクは、いず
れも自己整合的に形成されるから、マスク合せず
れのための余裕を必要とせず工程も簡単である。
また、素子形成領域の基板表面がRIEによりダメ
ージを受けることがなく、素子の信頼性が向上す
る。またフイールド領域のSiO2膜はエツチング
されないため、第２図ｈに示すようにわずかに盛
り上つた状態に埋込むことができ、素子領域周辺
での電界集中が防止される。このことは例えば微
細MOSデバイスを作つた場合のサブスレツシヨ
ルド電流の異常な増大を防止する上で有効であ
る。更にこのフイールド領域のSiO2膜の盛り上
りは、後のエツチング工程での膜厚減少の影響を
少なくすることができ、フイールド領域上を走る
配線の浮遊容量を十分小さいものとすることがで
きる。またSiO2膜のRIEによるエツチングは、ス
トツパとして働く多結晶シリコン膜があるためオ
ーバエツチングが許される。例えばRIEの選択比
が多結晶シリコン対SiO2膜＝１対20であるとす
ると、多結晶シリコン膜２０００Åをエツチング
する時間でSiO2膜は約4μｍエツチングされるこ
とになり、実際のSiO2膜を0.7μｍとすれば約5.7
倍のオーバエツチングができる。このことはエツ
チングのマージンが広くなり、エツチング制御性
が向上することを意味する。また実施例では素子
形成領域の基板表面にある熱酸化SiO2膜をNH4F
によりエツチングしており、これによりフイール
ド領域に残されるSiO2膜の角が丸くなるので、
このことも電界集中防止に効果があり、また配線
の断切れ防止にも有効となる。
チングする際にフイールド領域上のSiO2膜をお
おう多結晶シリコンからなるマスクおよびこのエ
ツチングの際に素子形成領域表面のダメージを防
ぐための多結晶シリコンからなるマスクは、いず
れも自己整合的に形成されるから、マスク合せず
れのための余裕を必要とせず工程も簡単である。
また、素子形成領域の基板表面がRIEによりダメ
ージを受けることがなく、素子の信頼性が向上す
る。またフイールド領域のSiO2膜はエツチング
されないため、第２図ｈに示すようにわずかに盛
り上つた状態に埋込むことができ、素子領域周辺
での電界集中が防止される。このことは例えば微
細MOSデバイスを作つた場合のサブスレツシヨ
ルド電流の異常な増大を防止する上で有効であ
る。更にこのフイールド領域のSiO2膜の盛り上
りは、後のエツチング工程での膜厚減少の影響を
少なくすることができ、フイールド領域上を走る
配線の浮遊容量を十分小さいものとすることがで
きる。またSiO2膜のRIEによるエツチングは、ス
トツパとして働く多結晶シリコン膜があるためオ
ーバエツチングが許される。例えばRIEの選択比
が多結晶シリコン対SiO2膜＝１対20であるとす
ると、多結晶シリコン膜２０００Åをエツチング
する時間でSiO2膜は約4μｍエツチングされるこ
とになり、実際のSiO2膜を0.7μｍとすれば約5.7
倍のオーバエツチングができる。このことはエツ
チングのマージンが広くなり、エツチング制御性
が向上することを意味する。また実施例では素子
形成領域の基板表面にある熱酸化SiO2膜をNH4F
によりエツチングしており、これによりフイール
ド領域に残されるSiO2膜の角が丸くなるので、
このことも電界集中防止に効果があり、また配線
の断切れ防止にも有効となる。
本発明は上記実施例に限られない。例えば実施
例では、素子形成領域を保護する第１のマスク材
料膜として熱酸化SiO2膜を介して多結晶シリコ
ン膜を形成したが、多結晶シリコン膜に代つて
Al膜、SiN膜などを用いることができる。Al膜
やSiN膜を用いる場合には下地にSiO2膜を必ずし
も必要としない。第２のマスク材料膜としても同
様に他の物質を用いることが可能である。
例では、素子形成領域を保護する第１のマスク材
料膜として熱酸化SiO2膜を介して多結晶シリコ
ン膜を形成したが、多結晶シリコン膜に代つて
Al膜、SiN膜などを用いることができる。Al膜
やSiN膜を用いる場合には下地にSiO2膜を必ずし
も必要としない。第２のマスク材料膜としても同
様に他の物質を用いることが可能である。
また実施例ではフイールド領域に埋込む絶縁膜
としてCVDによるSiO2膜を用いたが、SiN、
Al2O3、TaO3、PSG、BSG、BPSG、AsSGなど
を用いてもよく、又これらの組合せを用いてもよ
い。
としてCVDによるSiO2膜を用いたが、SiN、
Al2O3、TaO3、PSG、BSG、BPSG、AsSGなど
を用いてもよく、又これらの組合せを用いてもよ
い。
また、フイールド領域上に選択的に残した第２
のマスク材料膜はそのままフイールド絶縁膜の一
部として最後まで残してもよい。また第１のマス
ク材料膜である多結晶シリコンとその下地の熱酸
化SiO2膜は、そのままゲート電極とゲート絶縁
膜として利用することも可能である。
のマスク材料膜はそのままフイールド絶縁膜の一
部として最後まで残してもよい。また第１のマス
ク材料膜である多結晶シリコンとその下地の熱酸
化SiO2膜は、そのままゲート電極とゲート絶縁
膜として利用することも可能である。
また平坦化膜としても、フオトレジスト膜の
他、CVD法による各種絶縁膜やポリイミド膜、
スピンオングラス等を用いることができる。
他、CVD法による各種絶縁膜やポリイミド膜、
スピンオングラス等を用いることができる。
更に実施例では、凹部を側壁が垂直となるよう
にエツチングしたがテーパ付き凹部としてもよ
い。凹部側壁が80〜45°程度のテーパを有する場
合には、チヤネルストツパを形成するイオン注入
工程が１回で済む利点が得られる。また、凹部側
壁が垂直状又はテーパーがついており、かつその
際に凹部底面の角が曲線状に丸まつていてもよ
い。この様にすれば凹部に埋め込んだCVD−
SiO2と基板間の歪により凹部角から基板に結晶
欠陥が発生するのを防止できる。
にエツチングしたがテーパ付き凹部としてもよ
い。凹部側壁が80〜45°程度のテーパを有する場
合には、チヤネルストツパを形成するイオン注入
工程が１回で済む利点が得られる。また、凹部側
壁が垂直状又はテーパーがついており、かつその
際に凹部底面の角が曲線状に丸まつていてもよ
い。この様にすれば凹部に埋め込んだCVD−
SiO2と基板間の歪により凹部角から基板に結晶
欠陥が発生するのを防止できる。
第１図ａ，ｂは従来法の製造工程を示す図、第
２図ａ〜ｈは本発明の一実施例の製造工程を示す
図である。 ２１……Si基板、２２……熱酸化SiO2膜、２
３……多結晶シリコン膜（第１のマスク材料膜）、
２４……フオトレジスト膜、２５1，２５2……イ
オン注入層、２６……CVD SiO2膜、２７……多
結晶シリコン膜（第２のマスク材料膜）、２８1，
２８2……フオトレジスト膜。
２図ａ〜ｈは本発明の一実施例の製造工程を示す
図である。 ２１……Si基板、２２……熱酸化SiO2膜、２
３……多結晶シリコン膜（第１のマスク材料膜）、
２４……フオトレジスト膜、２５1，２５2……イ
オン注入層、２６……CVD SiO2膜、２７……多
結晶シリコン膜（第２のマスク材料膜）、２８1，
２８2……フオトレジスト膜。
Claims (1)
- １ 半導体基板の素子形成領域に選択的に反応性
イオンエツチングに対して耐性を有する第１のマ
スク材料膜を形成してフイールド領域に凹部を形
成する工程と、前記第１のマスク材料膜を残した
まま基板全面に、前記凹部内での膜厚が前記凹部
の深さ以上になるように絶縁膜を堆積する工程
と、堆積された絶縁膜の表面全面に反応性イオン
エツチングに対して耐性を有する第２のマスク材
料膜を形成する工程と、この第２のマスク材料膜
表面の凹凸を平坦化する平坦化膜を形成する工程
と、この平坦化膜を反応性イオンエツチングによ
り全面エツチングして前記第２のマスク材料膜の
うち素子形成領域上の部分を露出させる工程と、
残された平坦化膜をマスクとして露出した第２の
マスク材料膜を選択エツチングする工程と、残さ
れた第２のマスク材料膜をマスクとして反応性イ
オンエツチングにより前記第１のマスク材料膜が
露出するまで前記絶縁膜を選択的にエツチングし
て前記絶縁膜を前記凹部に残置する工程と、露出
した第１のマスク材料膜を除去して基板表面に素
子を形成する工程とを備えたことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9264283A JPS59217339A (ja) | 1983-05-26 | 1983-05-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9264283A JPS59217339A (ja) | 1983-05-26 | 1983-05-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59217339A JPS59217339A (ja) | 1984-12-07 |
| JPH0562463B2 true JPH0562463B2 (ja) | 1993-09-08 |
Family
ID=14060101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9264283A Granted JPS59217339A (ja) | 1983-05-26 | 1983-05-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59217339A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0763071B2 (ja) * | 1984-12-14 | 1995-07-05 | 株式会社東芝 | 半導体装置の製造方法 |
| US4876217A (en) * | 1988-03-24 | 1989-10-24 | Motorola Inc. | Method of forming semiconductor structure isolation regions |
| CA2016449C (en) * | 1989-07-28 | 1996-06-25 | Steven J. Hillenius | Planar isolation technique for integrated circuits |
| DE69004932T2 (de) * | 1989-10-25 | 1994-05-19 | Ibm | Verfahren zur Herstellung breiter mit Dielektrikum gefüllter Isolationsgraben für Halbleiteranordnungen. |
| KR950009889B1 (ko) * | 1992-08-31 | 1995-09-01 | 현대전자산업 주식회사 | 트렌치 기술을 이용한 반도체 장치의 소자분리영역 형성방법 |
| KR970030214A (ko) * | 1995-11-06 | 1997-06-26 | 김주용 | 웨이퍼 평탄화 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5320873A (en) * | 1976-08-11 | 1978-02-25 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1983
- 1983-05-26 JP JP9264283A patent/JPS59217339A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5320873A (en) * | 1976-08-11 | 1978-02-25 | Hitachi Ltd | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59217339A (ja) | 1984-12-07 |
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