JPS60245145A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60245145A JPS60245145A JP10041184A JP10041184A JPS60245145A JP S60245145 A JPS60245145 A JP S60245145A JP 10041184 A JP10041184 A JP 10041184A JP 10041184 A JP10041184 A JP 10041184A JP S60245145 A JPS60245145 A JP S60245145A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は，半導体装置に係わり、特に微細化が進んだ集
積回路の素子分離技術の改良に関する。
積回路の素子分離技術の改良に関する。
半導体装置の高集積化、素子の微細化が進むにつれ従来
の素子分離技術である選択酸化法（ＬＯ（ＤＳ）に代わ
り，基板の素子分離領域をエツチングして凹部を形成し
，との凹部に表面が平坦になるように絶縁膜を埋め込む
素子分離法（ＢＯＸ）が提案されている。その１例を第
１図を用いて説明する。
の素子分離技術である選択酸化法（ＬＯ（ＤＳ）に代わ
り，基板の素子分離領域をエツチングして凹部を形成し
，との凹部に表面が平坦になるように絶縁膜を埋め込む
素子分離法（ＢＯＸ）が提案されている。その１例を第
１図を用いて説明する。
まず、ｐ（ｉｏｏ）のＳｉ基板０１）上に選択的に５０
ＯＡの８ｉ０雪０と８ｉＮ 膜Ｑ１を１０００Ａ程度形
成する。次にｓ ｔ ｏｘ膜ａ３をマスクにＫＯＨを用
いて約０．６μｍ 程度、Ｓｔ基板αυをエツチングす
る。
ＯＡの８ｉ０雪０と８ｉＮ 膜Ｑ１を１０００Ａ程度形
成する。次にｓ ｔ ｏｘ膜ａ３をマスクにＫＯＨを用
いて約０．６μｍ 程度、Ｓｔ基板αυをエツチングす
る。
その後、全面ＫＣＶＤ法によｊ）ＳｉＯ，膜０４）を０
．７μｍ程度形成する。その上に全面がほぼ平坦になる
ようにフォトレジスト０１を形成する。（第１図ａ）そ
の後、 ｃｐ、ガスと０２ガスを用いたＲＩＥ（リアク
ティブイオンエツチング）を用いて表面からエツチング
する事により凹部のみにＳｉｎ、膜０４）を残置する。
．７μｍ程度形成する。その上に全面がほぼ平坦になる
ようにフォトレジスト０１を形成する。（第１図ａ）そ
の後、 ｃｐ、ガスと０２ガスを用いたＲＩＥ（リアク
ティブイオンエツチング）を用いて表面からエツチング
する事により凹部のみにＳｉｎ、膜０４）を残置する。
（第１図ｂ）この時、５ｉｎ１膜（財）の膜厚のバラツ
キや、ＲＩＥのバラツキのだめにＲＩＥによるオーバー
エツチングを行なう必要がある。このためある一部分で
は■で示す様に８ ＋ Ｏｘ膜（１４）の表面が、オー
バーエツチングにより、８ｉ基板凸部表面よりも低くな
り、Ｓｉ基板凸部側壁部が露出してしまう。
キや、ＲＩＥのバラツキのだめにＲＩＥによるオーバー
エツチングを行なう必要がある。このためある一部分で
は■で示す様に８ ＋ Ｏｘ膜（１４）の表面が、オー
バーエツチングにより、８ｉ基板凸部表面よりも低くな
り、Ｓｉ基板凸部側壁部が露出してしまう。
この次にマスク材であるＳｉＮ膜Ｃ１３）を除去するの
に５例えばＣＦ４と０２ガスを用いたＣＤＥ （ケミカ
ルドライエツチング）を用いて行なうと露出したＳＩ
基板凸部側壁部よりＳｉ基板がエツチングされてしまう
という欠点があった。（第１図Ｃ）本来ＳｉＮ膜（１３
）は、エッチバックのＲＩＥのオーバーエッチのバラツ
キとＲＩＥからＳｉ基板凸部表面を守る働きをするもの
であるが、８４０２膜Ｉのオーバーエツチングによｔ）
、Ｓｉ基板凸部側壁表面が露出してこのためマスク材の
除去時にＳｉ 基板もエツチングされて、半導体装置の
製造が出来なくなる。
に５例えばＣＦ４と０２ガスを用いたＣＤＥ （ケミカ
ルドライエツチング）を用いて行なうと露出したＳＩ
基板凸部側壁部よりＳｉ基板がエツチングされてしまう
という欠点があった。（第１図Ｃ）本来ＳｉＮ膜（１３
）は、エッチバックのＲＩＥのオーバーエッチのバラツ
キとＲＩＥからＳｉ基板凸部表面を守る働きをするもの
であるが、８４０２膜Ｉのオーバーエツチングによｔ）
、Ｓｉ基板凸部側壁表面が露出してこのためマスク材の
除去時にＳｉ 基板もエツチングされて、半導体装置の
製造が出来なくなる。
また埋め込まれた５ｉｎ１膜０４）の篩さく膜厚）もバ
ラツキがあるため、Ｓｉ基板凸部表面より低く形成され
た場合にはＭＯＳ ）ランジスタのエツジ部での電界集
中による寄生チャネルの発生等があり、トランジスタ特
性の劣化と歩留りを低下させてしまう。
ラツキがあるため、Ｓｉ基板凸部表面より低く形成され
た場合にはＭＯＳ ）ランジスタのエツジ部での電界集
中による寄生チャネルの発生等があり、トランジスタ特
性の劣化と歩留りを低下させてしまう。
本発明は上述した従来法の欠点を改善したもので簡単な
工程で絶縁膜を平坦化埋め込みを可能とし、しかも素子
形成領域の基板表面にダメージを与える事なく、エツチ
ングのマージンを大きくする事を目的とする。
工程で絶縁膜を平坦化埋め込みを可能とし、しかも素子
形成領域の基板表面にダメージを与える事なく、エツチ
ングのマージンを大きくする事を目的とする。
本発明の方法は、まず半導体基板のフィールド領域に凹
部を形成する際に、予め素子形成領域表面にＲＩＥに対
して耐性を有する第１のマスク材を形成しておく。そし
てこの第１のマスク材を残したまま凹部が形成された基
板全面に第１の絶縁膜を堆積する。この後平坦化膜によ
り表面の平担化を行う。そしてＲＩＥにより全国エツチ
ングして素子形成領域上の平坦化膜と第１の絶縁膜をエ
ツチングする事により、素子形成領域を露出させる。
部を形成する際に、予め素子形成領域表面にＲＩＥに対
して耐性を有する第１のマスク材を形成しておく。そし
てこの第１のマスク材を残したまま凹部が形成された基
板全面に第１の絶縁膜を堆積する。この後平坦化膜によ
り表面の平担化を行う。そしてＲＩＥにより全国エツチ
ングして素子形成領域上の平坦化膜と第１の絶縁膜をエ
ツチングする事により、素子形成領域を露出させる。
このエツチングは第１のマスク材がストッパとなるので
、素子形成領域がダメージを受ける事はない。次に第１
のマスク材をマスクに半導体基板の露出した表面に第２
のマスクを形成する事により第１のマスク材を除去する
。この後必要ならば、第２のマスク材を選択的に除去す
る。
、素子形成領域がダメージを受ける事はない。次に第１
のマスク材をマスクに半導体基板の露出した表面に第２
のマスクを形成する事により第１のマスク材を除去する
。この後必要ならば、第２のマスク材を選択的に除去す
る。
その後所望の素子形成工程に入る。
本発明において平坦化膜により表面の平坦化を行うには
、■絶縁膜を単層とした場合には、平坦化膜を二層とし
て、まず第１の膜を幅の広い凹部に写真食刻法を用いて
残置させて荒く平坦化し、次いで幅の狭い凹部および第
１の膜周辺の溝を埋込むように第２の膜で平坦化する方
法、■絶縁膜を二層として、第１の膜により幅の広い凹
部を埋めて荒く平坦化し、次いで第２の膜を全面に堆積
し、平担化膜を単層とする方法、のいずれかを採用する
ことが望ましい。
、■絶縁膜を単層とした場合には、平坦化膜を二層とし
て、まず第１の膜を幅の広い凹部に写真食刻法を用いて
残置させて荒く平坦化し、次いで幅の狭い凹部および第
１の膜周辺の溝を埋込むように第２の膜で平坦化する方
法、■絶縁膜を二層として、第１の膜により幅の広い凹
部を埋めて荒く平坦化し、次いで第２の膜を全面に堆積
し、平担化膜を単層とする方法、のいずれかを採用する
ことが望ましい。
第１の絶縁膜のＲ，ＩＥのバラツキにより、半導体基板
の一部が露出しても、第１のマスクで自己整合的にマス
クが形成出来るので半導体基板を損傷する事なく第１の
マスクを容易に除去できる。これＫよって第１の絶縁膜
のＲＩＥのマージンを大きくする事が出来るので歩留り
と信頼性が向上する。
の一部が露出しても、第１のマスクで自己整合的にマス
クが形成出来るので半導体基板を損傷する事なく第１の
マスクを容易に除去できる。これＫよって第１の絶縁膜
のＲＩＥのマージンを大きくする事が出来るので歩留り
と信頼性が向上する。
本発明の一実施例を第２図（ａ）〜（Ｃ）を用いて説明
する。まず（１００）Ｐ型Ｓｉ基板２１を用い、その上
に熱酸化により８ｉ０２膜２２を３００Ａ程度形成し、
更にその上に第１のマスク材としてアンモニアとジクロ
ルシランガスを用いたＣＶＤ法により８ｉＮ膜２３を２
０００Ａ程度形成する。この後、写真食刻法によシフオ
ドレジスト膜（図示せず）を素子形成領域上に形成し、
これをマスクとしてＣＦ４ガスと０２ガスを用いたプラ
ズマエツチングによりＳｉＮ膜２膜管３ツチングし、続
いてＳｉＮ膜２膜管３スクとして８１０．膜２２をエツ
チングしてフィールド領域を露出させる。その後、フォ
トレジスト膜をマスクとして例えばＣＦ４ガスを含むＲ
ＩＥにより基板２１をエツチングして深さ０．５μｍ程
度の凹部を形成し、例えば４０ＫｅＶ 、 ３ ＸＩ
Ｏ／ｃｄのＢ（ボロン）のイオン注入を行ってフィール
ド反転防止層となるイオン注入層２４を形成する。
する。まず（１００）Ｐ型Ｓｉ基板２１を用い、その上
に熱酸化により８ｉ０２膜２２を３００Ａ程度形成し、
更にその上に第１のマスク材としてアンモニアとジクロ
ルシランガスを用いたＣＶＤ法により８ｉＮ膜２３を２
０００Ａ程度形成する。この後、写真食刻法によシフオ
ドレジスト膜（図示せず）を素子形成領域上に形成し、
これをマスクとしてＣＦ４ガスと０２ガスを用いたプラ
ズマエツチングによりＳｉＮ膜２膜管３ツチングし、続
いてＳｉＮ膜２膜管３スクとして８１０．膜２２をエツ
チングしてフィールド領域を露出させる。その後、フォ
トレジスト膜をマスクとして例えばＣＦ４ガスを含むＲ
ＩＥにより基板２１をエツチングして深さ０．５μｍ程
度の凹部を形成し、例えば４０ＫｅＶ 、 ３ ＸＩ
Ｏ／ｃｄのＢ（ボロン）のイオン注入を行ってフィール
ド反転防止層となるイオン注入層２４を形成する。
この後フォトレジストを除去した彼、必要なら例えば熱
酸化により３００八程度のＳｉｎ、膜（図示せず）を形
成した後全面にＳｉＨ，と０２を含むガスを用いたＣＶ
Ｄ法によりフィールド絶縁膜となる第１の絶縁膜として
厚さ０．７μｍ程度のＳｉｎ、膜（ハ）を形成する。こ
の後、表面を平坦化する。まず例えば写真蝕刻法により
比較的幅の広い四部に選択的に第１の７オトレジス）
（２６１）を形成して表面を荒く平坦化し、次いで第２
のフォトレジスト（２６！ ）をスピンコード法によっ
て全面に形成してほぼ完全な平坦化を図る（第２図ａ）
このｆ＆ｃＦ’。
酸化により３００八程度のＳｉｎ、膜（図示せず）を形
成した後全面にＳｉＨ，と０２を含むガスを用いたＣＶ
Ｄ法によりフィールド絶縁膜となる第１の絶縁膜として
厚さ０．７μｍ程度のＳｉｎ、膜（ハ）を形成する。こ
の後、表面を平坦化する。まず例えば写真蝕刻法により
比較的幅の広い四部に選択的に第１の７オトレジス）
（２６１）を形成して表面を荒く平坦化し、次いで第２
のフォトレジスト（２６！ ）をスピンコード法によっ
て全面に形成してほぼ完全な平坦化を図る（第２図ａ）
このｆ＆ｃＦ’。
ガスを用いたＴＬＩＥ法により、全面エツチングを行々
い、少々くともＳｉＮ膜（２３）の表面が露出させる。
い、少々くともＳｉＮ膜（２３）の表面が露出させる。
この時オーバーエツチングによす、（ロ） ＨＩ３ 図
す参照）で示す様に一部分Ｓ＋ 基板（２１）が露出さ
れる。
す参照）で示す様に一部分Ｓ＋ 基板（２１）が露出さ
れる。
次に例えば、ＳｉＮＭ＠３）をマスクにＳｉ基板の露出
した表面（＠の所）を選択酸化してＳｉｎ、膜匈を約５
００Ａ程度形成する。第２図（Ｃ）その後、Ｓｉｎ、膜
（２７） 、 （２５） ヲマ、（りＫ、例工’ｄ Ｃ
Ｆ ４ トＯｘ カｘを用いたＣＤＥ （ケミカルドラ
イエツチング）により、露出したＳｉＮ膜（ハ）を除去
し、さらにＮＨ，Ｆ’を用いてＳｉｎ！１膜（２渇を除
去する。その時、Ｓｉｎ、膜（２７）もエツチングされ
るので丸く形成される。（第２図ｄ）その後通常の工程
で、半導体素子を形成する。
した表面（＠の所）を選択酸化してＳｉｎ、膜匈を約５
００Ａ程度形成する。第２図（Ｃ）その後、Ｓｉｎ、膜
（２７） 、 （２５） ヲマ、（りＫ、例工’ｄ Ｃ
Ｆ ４ トＯｘ カｘを用いたＣＤＥ （ケミカルドラ
イエツチング）により、露出したＳｉＮ膜（ハ）を除去
し、さらにＮＨ，Ｆ’を用いてＳｉｎ！１膜（２渇を除
去する。その時、Ｓｉｎ、膜（２７）もエツチングされ
るので丸く形成される。（第２図ｄ）その後通常の工程
で、半導体素子を形成する。
第２のマスク材（ｓｉｏ２膜２７膜上７己整合的に形成
されるから、マスク合せずれのための余裕を必要とせず
工程も簡単である。また、素子形成領域の基板表面がＲ
ＩＢによりダメージを受けることがなく、素子の信頼性
が向上する。
されるから、マスク合せずれのための余裕を必要とせず
工程も簡単である。また、素子形成領域の基板表面がＲ
ＩＢによりダメージを受けることがなく、素子の信頼性
が向上する。
またフィールド領域のＳ ｉ Ｏ，膜はエツチングされ
ないため、第２図（ｄ）に示すようにわずかに盛り上っ
た状態に埋込むことができ、素子領域周辺での電界集中
が防止される。このことは例えば倣細ＭＯＳデバイスを
作った場合のサブスレッショルド電流の異常な増大を防
止する上で有効である。
ないため、第２図（ｄ）に示すようにわずかに盛り上っ
た状態に埋込むことができ、素子領域周辺での電界集中
が防止される。このことは例えば倣細ＭＯＳデバイスを
作った場合のサブスレッショルド電流の異常な増大を防
止する上で有効である。
また８ｉ０．膜のＲＩＥによるエツチングは、ストッパ
として働（８ｉＮ膜（ハ）があるためオーバエツチング
が許される。また実施例では素子形成領域の基板表面に
ある熱酸化８ｉ０１膜（２湯をＮＨ４Ｆによりエツチン
グしており、これによりフィールド領域に残されるＳ１
０！膜匈の角が丸くなるので、電界集中防止に効果があ
り、また配線の断切れ防止にも有効となる。
として働（８ｉＮ膜（ハ）があるためオーバエツチング
が許される。また実施例では素子形成領域の基板表面に
ある熱酸化８ｉ０１膜（２湯をＮＨ４Ｆによりエツチン
グしており、これによりフィールド領域に残されるＳ１
０！膜匈の角が丸くなるので、電界集中防止に効果があ
り、また配線の断切れ防止にも有効となる。
本発明は上記実施例に限られない。例えば実施例では、
素子形成領域を保護する第１のマスク材料膜として熱酸
化Ｓｉｎ、膜を介してＳｉＮ膜を形成したが選択酸化が
可能な材料膜であれば良い。
素子形成領域を保護する第１のマスク材料膜として熱酸
化Ｓｉｎ、膜を介してＳｉＮ膜を形成したが選択酸化が
可能な材料膜であれば良い。
また、第２のマスク材を１００ＯＡ程以上、選択酸化に
より形成しても良い。この場合、Ｓｔ基板凸部のエツジ
は丸くなるとともに、第２のマスク材がＳｉ 基板凸部
よりも盛り上がって形成きれる。
より形成しても良い。この場合、Ｓｔ基板凸部のエツジ
は丸くなるとともに、第２のマスク材がＳｉ 基板凸部
よりも盛り上がって形成きれる。
これは、電界集中防止の効果がさらに上がり、サブスレ
ッショルド電流特性の寄生チャネルも完全に発生しなく
々シ、Ｔｒ特性の劣化を防止出来る。
ッショルド電流特性の寄生チャネルも完全に発生しなく
々シ、Ｔｒ特性の劣化を防止出来る。
さらに８ｉ基板凸部周辺がＲＩＥやＨＦ系のエツチング
液に対して、エツチングレートが遅いＳ ｉ Ｏ。
液に対して、エツチングレートが遅いＳ ｉ Ｏ。
膜で囲まれるので、この後の工程での膜べりが少々くて
済むため、後の段差も少なく金属配線の段切れ防止にも
なる。また四部に埋め込む絶縁膜Ｑつの膜厚もうすく形
成出来るので、素子分離幅も小さくする事が出来る。又
、第２のマスク材の５ｉｎ２膜（２７）の代わりにＷや
ｋｌ等の金属膜やシリサイド膜（ＷＳｉ 、ＰｔＳｉ、
ＴｉＳｉ 、Ｔａｘｉ等）を用いても良い。
済むため、後の段差も少なく金属配線の段切れ防止にも
なる。また四部に埋め込む絶縁膜Ｑつの膜厚もうすく形
成出来るので、素子分離幅も小さくする事が出来る。又
、第２のマスク材の５ｉｎ２膜（２７）の代わりにＷや
ｋｌ等の金属膜やシリサイド膜（ＷＳｉ 、ＰｔＳｉ、
ＴｉＳｉ 、Ｔａｘｉ等）を用いても良い。
ＷやＡｔ等はＣＶＤ法によりＳｉ基板表面のみに形成出
来る。Ｗの場合、ＷＦ６と）％ガスを用いれは良い。
来る。Ｗの場合、ＷＦ６と）％ガスを用いれは良い。
シリサイド膜は、全面にＷ、Ｐｔ、Ｔｉ等の材料膜を形
成した後、５５０℃、３０分の熱処理やイオン注入によ
りＳｉ基板のみと反応させて形成する。
成した後、５５０℃、３０分の熱処理やイオン注入によ
りＳｉ基板のみと反応させて形成する。
第１のマスク材除去後は硫酸と過酸化水素の混合液で、
容易に除去できる。この場合は第１のマスク材としてＳ
ｉかで周囲を囲こ壕れたＰｏ１ｙ −Ｓ ｌも使用出来
る。
容易に除去できる。この場合は第１のマスク材としてＳ
ｉかで周囲を囲こ壕れたＰｏ１ｙ −Ｓ ｌも使用出来
る。
この方法を用いると低１（６００℃以下）で第２のマス
ク材が形成出来るため、第１のマスク材の温度に対する
マージンが広がね、不純物分布に悪影響を及はさなくな
る。フィールドに埋め込む絶縁膜としてＣＶＤＫよるｓ
ｔｏｗ膜を用いたが、ＳｉＮ、ＡｔｘＯｓ 、Ｔａｇｓ
、ＰＳＧ、ＢＳＧ、ＢＰＳＧ。
ク材が形成出来るため、第１のマスク材の温度に対する
マージンが広がね、不純物分布に悪影響を及はさなくな
る。フィールドに埋め込む絶縁膜としてＣＶＤＫよるｓ
ｔｏｗ膜を用いたが、ＳｉＮ、ＡｔｘＯｓ 、Ｔａｇｓ
、ＰＳＧ、ＢＳＧ、ＢＰＳＧ。
Ａｓ５Ｇなどを用いてもよく、又これらの組合せを用い
てもよい。
てもよい。
また平坦化膜としても、フォトレジスト膜の他、ＣＶＤ
法による各種絶縁膜やポリイミド膜、スピンオングラス
等を用いることができる。
法による各種絶縁膜やポリイミド膜、スピンオングラス
等を用いることができる。
更に実施例では、凹部を側壁が垂直となるようにエツチ
ングしたがテーバ付き凹部としてもよい。
ングしたがテーバ付き凹部としてもよい。
凹部側壁が８０〜４５°程度のテーノくを有する場合に
社、チャネルストッパを形成するイオン注入工程が１回
で済む利点が得られる。また、四部（１１ｔｌ壁が垂直
状又はテーパーがついており、かつその際に凹部底面の
角が曲線状に九′まっていてもよい。
社、チャネルストッパを形成するイオン注入工程が１回
で済む利点が得られる。また、四部（１１ｔｌ壁が垂直
状又はテーパーがついており、かつその際に凹部底面の
角が曲線状に九′まっていてもよい。
この様にすれば四部に埋め込んだＣＶＤ −８ｉ ０２
と基板間との歪により凹部角から基板に結晶欠陥が発生
ずるのを防止できる。又ｎ−ｃｈＭＯ８で説明したが、
Ｐ−ｃ ｂＭＯ８、ＣＭ’Ｏ８、バイポーラ、３次元、
ＩＣ等に応用出来る。
と基板間との歪により凹部角から基板に結晶欠陥が発生
ずるのを防止できる。又ｎ−ｃｈＭＯ８で説明したが、
Ｐ−ｃ ｂＭＯ８、ＣＭ’Ｏ８、バイポーラ、３次元、
ＩＣ等に応用出来る。
第１図（ａ）〜（Ｃ）は従来例の断面図、第２図（ａ）
〜（ｄ）は本発明の一実施例の工程の断面図である。 図において、 １１．２１・・・Ｓｉ 基板、 １２．１４，２２，２５．２７・・・ｓｉｏ、膜。 １３ 、２３・・・ＳｉＮ 膜、 ２４・・・チャネルストツバＦ１ １５ 、２６＋ 、２６ｇ ・・・フォトレジスト。
〜（ｄ）は本発明の一実施例の工程の断面図である。 図において、 １１．２１・・・Ｓｉ 基板、 １２．１４，２２，２５．２７・・・ｓｉｏ、膜。 １３ 、２３・・・ＳｉＮ 膜、 ２４・・・チャネルストツバＦ１ １５ 、２６＋ 、２６ｇ ・・・フォトレジスト。
Claims (1)
- 【特許請求の範囲】 １）半導体基板上に選択的に少なくとも一層以上の第１
のマスク材を形成し、前記半導体基板上に前記第１のマ
スク材をマスクに凹部を形成する工程と前記第１のマス
ク材を残置させたまま、全面に少なくとも一層以上の第
１の絶縁膜を形成する工程と選択的に前記凹部に前記第
１の絶縁膜を残置させる工程と少なくとも前記マスク材
をマスクに前記半導体基板の露出した表面に第２のマス
ク材を形成する工程と少なくとも前記第２のマスク材を
マスクに前記マスク材を除去する工程を具備１−九事を
特徴とする半導体装置の製造方法。 ２）前記第２のマスク材として、第１のマスク材をマス
クとして半導体基板の露出した表面を選択酸化により、
酸化膜を形成する事を特徴とする特許 方法。 ３）前記第２のマスク材として、第１のマスク材をマス
クとして半導体基板表面の露出した表面をタングステン
，Ａｔ等の金属、又はＷＳｉ，ＰｔＳｊ−等のシリサイ
ド膜を形成する事を特徴とする前記特許請求の範囲第１
項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10041184A JPS60245145A (ja) | 1984-05-21 | 1984-05-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10041184A JPS60245145A (ja) | 1984-05-21 | 1984-05-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60245145A true JPS60245145A (ja) | 1985-12-04 |
Family
ID=14273235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10041184A Pending JPS60245145A (ja) | 1984-05-21 | 1984-05-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60245145A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61253948A (ja) * | 1985-05-07 | 1986-11-11 | Canon Inc | 網制御方式 |
-
1984
- 1984-05-21 JP JP10041184A patent/JPS60245145A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61253948A (ja) * | 1985-05-07 | 1986-11-11 | Canon Inc | 網制御方式 |
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