JPH06177239A - トレンチ素子分離構造の製造方法 - Google Patents
トレンチ素子分離構造の製造方法Info
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- JPH06177239A JPH06177239A JP4203667A JP20366792A JPH06177239A JP H06177239 A JPH06177239 A JP H06177239A JP 4203667 A JP4203667 A JP 4203667A JP 20366792 A JP20366792 A JP 20366792A JP H06177239 A JPH06177239 A JP H06177239A
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- gate
- polysilicon
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Abstract
(57)【要約】
【目的】 トレンチ素子分離構造の製造方法に関する。
頂上部に窪みの無い酸化膜の埋め込みを行うことで、ト
ランジスタの逆狭チャンネル効果を防止する。 【構成】 ゲート酸化膜２、ゲートポリシリコン３、キ
ャップ酸化膜４を順に形成した後素子分離領域となる部
分のこれらの膜のエッチング及びＳｉ基板１のテーパー
形状のトレンチエッチングを行う。次にＣＶＤで不純物
を添加しない酸化膜１０をトレンチの幅の１／２以上の
膜厚で堆積する。酸化膜１０をエッチバックしゲートポ
リシリコン表面を露出させる。この上にゲート配線層を
堆積しゲートポリシリコン３とともに加工しゲート電極
を形成しトレンチ分離構造は完成する。従来必要であっ
たトレンチ側壁へのイオン注入を行わないで、逆狭チャ
ネル効果を抑制できる。同時に、イオン注入量の増大に
よる接合リーク電流、接合容量の増大が抑制できる。
頂上部に窪みの無い酸化膜の埋め込みを行うことで、ト
ランジスタの逆狭チャンネル効果を防止する。 【構成】 ゲート酸化膜２、ゲートポリシリコン３、キ
ャップ酸化膜４を順に形成した後素子分離領域となる部
分のこれらの膜のエッチング及びＳｉ基板１のテーパー
形状のトレンチエッチングを行う。次にＣＶＤで不純物
を添加しない酸化膜１０をトレンチの幅の１／２以上の
膜厚で堆積する。酸化膜１０をエッチバックしゲートポ
リシリコン表面を露出させる。この上にゲート配線層を
堆積しゲートポリシリコン３とともに加工しゲート電極
を形成しトレンチ分離構造は完成する。従来必要であっ
たトレンチ側壁へのイオン注入を行わないで、逆狭チャ
ネル効果を抑制できる。同時に、イオン注入量の増大に
よる接合リーク電流、接合容量の増大が抑制できる。
Description
【０００１】
【産業上の利用分野】本発明はＭＩＳ集積回路等に用い
られるトレンチ素子分離構造の製造方法に関する。
られるトレンチ素子分離構造の製造方法に関する。
【０００２】
【従来の技術】トレンチ素子分離を用いてＭＯＳトラン
ジスタを製造する際に重要な問題が２つある。一つは、
いかにしてトレンチを埋め込むかという点であり、ＢＰ
ＳＧ、ボロンガラス、リンガラス、ヒ素ガラスなどを高
温でリフローさせ埋め込む方法が最も容易かつ一般的で
ある。もう一点はトランジスタの特性変動をいかに抑制
するかである。例えば特開平２−２１６５７号公報およ
び特開平２−２６７９６３号公報に記載されたトレンチ
素子分離を用いた半導体記憶装置の製造方法では、ゲー
ト酸化時にトレンチに埋め込んだ高リフロー性絶縁膜
（例えばＢＰＳＧ）から不純物が外方拡散しトランジス
タのしきい値を不安定にすることを、トレンチより先に
ゲート酸化膜とゲートポリシリコンを形成しておくこと
で防いでいる。図５と６は、上記公報に基づいて描いた
トレンチ素子分離の製造過程における摸式的構造の判断
面である。まず図５（ａ）に示すようにシリコン基板上
にゲート酸化膜２とゲートポリシリコン３を形成し、素
子領域となる部分をホトレジスト１５でマスクしゲート
ポリシリコン３とゲート酸化膜２とシリコン基板１を順
にエッチングしトレンチ２０を形成する。ホトレジスト
１５を除去した後、熱酸化または堆積方で不純物を添加
しない側面酸化膜１４を形成した後ＢＰＳＧを成長する
（図５（ｂ））。このままでは、ＢＰＳＧが完全に埋め
込まれずに図５（ａ）のように空隙、１６が残るので８
００℃以上の高温でリフロー処理を行い、空隙１６を消
す（図５（ｃ））。ここで側面酸化膜１４はリフロー時
にＢＰＳＧ１１から不純物がシリコン基板１中に拡散す
ることを防ぐ働きをする。次に図６（ａ）のようにゲー
トポリシリコン３をストッパーとしてＢＰＳＧ１１と側
面酸化膜１４をエッチバックする。次にゲート配線とな
るＷＳｉ３０をスパッタした後（図６（ｂ））、ＷＳｉ
３０とゲートポリシリコン３をパターニングしゲート電
極４０形成することで（図６（ｃ）トレンチ素子分離構
造が完成する。
ジスタを製造する際に重要な問題が２つある。一つは、
いかにしてトレンチを埋め込むかという点であり、ＢＰ
ＳＧ、ボロンガラス、リンガラス、ヒ素ガラスなどを高
温でリフローさせ埋め込む方法が最も容易かつ一般的で
ある。もう一点はトランジスタの特性変動をいかに抑制
するかである。例えば特開平２−２１６５７号公報およ
び特開平２−２６７９６３号公報に記載されたトレンチ
素子分離を用いた半導体記憶装置の製造方法では、ゲー
ト酸化時にトレンチに埋め込んだ高リフロー性絶縁膜
（例えばＢＰＳＧ）から不純物が外方拡散しトランジス
タのしきい値を不安定にすることを、トレンチより先に
ゲート酸化膜とゲートポリシリコンを形成しておくこと
で防いでいる。図５と６は、上記公報に基づいて描いた
トレンチ素子分離の製造過程における摸式的構造の判断
面である。まず図５（ａ）に示すようにシリコン基板上
にゲート酸化膜２とゲートポリシリコン３を形成し、素
子領域となる部分をホトレジスト１５でマスクしゲート
ポリシリコン３とゲート酸化膜２とシリコン基板１を順
にエッチングしトレンチ２０を形成する。ホトレジスト
１５を除去した後、熱酸化または堆積方で不純物を添加
しない側面酸化膜１４を形成した後ＢＰＳＧを成長する
（図５（ｂ））。このままでは、ＢＰＳＧが完全に埋め
込まれずに図５（ａ）のように空隙、１６が残るので８
００℃以上の高温でリフロー処理を行い、空隙１６を消
す（図５（ｃ））。ここで側面酸化膜１４はリフロー時
にＢＰＳＧ１１から不純物がシリコン基板１中に拡散す
ることを防ぐ働きをする。次に図６（ａ）のようにゲー
トポリシリコン３をストッパーとしてＢＰＳＧ１１と側
面酸化膜１４をエッチバックする。次にゲート配線とな
るＷＳｉ３０をスパッタした後（図６（ｂ））、ＷＳｉ
３０とゲートポリシリコン３をパターニングしゲート電
極４０形成することで（図６（ｃ）トレンチ素子分離構
造が完成する。
【０００３】以上で説明した例では、ゲート酸化時とリ
フロー時の不純物の拡散に主に着目しているが、トレン
チ素子分離で最も問題となるのは逆狭チャネル効果であ
る。図７（ｂ）、（ｃ）、（ｄ）はトレンチ分離トラン
ジスタのゲートと平行な断面（図７（ａ）中の一点鎖線
の部分）を示したものである。図７（ｂ）のようにトレ
ンチ内に埋め込んだ埋め込み酸化膜５８の上端がゲート
酸化膜２と同じ高さに、あるいは下方に、ある場合には
ゲート配線５２にしきい値近くの電圧をかけた場合に、
チャネル端付近に電界が集中し表面チャネル５６より先
に側壁チャネル５７を生じソース５０とドレイン５１の
間に電流が流れトランジスタのしきい値が小さくなる。
この現象を逆狭チャネル効果という。しきい値変動の他
にサブスレッショルド特性の悪化が見られることもあ
る。逆狭チャネル効果を抑制するためには、図７（ｃ）
のように埋め込み酸化膜の上端をゲート酸化膜２よりも
高く位置させチャネル端の電界を緩和することが有効で
ある。先に説明した特開平２−２１６５７号公報および
特開平２−２６７９６３号公報の方法では図６（ｂ）の
ように側面酸化膜１４の上端がゲート酸化膜２よりも上
に位置する。これは本来ＷＳｉ３０とＳｉ基板１をショ
ートさせないためんであるが、逆狭チャネル効果抑制に
も有利である。
フロー時の不純物の拡散に主に着目しているが、トレン
チ素子分離で最も問題となるのは逆狭チャネル効果であ
る。図７（ｂ）、（ｃ）、（ｄ）はトレンチ分離トラン
ジスタのゲートと平行な断面（図７（ａ）中の一点鎖線
の部分）を示したものである。図７（ｂ）のようにトレ
ンチ内に埋め込んだ埋め込み酸化膜５８の上端がゲート
酸化膜２と同じ高さに、あるいは下方に、ある場合には
ゲート配線５２にしきい値近くの電圧をかけた場合に、
チャネル端付近に電界が集中し表面チャネル５６より先
に側壁チャネル５７を生じソース５０とドレイン５１の
間に電流が流れトランジスタのしきい値が小さくなる。
この現象を逆狭チャネル効果という。しきい値変動の他
にサブスレッショルド特性の悪化が見られることもあ
る。逆狭チャネル効果を抑制するためには、図７（ｃ）
のように埋め込み酸化膜の上端をゲート酸化膜２よりも
高く位置させチャネル端の電界を緩和することが有効で
ある。先に説明した特開平２−２１６５７号公報および
特開平２−２６７９６３号公報の方法では図６（ｂ）の
ように側面酸化膜１４の上端がゲート酸化膜２よりも上
に位置する。これは本来ＷＳｉ３０とＳｉ基板１をショ
ートさせないためんであるが、逆狭チャネル効果抑制に
も有利である。
【０００４】逆狭チャネル効果抑制には、トレンチ２０
の側壁部の多数キャリア密度を高くして、側壁チャネル
５７が形成されにくくすることも有効である。例えば側
壁部に、ｎ−ＭＯＳではボロンをｐ−ＭＯＳではリンや
ヒ素を、イオン注入をする方法がよく知られている。
の側壁部の多数キャリア密度を高くして、側壁チャネル
５７が形成されにくくすることも有効である。例えば側
壁部に、ｎ−ＭＯＳではボロンをｐ−ＭＯＳではリンや
ヒ素を、イオン注入をする方法がよく知られている。
【０００５】
【発明が解決しようとする課題】前述した従来例ではエ
ッチバックを行う際に不純物を添加していない側面酸化
膜１４よりもＢＰＳＧ１１の方がエッチレートが高く、
ＢＰＳＧ１１の上端が側面酸化膜１４の上端よりも低く
なる。この結果図６（ｂ）や図７（ｄ）のようにトレン
チ中央付近のゲート配線がトレンチ側壁に近づき側壁チ
ャネル５７が生じ易くなる。このため、逆狭チャネル効
果を抑制するためにはイオン注入によって、トレンチ側
壁部の多数キャリア密度を高める方法を組み合わさなけ
ればならない。しかし、側壁部にイオン注入を行う方法
では接合リークや接合容量が増加する。またチャネル幅
が０．５μｍ程度まで狭くなるとイオン注入された不純
物は側壁部のみに留まらずチャネル中央部にも到達する
ので、しきい値の高くなる狭チャネル効果を容易に生ず
る。以上述べたように、側壁のイオン注入以外の方法で
逆狭チャネル効果を抑制するためには、埋め込み酸化膜
の上端がゲート酸化膜よりも上に位置すると同時にその
上面が平坦であるような製造方法を用いることが必要で
ある。
ッチバックを行う際に不純物を添加していない側面酸化
膜１４よりもＢＰＳＧ１１の方がエッチレートが高く、
ＢＰＳＧ１１の上端が側面酸化膜１４の上端よりも低く
なる。この結果図６（ｂ）や図７（ｄ）のようにトレン
チ中央付近のゲート配線がトレンチ側壁に近づき側壁チ
ャネル５７が生じ易くなる。このため、逆狭チャネル効
果を抑制するためにはイオン注入によって、トレンチ側
壁部の多数キャリア密度を高める方法を組み合わさなけ
ればならない。しかし、側壁部にイオン注入を行う方法
では接合リークや接合容量が増加する。またチャネル幅
が０．５μｍ程度まで狭くなるとイオン注入された不純
物は側壁部のみに留まらずチャネル中央部にも到達する
ので、しきい値の高くなる狭チャネル効果を容易に生ず
る。以上述べたように、側壁のイオン注入以外の方法で
逆狭チャネル効果を抑制するためには、埋め込み酸化膜
の上端がゲート酸化膜よりも上に位置すると同時にその
上面が平坦であるような製造方法を用いることが必要で
ある。
【０００６】また従来例では、埋め込んだ酸化膜上面に
窪みがあるので後にゲートポリサイド電極をパターニン
グする際のエッチングが困難になるという加工面の問題
もある。
窪みがあるので後にゲートポリサイド電極をパターニン
グする際のエッチングが困難になるという加工面の問題
もある。
【０００７】
【課題を解決するための手段】本発明は半導体上に絶縁
膜とゲートまたはダミーゲートを順に形成する工程と、
素子分離領域上の前記ゲートまたはダミーゲートと絶縁
膜をエッチングする工程と、素子分離領域の半導体をエ
ッチングしてテーパー形状のトレンチを開孔する工程
と、前記トレンチにその幅の半分以上の厚さの絶縁膜を
堆積して埋め込む工程と、前記ゲートまたはダミーゲー
ト上の絶縁膜をエッチバックして取り除くことを特徴と
するトレンチ素子分離構造の製造方法である。
膜とゲートまたはダミーゲートを順に形成する工程と、
素子分離領域上の前記ゲートまたはダミーゲートと絶縁
膜をエッチングする工程と、素子分離領域の半導体をエ
ッチングしてテーパー形状のトレンチを開孔する工程
と、前記トレンチにその幅の半分以上の厚さの絶縁膜を
堆積して埋め込む工程と、前記ゲートまたはダミーゲー
ト上の絶縁膜をエッチバックして取り除くことを特徴と
するトレンチ素子分離構造の製造方法である。
【０００８】
【実施例】次に本発明について図面を参照して詳細に説
明する。図１から図３は本発明の一実施例を説明するた
めのトレンチ素子分離構造を有するＭＯＳ集積回路の製
造過程における摸式的構造の断面図である。Ｓｉ基板１
に対しウエル形成、チャネルドープ等の不純物添加工程
を行った後に、ゲート酸化膜２の形成、ゲートポリシリ
コン３の成長、キャップ酸化膜４の成長を順次行う（図
１（ａ））。トレンチ分離領域となる部分のキャップ酸
化膜４をエッチングし、これをマスクとしてゲートポリ
シリコン３のエッチング、ゲート酸化膜２のエッチング
を行い、Ｓｉ基板１をドライエッチングしてテーパー形
状のトレンチ２０を形成する（図１（ｂ））。ドライエ
ッチングには、窒素ガスと塩素ガスを用い、流量比は窒
素ガス／塩素ガス＝９／１、圧力は３Ｐａである。次に
図２（ａ）のようにＣＶＤ法等でシリコン酸化膜１０を
堆積する。シリコン酸化膜は不純物を添加しない膜を用
いる。シリコン酸化膜１０の堆積前にトレンチ２０の側
壁を熱酸化してもよい。ＣＶＤ法で酸化膜を約１μｍ以
下の幅の細いトレンチ内に堆積する場合、堆積速度が外
に比べて低くなる。このため垂直に掘ったトレンチでは
開口部の方が内部よりも速く堆積が進むので内部に空隙
が残る。この場合にはエッチバック時に空隙が露出、拡
大しシリコン酸化膜１０の上面に大きな窪みを作るの
で、逆狭チャネル効果を生じたり後のゲートポリサイド
エッチングが困難になる。トレンチがテーパー形状をい
ていれば断面の小さな低部から埋め込みが完了し空隙の
残らない埋め込みが可能である。また、トレンチ内はシ
リコン酸化膜１０だけで埋め込むので、シリコン酸化膜
１０の膜厚は最低でもトレンチの幅の１／２以上でなけ
ればならない。トレンチＴ字型や十字型の交差点を有す
るときには対角線の幅を埋め込む必要があるのでシリコ
ン酸化膜の厚さはトレンチの幅の（１／２）×√２が最
低でも必要である。また、シリコン酸化膜１０が完全に
埋め込めてもその上部は図２（ａ）に示すように、完全
には平坦にはならないので上部にＢＰＳＧ１１を堆積し
リフローにより平坦化する。次にＢＰＳＧ１１と酸化膜
１０をエッチバックしゲートポリシリコン３の表面を露
出させる（図２（ｃ））。この上にＷＳｉ３０をスパッ
タし８（図３（ａ））、ＷＳｉ３０とゲートポリシリコ
ン３をドライエッチングしゲート電極４０を形成するこ
とでトレンチ素子分離構造は完成する。以上の工程の後
に必要に応じてソース、ドレイン、コンタクトや配線を
形成すればＭＯＳ集積回路が製造できる（図３
（ｂ））。
明する。図１から図３は本発明の一実施例を説明するた
めのトレンチ素子分離構造を有するＭＯＳ集積回路の製
造過程における摸式的構造の断面図である。Ｓｉ基板１
に対しウエル形成、チャネルドープ等の不純物添加工程
を行った後に、ゲート酸化膜２の形成、ゲートポリシリ
コン３の成長、キャップ酸化膜４の成長を順次行う（図
１（ａ））。トレンチ分離領域となる部分のキャップ酸
化膜４をエッチングし、これをマスクとしてゲートポリ
シリコン３のエッチング、ゲート酸化膜２のエッチング
を行い、Ｓｉ基板１をドライエッチングしてテーパー形
状のトレンチ２０を形成する（図１（ｂ））。ドライエ
ッチングには、窒素ガスと塩素ガスを用い、流量比は窒
素ガス／塩素ガス＝９／１、圧力は３Ｐａである。次に
図２（ａ）のようにＣＶＤ法等でシリコン酸化膜１０を
堆積する。シリコン酸化膜は不純物を添加しない膜を用
いる。シリコン酸化膜１０の堆積前にトレンチ２０の側
壁を熱酸化してもよい。ＣＶＤ法で酸化膜を約１μｍ以
下の幅の細いトレンチ内に堆積する場合、堆積速度が外
に比べて低くなる。このため垂直に掘ったトレンチでは
開口部の方が内部よりも速く堆積が進むので内部に空隙
が残る。この場合にはエッチバック時に空隙が露出、拡
大しシリコン酸化膜１０の上面に大きな窪みを作るの
で、逆狭チャネル効果を生じたり後のゲートポリサイド
エッチングが困難になる。トレンチがテーパー形状をい
ていれば断面の小さな低部から埋め込みが完了し空隙の
残らない埋め込みが可能である。また、トレンチ内はシ
リコン酸化膜１０だけで埋め込むので、シリコン酸化膜
１０の膜厚は最低でもトレンチの幅の１／２以上でなけ
ればならない。トレンチＴ字型や十字型の交差点を有す
るときには対角線の幅を埋め込む必要があるのでシリコ
ン酸化膜の厚さはトレンチの幅の（１／２）×√２が最
低でも必要である。また、シリコン酸化膜１０が完全に
埋め込めてもその上部は図２（ａ）に示すように、完全
には平坦にはならないので上部にＢＰＳＧ１１を堆積し
リフローにより平坦化する。次にＢＰＳＧ１１と酸化膜
１０をエッチバックしゲートポリシリコン３の表面を露
出させる（図２（ｃ））。この上にＷＳｉ３０をスパッ
タし８（図３（ａ））、ＷＳｉ３０とゲートポリシリコ
ン３をドライエッチングしゲート電極４０を形成するこ
とでトレンチ素子分離構造は完成する。以上の工程の後
に必要に応じてソース、ドレイン、コンタクトや配線を
形成すればＭＯＳ集積回路が製造できる（図３
（ｂ））。
【０００９】以上の工程で完成したトレンチ素子分離で
は、ゲート配線がトレンチ上でゲート酸化膜より上に位
置しトレンチ中央部で下がることもほとんどない。例え
ば、ゲートポリシリコン２００ｎｍを用いてテーパー角
７０度で深さ３５０ｎｍ、幅０．４μｍのトレンチを形
成し、３５０ｎｍの酸化膜埋め込みとエッチバックを行
った結果、トレンチ端部でゲート酸化膜からの高さ１７
０ｎｍに対し中央部で１５０ｎｍというほぼ平坦な上面
形状が得られた。ウェルのボロン濃度が１Ｅ１７ｃｍ
- 3 のｎ−ＭＯＳＦＥＴで従来のボロンＰＳＧのリフロ
ーを利用してトレンチを埋め込む方法では、トレンチ中
央部で埋め込んだＢＰＳＧの上端はゲート酸化膜とほぼ
同じ高さまで落ち込みトレンチの側壁に３Ｅ１３ｃｍ
- 2 のボロンを注入しないと逆狭チャネル効果が抑えら
れなかったのに対し、本発明では逆狭チャネル効果は見
られずトレンチ側壁へのボロン注入は必要無かった。本
実施例で逆狭チャネル効果が抑えられた原因といては、
トレンチのテーパー化によってチャネル端の電界が緩和
されたことも役だっていると考える。従来の方法ではボ
ロン注入の結果接合リーク電流の周囲長成分が倍以上に
増加し、接合容量も周囲長成分が倍近くまで増加した。
ここで周囲長成分とは、トレンチと接合が接する長さに
比例して増加する成分をいい、設計ルール１μｍ以下の
微細トランジスタでは、面積に比例する成分よりも重要
である。接合リークや接合容量の増大はトランジスタで
回路を構成し使用するときに消費電力の増加や速度の低
下を起こす。
は、ゲート配線がトレンチ上でゲート酸化膜より上に位
置しトレンチ中央部で下がることもほとんどない。例え
ば、ゲートポリシリコン２００ｎｍを用いてテーパー角
７０度で深さ３５０ｎｍ、幅０．４μｍのトレンチを形
成し、３５０ｎｍの酸化膜埋め込みとエッチバックを行
った結果、トレンチ端部でゲート酸化膜からの高さ１７
０ｎｍに対し中央部で１５０ｎｍというほぼ平坦な上面
形状が得られた。ウェルのボロン濃度が１Ｅ１７ｃｍ
- 3 のｎ−ＭＯＳＦＥＴで従来のボロンＰＳＧのリフロ
ーを利用してトレンチを埋め込む方法では、トレンチ中
央部で埋め込んだＢＰＳＧの上端はゲート酸化膜とほぼ
同じ高さまで落ち込みトレンチの側壁に３Ｅ１３ｃｍ
- 2 のボロンを注入しないと逆狭チャネル効果が抑えら
れなかったのに対し、本発明では逆狭チャネル効果は見
られずトレンチ側壁へのボロン注入は必要無かった。本
実施例で逆狭チャネル効果が抑えられた原因といては、
トレンチのテーパー化によってチャネル端の電界が緩和
されたことも役だっていると考える。従来の方法ではボ
ロン注入の結果接合リーク電流の周囲長成分が倍以上に
増加し、接合容量も周囲長成分が倍近くまで増加した。
ここで周囲長成分とは、トレンチと接合が接する長さに
比例して増加する成分をいい、設計ルール１μｍ以下の
微細トランジスタでは、面積に比例する成分よりも重要
である。接合リークや接合容量の増大はトランジスタで
回路を構成し使用するときに消費電力の増加や速度の低
下を起こす。
【００１０】以上で説明したプロセスでは、トレンチに
埋め込んだ酸化膜の上面はほぼ平にできるのでＷＳｉに
対する段差は小さい。ゲート加工に用いる異方性ドライ
エッチングでは段差部で被エッチング材料が厚くなって
いるとその分オーバーエッチングを行う必要があるが、
本発明の場合ではオーバーエッチはＷＳｉ３０の膜厚に
対して３０％程度行えば充分である。ＷＳｉのドライエ
ッチングではシリコンやシリコン酸化膜に対する選択比
が小さいので長時間のオーバーエッチングが必要な場合
はシリコン酸化膜１０、ゲートポリシリコン３、ゲート
酸化膜２、Ｓｉ基板１等がエッチングされ不良の原因と
なる恐れがある。
埋め込んだ酸化膜の上面はほぼ平にできるのでＷＳｉに
対する段差は小さい。ゲート加工に用いる異方性ドライ
エッチングでは段差部で被エッチング材料が厚くなって
いるとその分オーバーエッチングを行う必要があるが、
本発明の場合ではオーバーエッチはＷＳｉ３０の膜厚に
対して３０％程度行えば充分である。ＷＳｉのドライエ
ッチングではシリコンやシリコン酸化膜に対する選択比
が小さいので長時間のオーバーエッチングが必要な場合
はシリコン酸化膜１０、ゲートポリシリコン３、ゲート
酸化膜２、Ｓｉ基板１等がエッチングされ不良の原因と
なる恐れがある。
【００１１】次に、本発明の第２の実施例について説明
する。この場合も図１（ａ）の製造開始から図２（ｃ）
の埋め込み酸化膜エッチバックまでは第１の実施例と同
じ工程を経る。次に図４（ａ）に示すようにゲートポリ
シリコン３とゲート酸化膜２を順に除去する。第１の実
施例ではウェル形成後にチャネルドープを行ったが本実
施例ではこの時点でチャネルドープを行っても良い。次
に第２のゲート酸化膜１２、第２のゲートポリシリコン
１３、ＷＳｉ３０を成長したのが図４（ｂ）である。本
発明ではゲート酸化を行う際にはＢＰＳＧやゲートポリ
シリコンといったボロン、リン等の拡散源となる材料は
無いのでチャネル部の不純物密度が変動する恐れはな
い。最後に、ＷＳｉ３０と第２のゲートポリシリコン１
３をパターニングしゲート電極４０を形成して素子分離
構造の製造工程は終了する。第２の実施例は従来は埋め
込んだＢＰＳＧからゲート酸化時に不純物が外拡散する
ため特性が不安定になるとされていたが、本発明では不
純物を含んだ膜は埋め込まないので問題無い。
する。この場合も図１（ａ）の製造開始から図２（ｃ）
の埋め込み酸化膜エッチバックまでは第１の実施例と同
じ工程を経る。次に図４（ａ）に示すようにゲートポリ
シリコン３とゲート酸化膜２を順に除去する。第１の実
施例ではウェル形成後にチャネルドープを行ったが本実
施例ではこの時点でチャネルドープを行っても良い。次
に第２のゲート酸化膜１２、第２のゲートポリシリコン
１３、ＷＳｉ３０を成長したのが図４（ｂ）である。本
発明ではゲート酸化を行う際にはＢＰＳＧやゲートポリ
シリコンといったボロン、リン等の拡散源となる材料は
無いのでチャネル部の不純物密度が変動する恐れはな
い。最後に、ＷＳｉ３０と第２のゲートポリシリコン１
３をパターニングしゲート電極４０を形成して素子分離
構造の製造工程は終了する。第２の実施例は従来は埋め
込んだＢＰＳＧからゲート酸化時に不純物が外拡散する
ため特性が不安定になるとされていたが、本発明では不
純物を含んだ膜は埋め込まないので問題無い。
【００１２】以上の実施例では酸化膜１０の上にＢＰＳ
Ｇ１１を堆積し平坦化を行ったが、リンガラス、ボロン
ガラス、その他の熱処理でリフローができる膜や、ＴＥ
ＯＳを原料とした酸化膜のように堆積時にリフロー形状
が得られる酸化膜を用いてもかまわない。第１、第２の
実施例ではＷＳｉ３０ゲート電極の上層に用いたがＭｏ
Ｓｉ、ＴｉＳｉやポリシリコンを代わりに用いてもかま
わない。また第２の実施例ではポリシリコン単層のみで
もかまわない。以上の実施例ではゲート絶縁膜にシリコ
ン酸化膜を用いているが窒素を含む組成のシリコン酸化
膜でもかまわない。また、キャップ酸化膜４をマスクに
ゲートポリシリコン３、ゲート酸化膜２、シリコン基板
１をエッチングしたがホトレジストをマスクに用いるこ
ともできる。
Ｇ１１を堆積し平坦化を行ったが、リンガラス、ボロン
ガラス、その他の熱処理でリフローができる膜や、ＴＥ
ＯＳを原料とした酸化膜のように堆積時にリフロー形状
が得られる酸化膜を用いてもかまわない。第１、第２の
実施例ではＷＳｉ３０ゲート電極の上層に用いたがＭｏ
Ｓｉ、ＴｉＳｉやポリシリコンを代わりに用いてもかま
わない。また第２の実施例ではポリシリコン単層のみで
もかまわない。以上の実施例ではゲート絶縁膜にシリコ
ン酸化膜を用いているが窒素を含む組成のシリコン酸化
膜でもかまわない。また、キャップ酸化膜４をマスクに
ゲートポリシリコン３、ゲート酸化膜２、シリコン基板
１をエッチングしたがホトレジストをマスクに用いるこ
ともできる。
【００１３】
【発明の効果】以上述べたように本発明ではトレンチ素
子分離されたトランジスタの逆狭チャネル効果を抑制す
ることができる。このため、従来必要とされたトレンチ
側壁へのイオン注入を省略、あるいは注入量の低減が可
能である。このため側壁へのイオン注入による接合リー
クや接合容量の増大を防ぐことができる。また、トレン
チ内に埋め込まれた絶縁膜の上端が平坦にできるのでそ
の上に形成する膜のパターニングが容易になる。また、
不純物を大量に含むリフロー性の材料を埋め込まないの
で、埋め込み材料からの不純物拡散を考慮する必要がな
くプロセス組み立ての自由度が増す。
子分離されたトランジスタの逆狭チャネル効果を抑制す
ることができる。このため、従来必要とされたトレンチ
側壁へのイオン注入を省略、あるいは注入量の低減が可
能である。このため側壁へのイオン注入による接合リー
クや接合容量の増大を防ぐことができる。また、トレン
チ内に埋め込まれた絶縁膜の上端が平坦にできるのでそ
の上に形成する膜のパターニングが容易になる。また、
不純物を大量に含むリフロー性の材料を埋め込まないの
で、埋め込み材料からの不純物拡散を考慮する必要がな
くプロセス組み立ての自由度が増す。
【図１】本発明の第１の実施例のトレンチ素子分離構造
の製造工程を説明する断面図である。
の製造工程を説明する断面図である。
【図２】本発明の第１の実施例のトレンチ素子分離構造
の製造工程を説明する断面図である。
の製造工程を説明する断面図である。
【図３】本発明の第１の実施例のトレンチ素子分離構造
の製造工程を説明する断面図である。
の製造工程を説明する断面図である。
【図４】本発明の第２の実施例の製造工程を説明するた
めの断面図である。
めの断面図である。
【図５】従来の素子分離構造の製造工程を説明するため
の断面図である。
の断面図である。
【図６】従来の素子分離構造の製造工程を説明するため
の断面図である。
の断面図である。
【図７】従来の素子分離構造の製造工程を説明するため
の平面図と断面図である。
の平面図と断面図である。
１ シリコン基板 ２ ゲート酸化膜 ３ ゲートポリシリコン ４ キャップ酸化膜 １０ シリコン酸化膜 １１ ＢＰＳＧ １２ 第２のゲート酸化膜 １３ 第２のゲートポリシリコン １４ 側面酸化膜 １５ ホトレジスト １６ 空隙 ２０ トレンチ ３０ ＷＳｉ ４０ ゲート電極 ５０ ソース ５１ ドレイン ５２ ゲート ５３ トレンチ分離領域 ５６ 表面チャネル ５７ 側壁チャネル ５８ 埋め込み酸化膜
Claims (1)
- 【請求項１】 半導体上に絶縁膜とゲートまたはダミー
ゲートを順に形成する工程と、素子分離領域上の前記ゲ
ートまたはダミーゲートと絶縁膜をエッチングする工程
と、素子分離領域の半導体をエッチングしてテーパー形
状のトレンチを開孔する工程、前記トレンチにその幅の
半分以上の厚さの絶縁膜を堆積して埋め込む工程と、前
記ゲートまたはダミーゲート上の絶縁膜をエッチバック
して取り除くことを特徴とするトレンチ素子分離構造の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4203667A JPH06177239A (ja) | 1992-07-30 | 1992-07-30 | トレンチ素子分離構造の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4203667A JPH06177239A (ja) | 1992-07-30 | 1992-07-30 | トレンチ素子分離構造の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177239A true JPH06177239A (ja) | 1994-06-24 |
Family
ID=16477863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4203667A Pending JPH06177239A (ja) | 1992-07-30 | 1992-07-30 | トレンチ素子分離構造の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177239A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6242788B1 (en) | 1997-08-01 | 2001-06-05 | Nippon Steel Corporation | Semiconductor device and a method of manufacturing the same |
| US6281094B1 (en) | 1997-05-21 | 2001-08-28 | Nec Corporation | Method of fabricating semiconductor device capable of providing MOSFET which is improved in a threshold voltage thereof |
| KR100444314B1 (ko) * | 1997-06-30 | 2004-11-03 | 주식회사 하이닉스반도체 | 반도체소자제조방법 |
| KR100468692B1 (ko) * | 1997-09-22 | 2005-03-16 | 삼성전자주식회사 | 반도체장치의트랜치형소자분리막형성방법 |
| KR100557978B1 (ko) * | 1999-08-26 | 2006-03-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| JP2008010537A (ja) * | 2006-06-28 | 2008-01-17 | Toshiba Corp | Ｎａｎｄ型不揮発性半導体記憶装置およびｎａｎｄ型不揮発性半導体記憶装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58165341A (ja) * | 1982-03-26 | 1983-09-30 | Toshiba Corp | 半導体装置の製造方法 |
| JPH03157972A (ja) * | 1989-11-15 | 1991-07-05 | Nec Corp | 半導体装置の製造方法 |
-
1992
- 1992-07-30 JP JP4203667A patent/JPH06177239A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008010537A (ja) * | 2006-06-28 | 2008-01-17 | Toshiba Corp | Ｎａｎｄ型不揮発性半導体記憶装置およびｎａｎｄ型不揮発性半導体記憶装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19950815 |