JPH0536712A - 半導体集積回路装置および製造方法 - Google Patents
半導体集積回路装置および製造方法Info
- Publication number
- JPH0536712A JPH0536712A JP19285391A JP19285391A JPH0536712A JP H0536712 A JPH0536712 A JP H0536712A JP 19285391 A JP19285391 A JP 19285391A JP 19285391 A JP19285391 A JP 19285391A JP H0536712 A JPH0536712 A JP H0536712A
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- Japan
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- region
- collector
- polysilicon
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Abstract
(57)【要約】
【構成】 ベース領域の近傍に浅いトレンチ・アイソレ
ーションを形成するとともに、この浅いトレンチ・アイ
ソレーションの底部の絶縁膜を除去してポリシリコンを
充填することで、トレンチ・アイソレーション内部その
ものをコレクタ引上げ口としてしまうようにした。 【効果】 エミッタ領域とコレクタ引上げ口との間のリ
ーク電流を防止するとともに、コレクタ引上げ口や分離
領域の形成プロセスが簡単でしかも素子サイズを小さく
することができる。
ーションを形成するとともに、この浅いトレンチ・アイ
ソレーションの底部の絶縁膜を除去してポリシリコンを
充填することで、トレンチ・アイソレーション内部その
ものをコレクタ引上げ口としてしまうようにした。 【効果】 エミッタ領域とコレクタ引上げ口との間のリ
ーク電流を防止するとともに、コレクタ引上げ口や分離
領域の形成プロセスが簡単でしかも素子サイズを小さく
することができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体技術さらには
半導体集積回路装置に適用して特に有効な技術に関する
もので、例えば半導体集積回路におけるバイポーラ・ト
ランジスタの形成に利用して有効な技術に関する。
半導体集積回路装置に適用して特に有効な技術に関する
もので、例えば半導体集積回路におけるバイポーラ・ト
ランジスタの形成に利用して有効な技術に関する。
【０００２】
【従来の技術】従来、バイポーラ集積回路においては、
各素子間を分離するアイソレーション領域として、熱酸
化による厚いフィールド酸化膜の代わりに、半導体基板
に溝を掘って内側に絶縁膜を形成してから誘電体で埋め
てなるいわゆるトレンチ・アイソレーションを使用し
て、ベース領域やコレクタ領域（埋込層）の周囲をほぼ
垂直なアイソレーション領域の壁に接触させて接合面積
を減らすことによって、ベース・コレクタ間やコレクタ
・基板間の接合容量を低減し、トランジスタの高速化を
図ると共に、集積度をも向上させるようにした技術が提
案されている（例えば、特開昭６０−１０３６４２号公
報）。一方、ベース領域とコレクタ引上げ口との分離に
関しては、フィールド酸化膜を用いたものと、素子間分
離用のトレンチ・アイソレーションよりも浅いトレンチ
・アイソレーションで分離するようにしたものとが提案
されている。
各素子間を分離するアイソレーション領域として、熱酸
化による厚いフィールド酸化膜の代わりに、半導体基板
に溝を掘って内側に絶縁膜を形成してから誘電体で埋め
てなるいわゆるトレンチ・アイソレーションを使用し
て、ベース領域やコレクタ領域（埋込層）の周囲をほぼ
垂直なアイソレーション領域の壁に接触させて接合面積
を減らすことによって、ベース・コレクタ間やコレクタ
・基板間の接合容量を低減し、トランジスタの高速化を
図ると共に、集積度をも向上させるようにした技術が提
案されている（例えば、特開昭６０−１０３６４２号公
報）。一方、ベース領域とコレクタ引上げ口との分離に
関しては、フィールド酸化膜を用いたものと、素子間分
離用のトレンチ・アイソレーションよりも浅いトレンチ
・アイソレーションで分離するようにしたものとが提案
されている。
【０００３】
【発明が解決しようとする課題】従来のフィールド酸化
膜を用いてベース領域とコレクタ引上げ口との分離を行
なう構造においては、フィールド酸化膜がトレンチ・ア
イソレーションに比べて面積が大きくなるため素子サイ
ズが大きくなり高集積化が困難になるとともに、フィー
ルド酸化膜はそれほど深く形成されないため、エミッタ
領域とコレクタ引上げ口との間でリーク電流が流れ易い
という欠点がある。一方、ベース領域とコレクタ引上げ
口との間を浅いトレンチ・アイソレーションで分離する
ようにしたものにあっては、トレンチ・アイソレーショ
ンの溝を２回に分けて形成するとともにコレクタ引上げ
口への不純物の打込みやコンタクト穴の開口等が必要と
なり、プロセスが複雑になるという問題点がある。
膜を用いてベース領域とコレクタ引上げ口との分離を行
なう構造においては、フィールド酸化膜がトレンチ・ア
イソレーションに比べて面積が大きくなるため素子サイ
ズが大きくなり高集積化が困難になるとともに、フィー
ルド酸化膜はそれほど深く形成されないため、エミッタ
領域とコレクタ引上げ口との間でリーク電流が流れ易い
という欠点がある。一方、ベース領域とコレクタ引上げ
口との間を浅いトレンチ・アイソレーションで分離する
ようにしたものにあっては、トレンチ・アイソレーショ
ンの溝を２回に分けて形成するとともにコレクタ引上げ
口への不純物の打込みやコンタクト穴の開口等が必要と
なり、プロセスが複雑になるという問題点がある。
【０００４】本発明の目的は、エミッタ領域とコレクタ
引上げ口との間のリーク電流を防止するとともに、コレ
クタ引上げ口や分離領域の形成プロセスが簡単でしかも
素子サイズを小さくすることができるような半導体技術
を提供することにある。この発明の前記ならびにそのほ
かの目的と新規な特徴については、本明細書の記述およ
び添附図面から明らかになるであろう。
引上げ口との間のリーク電流を防止するとともに、コレ
クタ引上げ口や分離領域の形成プロセスが簡単でしかも
素子サイズを小さくすることができるような半導体技術
を提供することにある。この発明の前記ならびにそのほ
かの目的と新規な特徴については、本明細書の記述およ
び添附図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、ベース領域とコレクタ引上げ口
との間に浅いトレンチ・アイソレーションを形成すると
ともに、この浅いトレンチ・アイソレーションの底部の
絶縁膜を除去してポリシリコンを充填することで、トレ
ンチ・アイソレーション内部そのものをコレクタ引上げ
口としてしまうようにしたものである。また、上記の場
合、浅い溝と深い溝を形成し、その内壁に絶縁膜を形成
してからホトレジストを全面的に塗付し、これを感光せ
ずにレジストのエッチバックを行なって深い方の溝内に
のみホトレジストを残してこれをマスクにして浅い方の
溝の底部の絶縁膜を除去してからポリシリコンを充填さ
せるようにする。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、ベース領域とコレクタ引上げ口
との間に浅いトレンチ・アイソレーションを形成すると
ともに、この浅いトレンチ・アイソレーションの底部の
絶縁膜を除去してポリシリコンを充填することで、トレ
ンチ・アイソレーション内部そのものをコレクタ引上げ
口としてしまうようにしたものである。また、上記の場
合、浅い溝と深い溝を形成し、その内壁に絶縁膜を形成
してからホトレジストを全面的に塗付し、これを感光せ
ずにレジストのエッチバックを行なって深い方の溝内に
のみホトレジストを残してこれをマスクにして浅い方の
溝の底部の絶縁膜を除去してからポリシリコンを充填さ
せるようにする。
【０００６】
【作用】上記した手段によれば、ベース領域とコレクタ
引上げ口との分離にトレンチ・アイソレーションを用い
ているためフィールド酸化膜を用いた場合に比べてアイ
ソレーション領域を深く形成できエミッタ領域とコレク
タ引上げ口との間のリーク電流を防止できる。また、ト
レンチ・アイソレーション内部そのものをコレクタ引上
げ口としているため、ベース領域とコレクタ引上げ口と
の分離にトレンチ・アイソレーションを形成する場合に
比べて素子サイズを小さくすることができ、しかも自己
整合的に形成でるためトランジスタの特性のバラツキも
小さくすることができる。
引上げ口との分離にトレンチ・アイソレーションを用い
ているためフィールド酸化膜を用いた場合に比べてアイ
ソレーション領域を深く形成できエミッタ領域とコレク
タ引上げ口との間のリーク電流を防止できる。また、ト
レンチ・アイソレーション内部そのものをコレクタ引上
げ口としているため、ベース領域とコレクタ引上げ口と
の分離にトレンチ・アイソレーションを形成する場合に
比べて素子サイズを小さくすることができ、しかも自己
整合的に形成でるためトランジスタの特性のバラツキも
小さくすることができる。
【０００７】さらに、浅い溝と深い溝を形成し、その内
壁に絶縁膜を形成してからホトレジストを全面的に塗付
し、これを感光せずにレジストのエッチバックを行なっ
て深い方の溝内にのみホトレジストを残してこれをマス
クにして浅い方の溝の底部の絶縁膜を除去するようにす
れば、マスクおよび露光工程を追加することなく浅い方
の溝の底部の絶縁膜の除去およびコレクタ引上げ口形成
のためのイオン打込みができるため、コレクタ引上げ口
へのイオン打込みのマスクが不要になる分従来に比べて
プロセスを簡略化することができる。
壁に絶縁膜を形成してからホトレジストを全面的に塗付
し、これを感光せずにレジストのエッチバックを行なっ
て深い方の溝内にのみホトレジストを残してこれをマス
クにして浅い方の溝の底部の絶縁膜を除去するようにす
れば、マスクおよび露光工程を追加することなく浅い方
の溝の底部の絶縁膜の除去およびコレクタ引上げ口形成
のためのイオン打込みができるため、コレクタ引上げ口
へのイオン打込みのマスクが不要になる分従来に比べて
プロセスを簡略化することができる。
【０００８】
【実施例】以下図面を用いて本発明の一実施例を説明す
る。図１〜図６は、本発明を適用したバイポーラ・トラ
ンジスタの一実施例を製造工程順に示したものである。
先ず、Ｐ型単結晶シリコンからなる半導体基板１の表面
に、酸化シリコン膜等をマスクにして選択的にＮ型不純
物を導入して、Ｎ+型埋込層２を形成する。Ｎ＋型埋込
層２の上には気相成長法によりＮ−型エピタキシャル層
３を形成した後、熱酸化を行なって基板表面に酸化シリ
コン膜４を形成する。それから、酸化シリコン膜４の上
に窒化シリコン膜５をＣＶＤ法等により被着した後、こ
の窒化シリコン膜５には、素子の境界（トランジスタが
形成されるべき領域の周囲）に相当する部分及びコレク
タ引上げ口となる部分に開口部５ａ，５ｂを形成する
（図１参照）。
る。図１〜図６は、本発明を適用したバイポーラ・トラ
ンジスタの一実施例を製造工程順に示したものである。
先ず、Ｐ型単結晶シリコンからなる半導体基板１の表面
に、酸化シリコン膜等をマスクにして選択的にＮ型不純
物を導入して、Ｎ+型埋込層２を形成する。Ｎ＋型埋込
層２の上には気相成長法によりＮ−型エピタキシャル層
３を形成した後、熱酸化を行なって基板表面に酸化シリ
コン膜４を形成する。それから、酸化シリコン膜４の上
に窒化シリコン膜５をＣＶＤ法等により被着した後、こ
の窒化シリコン膜５には、素子の境界（トランジスタが
形成されるべき領域の周囲）に相当する部分及びコレク
タ引上げ口となる部分に開口部５ａ，５ｂを形成する
（図１参照）。
【０００９】次に、ホトレジストを塗付して露光し、コ
レクタ引上げ口となる部分を覆うようにレジスト６を残
し、上記窒化シリコン膜５をエッチングマスクとして１
回目の異方性ドライエッチングを行なって、まずＮ-型
エピタキシャル層３を貫通してＮ+型埋込層２に達する
ような溝１ａ，１ａを形成する（図２参照）。それか
ら、上記レジスト６を除去して２回目の異方性ドライエ
ッチングを行ない、Ｎ+型埋込層２を貫通して半導体基
板１の表面まで達するような深い溝１Ａ，１Ａとエピタ
キシャル層３のみを貫通するような浅い溝１ｂとを形成
する（図３参照）。
レクタ引上げ口となる部分を覆うようにレジスト６を残
し、上記窒化シリコン膜５をエッチングマスクとして１
回目の異方性ドライエッチングを行なって、まずＮ-型
エピタキシャル層３を貫通してＮ+型埋込層２に達する
ような溝１ａ，１ａを形成する（図２参照）。それか
ら、上記レジスト６を除去して２回目の異方性ドライエ
ッチングを行ない、Ｎ+型埋込層２を貫通して半導体基
板１の表面まで達するような深い溝１Ａ，１Ａとエピタ
キシャル層３のみを貫通するような浅い溝１ｂとを形成
する（図３参照）。
【００１０】しかる後、熱酸化を行なって溝の内壁に酸
化シリコン膜を形成し、さらに必要に応じて窒化シリコ
ン膜等の被着を行なったりして、溝内に絶縁膜７を形成
する。それから、ホトレジストを全面的に塗付した後、
感光せずにレジストのエッチバックを行なって深い方の
溝１Ａ，１Ａ内にのみホトレジスト８を残す。そして、
上記絶縁膜７およびホトレジスト８をマスクにして反応
性イオンエッチングを行なって浅い方の溝１ｂの底部の
絶縁膜を除去し、Ｎ+型埋込層２の一部を露出させる
（図４参照）。次に、深い方の溝１Ａ，１Ａ内のホトレ
ジスト８を除去してからポリシリコンを全面的に被着し
てエッチバックを行なって溝１Ａ，１Ａおよび１ｂ内に
ポリシリコン９を残す。そして、リンのようなＮ型不純
物をイオン打込みでポリシリコン９に導入してこれを低
抵抗化する。これによって、浅い溝１ｂ内には、Ｎ型ポ
リシリコンからなるコレクタ引上げ口が形成される（図
５参照）。
化シリコン膜を形成し、さらに必要に応じて窒化シリコ
ン膜等の被着を行なったりして、溝内に絶縁膜７を形成
する。それから、ホトレジストを全面的に塗付した後、
感光せずにレジストのエッチバックを行なって深い方の
溝１Ａ，１Ａ内にのみホトレジスト８を残す。そして、
上記絶縁膜７およびホトレジスト８をマスクにして反応
性イオンエッチングを行なって浅い方の溝１ｂの底部の
絶縁膜を除去し、Ｎ+型埋込層２の一部を露出させる
（図４参照）。次に、深い方の溝１Ａ，１Ａ内のホトレ
ジスト８を除去してからポリシリコンを全面的に被着し
てエッチバックを行なって溝１Ａ，１Ａおよび１ｂ内に
ポリシリコン９を残す。そして、リンのようなＮ型不純
物をイオン打込みでポリシリコン９に導入してこれを低
抵抗化する。これによって、浅い溝１ｂ内には、Ｎ型ポ
リシリコンからなるコレクタ引上げ口が形成される（図
５参照）。
【００１１】次に、熱酸化を行なって各ポリシリコン９
の表面に酸化シリコン膜１０を形成してから、マスクと
なった窒化シリコン膜５を一旦除去し、選択的イオン打
込み等によりベース領域１１、エミッタ領域１２を形成
する。それから、窒化シリコン膜および／またはＰＳＧ
（リン・シリケート・ガラス膜）のような層間絶縁膜１
３を被着し、この層間絶縁膜１３および上記酸化シリコ
ン膜４，１０にベース、エミッタおよびコレクタのコン
タクト穴をあける。その後、アルミニウム層を全面的に
蒸着してからパターニングを行なって、アルミ電極２２
ａ，２２ｂ，２２ｃを形成して図６に示すような状態と
される。
の表面に酸化シリコン膜１０を形成してから、マスクと
なった窒化シリコン膜５を一旦除去し、選択的イオン打
込み等によりベース領域１１、エミッタ領域１２を形成
する。それから、窒化シリコン膜および／またはＰＳＧ
（リン・シリケート・ガラス膜）のような層間絶縁膜１
３を被着し、この層間絶縁膜１３および上記酸化シリコ
ン膜４，１０にベース、エミッタおよびコレクタのコン
タクト穴をあける。その後、アルミニウム層を全面的に
蒸着してからパターニングを行なって、アルミ電極２２
ａ，２２ｂ，２２ｃを形成して図６に示すような状態と
される。
【００１２】図６の状態の後は、アルミ電極２２ａ〜２
２ｃの上にファイナル・パッシベーション膜が形成され
て完成状態とされる。なお、上記実施例では、ベース領
域１１およびエミッタ領域１２の形成を、イオン打ち込
みによって行なうと説明したが、酸化シリコン膜４に開
口部を形成してからポリシリコンを被着し、このポリシ
リコンからの不純物拡散によってベース領域１１および
エミッタ領域１２をそれぞれ形成するようにしてもよ
い。
２ｃの上にファイナル・パッシベーション膜が形成され
て完成状態とされる。なお、上記実施例では、ベース領
域１１およびエミッタ領域１２の形成を、イオン打ち込
みによって行なうと説明したが、酸化シリコン膜４に開
口部を形成してからポリシリコンを被着し、このポリシ
リコンからの不純物拡散によってベース領域１１および
エミッタ領域１２をそれぞれ形成するようにしてもよ
い。
【００１３】なお、上記実施例では、素子間分離用のト
レンチ・アイソレーション領域となる深い溝とコレクタ
引上げ口となる浅い溝を分離して形成しているが、図７
に示すように、これらの溝を連続させて階段状に形成さ
せてさらに集積度を高めるようにしても良い。この場
合、トレンチ・アイソレーション領域内のポリシリコン
にコレクタ電圧が印加されるため、基板との間の寄生容
量がコレクタ端子に接続されることになる。しかし、バ
イポーラ集積回路を構成するトランジスタの中には、コ
レクタ端子が電源電圧端子に接続され電位が変化しない
ものもあるので、そのようなトランジスタには図７の構
造を適用にし、コレクタ電位の変動するトランジスタに
は図６のような構造を適用することで寄生容量による特
性劣化を回避しつつ集積度を高めることができる。
レンチ・アイソレーション領域となる深い溝とコレクタ
引上げ口となる浅い溝を分離して形成しているが、図７
に示すように、これらの溝を連続させて階段状に形成さ
せてさらに集積度を高めるようにしても良い。この場
合、トレンチ・アイソレーション領域内のポリシリコン
にコレクタ電圧が印加されるため、基板との間の寄生容
量がコレクタ端子に接続されることになる。しかし、バ
イポーラ集積回路を構成するトランジスタの中には、コ
レクタ端子が電源電圧端子に接続され電位が変化しない
ものもあるので、そのようなトランジスタには図７の構
造を適用にし、コレクタ電位の変動するトランジスタに
は図６のような構造を適用することで寄生容量による特
性劣化を回避しつつ集積度を高めることができる。
【００１４】以上説明したように、上記実施例は、ベー
ス領域の近傍に浅いトレンチ・アイソレーションを形成
するとともに、この浅いトレンチ・アイソレーションの
底部の絶縁膜を除去してポリシリコンを充填すること
で、トレンチ・アイソレーション内部そのものをコレク
タ引上げ口としてしまうようにしたので、ベース領域と
コレクタ引上げ口との分離にフィールド酸化膜を用いた
場合に比べてアイソレーション領域を深く形成できエミ
ッタ領域とコレクタ引上げ口との間のリーク電流を防止
できる。また、トレンチ・アイソレーション内部そのも
のをコレクタ引上げ口としているため、ベース領域とコ
レクタ引上げ口との分離にトレンチ・アイソレーション
を形成する場合に比べて素子サイズを小さくすることが
でき、しかも自己整合的に形成でるためトランジスタの
特性のバラツキも小さくすることができる。
ス領域の近傍に浅いトレンチ・アイソレーションを形成
するとともに、この浅いトレンチ・アイソレーションの
底部の絶縁膜を除去してポリシリコンを充填すること
で、トレンチ・アイソレーション内部そのものをコレク
タ引上げ口としてしまうようにしたので、ベース領域と
コレクタ引上げ口との分離にフィールド酸化膜を用いた
場合に比べてアイソレーション領域を深く形成できエミ
ッタ領域とコレクタ引上げ口との間のリーク電流を防止
できる。また、トレンチ・アイソレーション内部そのも
のをコレクタ引上げ口としているため、ベース領域とコ
レクタ引上げ口との分離にトレンチ・アイソレーション
を形成する場合に比べて素子サイズを小さくすることが
でき、しかも自己整合的に形成でるためトランジスタの
特性のバラツキも小さくすることができる。
【００１５】また、コレクタ引上げ口の浅い溝と素子分
離領域の深い溝を形成し、その内壁に絶縁膜を形成して
からホトレジストを全面的に塗付し、これを感光せずに
レジストのエッチバックを行なって深い方の溝内にのみ
ホトレジストを残してこれをマスクにして浅い方の溝の
底部の絶縁膜を除去してからポリシリコンを充填させる
ようにしたので、マスクおよび露光工程を追加すること
なく浅い方の溝の底部の絶縁膜の除去およびコレクタ引
上げ口形成のためのイオン打込みができるため、コレク
タ引上げ口へのイオン打込みのマスクが不要になる分従
来に比べてプロセスを簡略化することができるという効
果がある。
離領域の深い溝を形成し、その内壁に絶縁膜を形成して
からホトレジストを全面的に塗付し、これを感光せずに
レジストのエッチバックを行なって深い方の溝内にのみ
ホトレジストを残してこれをマスクにして浅い方の溝の
底部の絶縁膜を除去してからポリシリコンを充填させる
ようにしたので、マスクおよび露光工程を追加すること
なく浅い方の溝の底部の絶縁膜の除去およびコレクタ引
上げ口形成のためのイオン打込みができるため、コレク
タ引上げ口へのイオン打込みのマスクが不要になる分従
来に比べてプロセスを簡略化することができるという効
果がある。
【００１６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例ではコレクタ引上げ口となる浅い溝内にポリシ
リコンを充填してからＮ型不純物を導入しているが、Ｎ
型不純物を含有したポリシリコンを直接溝内に充填する
ことも可能である。以上の説明では主として本発明者に
よってなされた発明をその背景となった利用分野である
バイポーラ・トランジスタの形成に適用した場合につい
て説明したが、この発明はそれに限定されるものでな
く、半導体集積回路一般に利用することができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例ではコレクタ引上げ口となる浅い溝内にポリシ
リコンを充填してからＮ型不純物を導入しているが、Ｎ
型不純物を含有したポリシリコンを直接溝内に充填する
ことも可能である。以上の説明では主として本発明者に
よってなされた発明をその背景となった利用分野である
バイポーラ・トランジスタの形成に適用した場合につい
て説明したが、この発明はそれに限定されるものでな
く、半導体集積回路一般に利用することができる。
【００１７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、バイポーラ・トランジスタ
の構造において、エミッタ領域とコレクタ引上げ口との
間のリーク電流を防止するとともに、コレクタ引上げ口
や分離領域の形成プロセスが簡単でしかも素子サイズを
小さくすることができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、バイポーラ・トランジスタ
の構造において、エミッタ領域とコレクタ引上げ口との
間のリーク電流を防止するとともに、コレクタ引上げ口
や分離領域の形成プロセスが簡単でしかも素子サイズを
小さくすることができる。
【図１】本発明を縦型バイポーラ・トランジスタの形成
に適用した場合の一実施例を製造工程順に示す断面図で
ある。
に適用した場合の一実施例を製造工程順に示す断面図で
ある。
【図２】本発明を縦型バイポーラ・トランジスタの形成
に適用した場合の一実施例を製造工程順に示す断面図で
ある。
に適用した場合の一実施例を製造工程順に示す断面図で
ある。
【図３】本発明を縦型バイポーラ・トランジスタの形成
に適用した場合の一実施例を製造工程順に示す断面図で
ある。
に適用した場合の一実施例を製造工程順に示す断面図で
ある。
【図４】本発明を縦型バイポーラ・トランジスタの形成
に適用した場合の一実施例を製造工程順に示す断面図で
ある。
に適用した場合の一実施例を製造工程順に示す断面図で
ある。
【図５】本発明を縦型バイポーラ・トランジスタの形成
に適用した場合の一実施例を製造工程順に示す断面図で
ある。
に適用した場合の一実施例を製造工程順に示す断面図で
ある。
【図６】本発明を縦型バイポーラ・トランジスタの形成
に適用した場合の一実施例を製造工程順に示す断面図で
ある。
に適用した場合の一実施例を製造工程順に示す断面図で
ある。
【図７】本発明の第２の実施例を示す断面図である。
１ 半導体基板
２ Ｎ+型埋込層（コレクタ領域）
１０ ベース領域
１１ エミッタ領域
２２ａ，２２ｂ，２２ｃ アルミ電極
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 高瀬 博行
東京都小平市上水本町５丁目20番１号 日
立超エル・エス・アイ・エンジニアリング
株式会社内
(72)発明者 原田 雅美
東京都青梅市今井2326番地 株式会社日立
製作所デバイス開発センタ内
Claims (2)
- 【請求項１】 半導体基板の一主面上に形成され周囲が
深いトレンチ・アイソレーションからなる分離領域で囲
まれてなる素子領域には、ベース領域とエミッタ領域が
形成されているとともに、上記分離領域の内側には上記
ベース領域に隣接して浅いトレンチ・アイソレーション
構造のコレクタ引上げ口が形成されてなることを特徴と
する半導体集積回路装置。 - 【請求項２】 半導体基板の一主面上の素子となる領域
の周囲に深い溝を、またコレクタ引上げ口となる部分に
浅い溝を形成し、その内壁に絶縁膜を形成してからホト
レジストを全面的に塗付した後エッチバックを行なって
深い方の溝内にのみホトレジストを残し、これをマスク
にして浅い方の溝の底部の絶縁膜を除去してからポリシ
リコンを充填させてコレクタ引上げ領域を形成するよう
にことを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19285391A JPH0536712A (ja) | 1991-08-01 | 1991-08-01 | 半導体集積回路装置および製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19285391A JPH0536712A (ja) | 1991-08-01 | 1991-08-01 | 半導体集積回路装置および製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536712A true JPH0536712A (ja) | 1993-02-12 |
Family
ID=16298061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19285391A Pending JPH0536712A (ja) | 1991-08-01 | 1991-08-01 | 半導体集積回路装置および製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536712A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786390A (ja) * | 1993-06-24 | 1995-03-31 | Nec Corp | 半導体集積回路の製造方法 |
| US5506157A (en) * | 1994-12-20 | 1996-04-09 | Electronics And Telecommunications Research Institute | Method for fabricating pillar bipolar transistor |
| JP2002222938A (ja) * | 2001-01-25 | 2002-08-09 | Rohm Co Ltd | 半導体装置 |
| US6790697B2 (en) * | 1994-09-28 | 2004-09-14 | Nippon Telegraph And Telephone Corporation | Optical semiconductor device and method of fabricating the same |
| JP2008159675A (ja) * | 2006-12-21 | 2008-07-10 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
-
1991
- 1991-08-01 JP JP19285391A patent/JPH0536712A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786390A (ja) * | 1993-06-24 | 1995-03-31 | Nec Corp | 半導体集積回路の製造方法 |
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| JP2008159675A (ja) * | 2006-12-21 | 2008-07-10 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
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